JP2540934B2

JP2540934B2 - 論理回路装置

Info

Publication number: JP2540934B2
Application number: JP1056704A
Authority: JP
Inventors: 和広坂下; 良樹辻橋; 毅橋爪
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 1989-03-09
Filing date: 1989-03-09
Publication date: 1996-10-09
Anticipated expiration: 2011-10-09
Also published as: DE4007223A1; JPH02235434A; US5173870A; DE4007223C2; KR900015464A; KR930006660B1

Description

【発明の詳細な説明】［産業上の利用分野］本発明は論理回路装置に関し、特に、複数個の回路ブ
ロック間で相補的なデータ伝搬を行なう論理回路装置に
関する。

［従来の技術］全加算器は、典型的な論理回路の１つとして知られて
いる。全加算器は入力された加数に対応する被加数に対
応するディジタル信号とに対し桁上げを考慮した加算演
算を行ない和に対応するディジタル信号を出力する回路
である。全加算器は、桁上げの有無を表わす桁上げ信号
を受ける。

第６図は特開昭61−70636号公報に示された全加算回
路を示す図である。図を参照して、この全加算回路は、
伝達ゲート回路TG1〜TG5と、反転増幅回路INV1,INV2,IN
V3,INV4a,およびINV4bと、桁上げ信号発生回路GK1と、
端子51,53,55,57,および59と、信号線101とを含む。

端子51には被加数Ａ、端子53には加数信号の否定信号
、端子55には桁上げ入力信号C_inが入力される。被加
数信号Ａと加数信号の否定信号が伝達ゲート回路TG1,
TG2および反転増幅回路INV1,INV2からなる回路に入力さ
れ、否定排他的論理和（以下XNORと略す）がとられる。
被加数信号Ａと加数信号の否定信号とのXNOR信号と、
端子55に入力される桁上げ入力信号C_inとが伝達ゲート
回路TG3,TG4および反転増幅回路INV3,INV4aからなる回
路に入力されて、排他的論理和（以下XORと略す）がと
られ、これが端子57に和信号Ｓとして出力される。一方
桁上げ入力信号C_inは、反転増幅回路INV4bにおいて反転
され、被加数信号Ａと加数信号の否定信号とのXNOR信
号と、反転増幅回路INV3により作られた被加数信号Ａと
加数信号の否定信号とのXNOR信号の否定信号とにより
開閉される伝達ゲート回路TG5に入力される。伝達ゲー
ト回路TG5がとざされているときは、端子51および53に
入力される被加数信号Ａと加数信号の否定信号とによ
り、桁上げ信号発生回路GK1において桁上げ信号が作ら
れる。伝達ゲート回路TG5を通過してきた桁上げ入力信
号C_inの否定信号、あるいは桁上げ信号発生回路GK1にお
いて発生した桁上げ信号は、端子59に桁上げ出力信号▲
▼として出力される。

次に、たとえば端子53に入力される加数信号の否定信
号の変化により和信号Ｓが変化する場合を考える。こ
の場合には、加数信号の否定信号が反転増幅回路INV2
に入力されて加数信号Ｂとなり、加数信号の否定信号
とともに伝達ゲート回路TG1およびTG2のゲートに入力さ
れる。したがって、加数信号の否定信号の変化は反転
増幅回路INV2を通過する時間だけ遅れて伝達ゲート回路
TG1およびTG2の開閉状態を変化させる。伝達ゲート回路
TG1およびTG2の開閉状態の変化により信号線101の信号
が変化し、信号線101の信号は反転増幅回路INV3に入力
されて反転され、信号線101の信号とともに伝達回路TG3
およびTG4のゲートに入力される。したがって、加数信
号の否定信号の変化は反転増幅回路INV3を通過する時
間だけ遅れて伝達ゲート回路TG3およびTG4の開閉状態を
変化させる。そして、伝達ゲート回路TG3およびTG4の開
閉状態の変化により和信号Ｓが変化する。

上記のような全加算回路では、その内部において否定
信号を作り出しているので、否定信号を作り出す時間が
加算を遅れさせるという問題点があった。そこで最近で
は相補的な加数信号対および相補的な被加数信号対を入
力することによって、全加算回路内部において各入力信
号の否定信号を作り出す必要のない全加算回路が提案さ
れている。一方、一般に加算回路の前段には加算回路入
力される信号の一時的な保持を行なうラッチ回路が設け
られる。したがって、加算回路が上記のような相補的な
入力信号を必要とするものである場合には、その前段に
設けられるラッチ回路の出力信号も１対の相補信号でな
ければならない。

第４図は従来のラッチ回路の一例を示す回路図であ
る。第４図を参照して、ラッチ回路は、入力データ信号
Ｄ（電位レベル“H"または“L"レベルのディジタル信
号）を増幅するためのデータ増幅用インバータ１と、入
力データ信号Ｄをデータとして保持するためのデータ保
持部29dと、データ保持部29dによって保持されているデ
ータを増幅し、互いに相補な出力データ信号Ｑおよび
として次段の回路に出力するためのデータ増幅用インバ
ータ３および４とを含む。

データ保持部29dは、入力端子５と、出力端子７およ
び８と、ＰチャネルMOSトランジスタとＮチャネルMOSト
ランジスタとの並列接続により構成されるトランスミッ
ションゲート26と、トランスミッションゲート26のON/O
FFを制御するための相補信号対Ｔおよびが入力される
べき書込制御端子24および25と、入力端子５から入力さ
れたデータを保持するためのデータ保持用インバータ22
および23とを含む。データ保持用インバータ22と23と
は、互いの入力端と出力端とが接続される。インバータ
22の出力端とインバータ23の入力端との接続点は出力端
子８に接続される。さらに、入力端子５はトランスミッ
ションゲート26を介してインバータ22の入力端とインバ
ータ23の出力端との接続点（ノードｉ）に接続される。
また、インバータ22の出力端とインバータ23の入力端と
の接続点（ノードｊ）は出力端子８に接続される。な
お、書込制御端子24と25とはそれぞれトランスミッショ
ンゲート26を構成するＮチャネルMOSトランジスタとＰ
チャネルMOSトランジスタのそれぞれのゲートに接続さ
れる。

インバータ１の出力端はデータ保持部29dの入力端子
５に接続され、インバータ３と４のそれぞれの入力端は
各々、データ保持部29dの出力端子７と８とに接続され
る。

以下、この回路の動作について説明する。

書込制御端子24と25とにそれぞれ電位レベル“H"と
“L"とが信号Ｔおよびとして与えられと、トランスミ
ッションゲート26を構成するＮチャネルMOSトランジス
タおよびＰチャネルMOSトランジスタは共にON状態とな
り、トランスミッションゲート26がON状態となる。一
方、書込まれるべき入力データ信号Ｄはインバータ１に
よって反転増幅され入力端子５に伝達される。したがっ
て、入力端子５に伝達された入力データ信号の反転信号
はインバータ22の入力端に伝達される。インバータ２
の入力端に伝達されたデータ信号は、インバータ22によ
って反転され、さらにインバータ23に入力される。すな
わち、ノードｉおよびｊの電位レベルは、入力データ信
号Ｄによって決定される。この状態をデータ書込状態と
呼ぶ。このようにして書込まれた入力データ信号を、後
から入力端子５に入力される信号によって変化させられ
ないように保持する場合、書込制御端子24および25に与
えられる信号Ｔおよびの電位レベルはそれぞれ先程と
は反転され“L"および“H"とされる。これによって、ト
ランスミッションゲート26はOFF状態となる。これによ
って、入力端子５に入力される信号はインバータ22の入
力端に伝達されなくなる。一方、インバータ23の出力は
インバータ22の入力端にフィードバックされる。したが
って、ノードｉの電位レベルはインバータ23の出力によ
って書込状態のレベルに保持される。これに伴なって、
ノードｊの電位レベルも書込状態のレベルに保持され
る。すなわち、先程入力された入力データ信号はインバ
ータ22とインバータ23との接続点において保持される。
この状態をデータ保持状態と呼ぶ。

以上のように、トランスミッションゲート26のON/OFF
を切換えることによって、データ書込状態とデータ保持
状態とが切換えられる。入力データ信号は出力端子７お
よび８から取出される。つまり、出力端子７からは、入
力データ信号Ｄがインバータ１によって反転増幅された
信号が取出され、この信号の反転信号が出力端子８から
取出される。このようにして取出された相補信号対のそ
れぞれは、各々、インバータ３と４とによって反転増幅
され、次段の加算器に入力される。

インバータ22および23によって保持されているデータ
を書換えるとき、書込制御端子24および25にはデータ書
込状態の場合と同じ信号が与えられ、トランスミッショ
ンゲート26がON状態となり、インバータ１に新しく書込
みたいデータ信号が入力される。さらに、この新しく書
込まれたデータを保持したい場合は、書込制御端子24お
よび25にデータ保持状態の場合と同じ信号が与えられ
る。

なお、インバータ23の駆動能力はインバータ22の駆動
能力に対して小さい。これは、インバータ22の出力によ
ってインバータ23を確実に動作させるためである。さら
に、インバータ１の駆動能力とインバータ23の駆動能力
との調整も必要である。これは、保持されている入力デ
ータ信号を、それの反転信号である新しい入力データ信
号によって書換える場合を考慮してのことである。この
場合、インバータ23の出力によって保持されているノー
ドｉの電位レベルと、新しい入力データ信号がインバー
タ１によって入力端子５に伝達される電位レベルとは逆
レベルである。したがって、インバータ23の駆動能力が
インバータ１の駆動能力に対して大きいと、ノードｉの
電位レベルはインバータ１の出力によって変化しにく
い。したがって、ノードｊの電位も新しいデータ信号の
入力に伴なって変化しにくくなる。すなわち、新しい入
力データ信号がデータ保持部29dに書込まれるのに時間
がかかったり、書込が正しく行なわれないという可能性
がある。そこで、このようなことを防止するために、イ
ンバータ１とインバータ23との間でも駆動能力の調整を
行なわなければならない。したがって、インバータ1,2
2,および23の３つのインバータの間で駆動能力の調整が
なされる。

［発明が解決しようとする課題］従来の、相補データ信号対を出力するラッチ回路は以
上のように構成されており、以下のような問題点があっ
た。

第５図は第４図に示した従来のラッアチ回路を一部回
路素子レベルで表わしたものである。図を参照して、イ
ンバータ１は高電圧源27と低電圧源28との間に設けられ
る、ＰチャネルMOSトランジスタQ1とＮチャネルMOSトラ
ンジスタQ2との直列接続を含む。同様に、インバータ23
は、高電圧源27と低電圧源28との間に設けられる、Ｐチ
ャネルMOSトランジスタQ3とＮチャネルMOSトランジスタ
Q4との直列接続を含む。

今、データ保持状態において、インバータ22および23
によってノードｉの電位レベルが“L"に保持されている
とする。このとき、ノードｉの電位レベル“L"によって
インバータ22の出力電位レベルが“H"となりノードｊの
電位レベルは“H"となっている。さらに、ノードｊの電
位レベル“H"によって、インバータ23のトランジスタQ4
はON状態となっている。これによって、インバータ23の
出力電位レベルが“L"となり、ノードｉの電位レベルが
“L"に保持されている。このようなデータ保持状態か
ら、データ書込状態となり、トランスミッションゲート
26がON状態となった場合を考える。このとき、インバー
タ１に入力された入力データ信号Ｄの電位レベル“L"で
あった場合、トランジスタQ1がON状態となる。一方、ト
ランスミッションゲート26はON状態、インバータ23を構
成するトランジスタQ4もON状態である。したがって、こ
のとき高電圧源27から低電圧源28にトランジスタQ1およ
びQ4を通って流れる電流が生じる。このため、ノードｉ
の電位レベルはトランジスタQ1とQ4のON抵抗値の比によ
って決定される。そこで、トランジスタQ4の抵抗値をト
ランジスタQ1の抵抗値に対して大きく設定しておけば、
入力データ信号Ｄの電位レベルが“L"となった場合、ノ
ードｉの電位レベルは速く“H"となる。これによって、
インバータ22の出力電位レベルも速く“L"となる。これ
は、出力端子７および８に入力データ信号Ｄが速く伝達
されることを意味する。ところが、逆に、書込状態にお
いて入力データ信号Ｄの電位レベルが“H"となった場
合、インバータ１を構成するトランジスタQ2がON状態と
なり、ノードｉに低電圧源28の電位レベル“L"を伝達し
ようとする。最終的には、ノードｉの電位レベルが
“L"、ノードｊの電位レベルが“H"、となり、インバー
タ23を構成するトランジスタQ4がON状態とならねばなら
ない。つまり、トランジスタQ4の駆動能力が大きいほ
ど、入力データ信号Ｄは速く出力端子７および８に伝達
される。ところが、トランジスタQ4のON抵抗値を大きく
することによって、トランジスタQ4の駆動能力は小さく
なる。すなわち、ノードｉの電位レベルが“L"となるの
が遅くなる。これに伴なって、ノードｊの電位レベルが
“H"となるのも遅くなる。すなわち、入力データ信号Ｄ
の電位レベルが“H"の場合の伝達速度が低下する。

以上のように、入力データ信号Ｄとして与えられる信
号のうち、電位レベル“L"の信号の伝達を速くしようと
すると、電位レベル“H"の信号の伝達が遅くなる。もち
ろん逆に、電位レベル“H"の信号の伝達を速くしようと
すると、電位レベル“L"の信号の伝達が遅くなる。つま
り、電位レベル“L"と“H"の両方の信号の伝達速度を向
上するには限界があった。その結果、従来のラッチ回路
では入力データ信号の伝達速度が遅いという問題点があ
った。

さらに、従来のラッチ回路では、相補信号対である２
つの出力信号を、これを同時に必要とする同一の次段の
回路に入力する場合次のような問題が生じる。すなわ
ち、第４図からわかるように、上記相補信号対の１つは
インバータ22の入力端から取出されているのに対し他の
１つはインバータ22の出力端から取出される。したがっ
て、上記相補信号対の各々が上記次段の回路に伝達され
るのに要する時間には、インバータ22における遅延時間
の分だけ差が生じる。これは、互いに相補な２つの信号
を同時に必要とする次段の回路において信号伝達の遅れ
を生じさせ好ましくない。

本発明の目的は上記のような問題点を解決し、入力デ
ータ信号の伝達速度が速く、かつ、互いに相補な２つの
信号を等しい速度で次段の回路に入力できる論理回路装
置を提供することである。

［課題を解決するための手段］上記のような目的を達成するために本発明にかかる、
算術演算回路に用いられる論理回路装置は、相補的な入
力データ対を受ける相補入力端子と、相補的な入力デー
タ対に対応した相補的な出力データ対を出力する相補出
力端子とを有し、相補入力端子と、相補出力端子との間
に第１および第２の信号伝達経路を形成する相互接続手
段と、この相互接続手段に含まれる交差接続された１対
の論理素子を含み、かつ、相補入力端子に与えられる相
補入力データ対を保持する保持手段と、この保持手段の
データ保持動作を制御する制御手段とを備える。

［作用］本発明に係る論理回路装置は上記のように構成されて
いるため、複数個の回路ブロック間に設けられて相補的
なデータ伝搬を行なう場合、入力された相補的なデータ
対を共通な相互接続手段によって保持し、これらを相補
的なデータ対として出力することができる。さらに、こ
の相互接続手段は、相補入力端子と相補出力端子との間
に２つの異なる信号伝達経路を構成する交差接続された
１対の論理素子を含むため、相補入力データ対を構成す
る２つのデータの各々が相補出力端子に伝達されるまで
の経路が同一となる。したがって、相補入力データ対の
相補出力端子への伝達時間に差が生じない。

［実施例］第１図は本発明の論理回路装置の第１の実施例を示
す、ラッチ回路の回路図である。

第１図を参照して、このラッチ回路は、入力データ信
号Ｄを増幅するためのデータ増幅用インバータ１と、入
力データ信号Ｄの反転信号を増幅するためのデータ増
幅用インバータ２と、入力データを保持するためのデー
タ保持部29aと、データ保持部29aからの相補出力信号対
の各々を反転増幅し相補信号Ｑおよびとして次段に伝
達するためのデータ増幅用インバータ３および４とを含
む。

データ保持部29aは、入力端子５および６と、出力端
子７および８と、ＮチャネルMOSトランジスタ10および1
1と、インバータ12および13とを含む。さらに、データ
保持部29aは、ＮチャネルMOSトランジスタ10および11を
同時にON/OFFさせるための信号Ｔが入力される書込制御
端子９を含む。

インバータ12と13とのそれぞれの入力端と出力端とは
交差接続されるように互いに接続される。入力端子５は
トランジスタ10を介してインバータ12の入力端に接続さ
れ、入力端６はトランジスタ11を介してインバータ13の
入力端に接続される。さらに、インバータ12と13のそれ
ぞれの出力端は、それぞれ出力端子７と８とに接続され
る。また、トランジスタ10と11とのゲートは書込制御端
子９に接続される。さらに、インバータ１と２との各々
の出力端はそれぞれ、入力端子５と６とに接続され、イ
ンバータ３と４とのそれぞれの入力端はそれぞれ出力端
子７と８とに接続される。

さて、この回路のデータ書込状態の動作について説明
する。この場合には、書込制御端子９に与えられる信号
Ｔの電位レベルが“H"とされる。これに応答して、トラ
ンジスタ10および11は共にON状態となる。したがって、
入力データ信号Ｄはインバータ１によって反転増幅さ
れ、入力端子５およびトランジスタ10を通過してインバ
ータ12に入力される。同時に、入力データ信号はイン
バータ２によって反転増幅され、入力端子６およびトラ
ンジスタ11を通過しインバータ13に入力される。これに
応じて、ノードａおよびｄの電位レベルは入力端子５に
与えられた電位レベルと等しくなり、ノードｂおよびｃ
の電位は入力端子６に与えられた電位レベルと等しくな
る。もちろん、これら２つの電位レベルは相補的レベル
である。このようにしてノードa,b,c,およびｄの各電位
レベルが決定される。すなわち、互いに相補な入力デー
タ信号Ｄおよびがデータ保持部29aに書込まれる。こ
のようにして、入力データ信号の入力によって、出力端
子７と８とには同時に相補レベルの電位が伝達される。
したがって、従来とは異なり、出力信号Ｑととは同じ
速さで次段の回路に伝達される。

次にデータ保持状態の動作について説明する。この場
合には、信号Ｔの電位レベルが“L"に切換えられ、トラ
ンジスタ10および11が共にOFFにされる。これによっ
て、従来と同じく、後から入力端子５および６に入力さ
れる信号に応答してノードa,b,c,およびｄの電位レベ
ル、すなわち、先に書込まれたデータが変化させられる
ことはなくなる。一方、インバータ12および13は互いに
他方の出力を入力とする。したがって、先の入力データ
によってノードａに与えられた電位レベルはインバータ
13の出力によって保持される。同様に先の入力データに
よってノードｃに与えられた電位レベルはインバータ12
の出力によって保持される。これに伴なって、ノードｂ
およびｄの電位レベルもデータ書込状態時のレベルを保
持する。つまり、先の相補入力データ信号対Ｄおよび
はインバータ12および13の接続点において保持される。

また、保持されている相補入力データ信号対のそれぞ
れは入力端子７と８とから取出される。出力端子７から
取出される信号はインバータ３によって反転増幅され次
段の回路に入力され、出力端子８から取出される信号は
インバータ４によって反転増幅され次段の回路に入力さ
れる。

次に、インバータ12および13によって保持されている
データを書換える場合、データ書込時と同様に信号Ｔの
電位レベルが“H"にされ、新しく書込まれるべき相補入
力データ信号対のそれぞれインバータ１と２とに入力さ
れる。新しく書込まれたデータを保持する場合の回路動
作は、先に述べたデータ保持状態の場合の回路動作と同
一である。

次にデータ保持状態からデータ書込状態へと移った場
合の回路動作について具体的に説明する。たとえばデー
タ保持状態においてノードａ（ｄ）の電位レベルが
“L"、ノードｂ（ｃ）の電位レベルが“H"に保持されて
いる場合を考える。この状態から、データ書込状態とな
り、トランジスタ10および11がON状態となると、インバ
ータ１および２に入力される相補入力データ信号対Ｄお
よびの各々の電位レベルがそれぞれ“L"と“H"であれ
ば次のようなことが生じる。インバータ１の出力によっ
てノードａの電位は“H"レベルに上昇しようとする。逆
に、インバータ２の出力によってノードｃの電位は“L"
レベルに下降しようとする。この結果、ノードｂの電位
はインバータ12の出力によって“L"レベルに下降し、ノ
ードｄの電位はインバータ13の出力によって“H"レベル
に上昇しようとする。一方、ノードａとｄ、ノードｂと
ｃは互いに接続される。したがって、ノードａの電位の
上昇は、ノードｄの電位の上昇によって助長される。こ
の結果、ノードｂの電位は速く“L"レベルに下降する。
つまり、インバータ１に入力された入力データ信号は速
く出力端子７に伝達される。同様に、ノードｃの電位の
下降は、ノードｂの電位の下降によって助長される。こ
の結果、ノードｄの電位は速く“H"レベルに上昇する。
したがって、インバータ２に入力される入力データ信号
Ｄは速く出力端子８に伝達される。

上記の例とは逆に、ノードａの電位レベルが“H"、ノ
ードｃの電位レベルが“L"に保持されている状態からデ
ータ書込状態となり、入力データ信号Ｄが“H"、入力デ
ータ信号が“L"となった場合についても上記の例と同
様に、ノードａとｄならびにノードｂとｃは互いに新し
い入力データ信号による電位レベルの変化を助長し合
う。したがって、上記の例と同様に、相補入力データ信
号対Ｄおよびは速く出力端子７および８に伝達され
る。ただし、各ノードの電位変化は先の例とは逆になる
ことは言うまでもない。

さらに、上記のようなこの回路の特性によって次のよ
うなことが可能となる。すなわち、このラッチ回路にお
いては、電位レベル“L"または“H"のどちらかの信号の
伝達速度を速くしておけば回路全体としての入力データ
信号の伝達速度は向上される。つまり、入力データ信号
Ｄとと相補信号であるから、電位レベル“L"または
“H"のどちらかの信号の伝達速度を速くしておくことに
よって、入力データ信号Ｄまたはのどちらかの伝達速
度が速くなる。これは、ノードａおよびｂまたはノード
ｃおよびｄのどちらかの電位変化が速くなることを意味
する。一方、ノードａとｄの電位変化も互いに助長し合
い、ノードｃとｄの電位変化も互いに助長し合う。した
がって、電位レベル“L"または“H"のどちらかの信号の
伝達速度が速くなれば、必然的に回路全体としての入力
データ信号の伝達速度は向上される。

本実施例においては、データ書込状態とデータ保持状
態とを切換えるためのスイッチング手段としてＮチャネ
ルMOSトランジスタ10および11が用いられた。一般に、
ＮチャネルMOSトランジスタは電位レベル“L"の信号の
伝達速度が速い。したがって、データ書込状態において
入力端子５に与えられる信号の電位レベルが“L"であれ
ば、ノードａおよびｂの速い電位変化によってノードｃ
およびｄの電位変化が助長される。逆に、入力端子６に
与えられる信号の電位レベルが“L"であれば、ノードｃ
およびｄの速い電位変化によってノードａおよびｂの電
位変化が助長される。また、本実施例とは逆に、上記ス
イッチング手段として、電位レベル“H"の信号の伝達速
度が速いＰチャネルMOSトランジスタを用いても同様の
効果が得られる。ただしこの場合にはＮチャネルMOSト
ランジスタをスイッチング手段として用いた場合とは逆
に、２つの入力端子５と６のうち電位レベル“H"が与え
られる入力端子に接続されるノードの電位変化が、他方
の入力端子に接続されるノードの電位変化を助長する。
また、このように、スイッチング手段として従来の、Ｐ
チャネルMOSトランジスタとＮチャネルMOSトランジスタ
とを含むトランスミッションゲートに代わり、単独のト
ランジスタを用いることによって、上記２つのスイッチ
ング手段を同時にON/OFFさせるために必要な信号は単独
の信号でよい。つまり、従来例のようにＴおよびとい
う相補信号対を用いる必要はない。その結果、従来例の
ように互いに相補な２つの信号Ｔととをタイミングを
合わせて上記スイッチング手段に与える必要がない。

しかし、スイッチング手段として従来例と同様のトラ
ンスミッションゲートを用いることももちろん可能であ
る。第２図は、本発明の第２の実施例を示すラッチ回路
の回路図である。図を参照して、このラッチ回路は第１
図に示したラッチ回路においてＮチャネルMOSトランジ
スタ５および６の代わり、ＰチャネルおよびＮチャネル
MOSトランジスタより構成されるトランスミッションゲ
ート14および15を用いた場合のものである。トランスミ
ッションゲート14および15のそれぞれのＰチャネルMOS
トランジスタ側のゲートには書込制御端子16が接続され
る。また、トランスミッションゲート14および15のそれ
ぞれのＮチャネルMOSトランジスタのゲートには書込制
御端子17が接続される。なお、書込制御端子16と17とに
与えられる信号はそれぞれ互いに相補な信号Ｔとであ
る。なお、この回路の他の部分はすべて第１図に示すラ
ッチ回路と同一である。このラッチ回路では、データ書
込状態において信号Ｔととにそれぞれ電位レベル“L"
と“H"の信号が与えられ、トランスミッションゲート14
および15が共にON状態とされる。データ保持状態におい
ては、信号Ｔととにそれぞれ電位レベル“H"と“L"信
号が与えられ、トランスミッションゲート14および15が
共にOFF状態とされる。なお、データ書込状態およびデ
ータ保持状態における他の部分の回路動作については先
の実施例で説明したものと同一である。

上記第１および第２の実施例のラッチ回路における、
回路素子同士の駆動能力の調整は従来と同様の理由によ
り、インバータ１と13およびインバータ２と12の間で行
なわれる。しかし、従来と異なり、データ保持部29aを
構成するインバータ12と13との間の駆動能力の調整は必
要でない。これは従来と異なり、データ保持部29aを構
成する２つのインバータのうちの一方だけでなく両方の
インバータに、入力データ信号が与えられるため、従来
のように一方のインバータの出力が他方のインバータの
動作を支配するのではないからである。したがって、従
来に比べ回路素子間の駆動能力の調整が容易になる。

第３図は、本発明の第３の実施例を示す、ラッチ回路
の回路図である。図を参照して、このラッチ回路は、相
補入力データ信号対Ｄおよびの各々を増幅するための
データ増幅用インバータ１および２と、入力データ信号
を保持するためのデータ保持部29cと、データ保持部29c
から取出される２つの出力信号の各々を反転増幅し相補
出力信号対Ｑおよびとして次段に入力するためのデー
タ増幅用インバータ３および４とを含む。

データ保持部29cは、入力端子５および６と、出力端
子７および８と、２入力NORゲート18および19と、Ｎチ
ャネルMOSトランジスタ10および11と、書込制御端子９
と、リセット信号入力端子20と、セット信号入力端子21
とを含む。NORゲート18の一方の入力端はリセット信号
入力端子20に接続され、NORゲート19の一方の入力端は
セット信号入力端子21に接続される。NORゲート18の他
方の入力端はトランジスタ10を介して入力端子５に接続
され、NORゲート19の他方の入力端はトランジスタ11を
介して入力端子６に接続される。さらに、NORゲート18
の入力端のうちトランジスタ10に接続される入力端は、
NORゲート19の出力端に接続される。同様に、NORゲート
19の入力端のうちトランジスタ11に接続される入力端
は、NORゲート18の出力端に接続される。さらに、NORゲ
ート18と19の各々の出力端はそれぞれ出力端子７と８と
に接続される。書込制御端子９はトランジスタ10および
11の各々のゲートに接続される。なお、インバータ１と
２との各々の出力端はそれぞれ入力端５と６とに接続さ
れ、インバータ３と４との各々の入力端はそれぞれ出力
端子７と８とに接続される。

以下、このラッチ回路の動作について説明する。

まず、データ書込状態では、書込制御端子９に与えら
れる信号Ｔの電位レベルが“H"となり、トランジスタ10
および11が共にON状態とされる。これによって、インバ
ータ１および２に入力された相補入力データ信号対Ｄお
よびがそれぞれノードｅとｇとに伝達される。このと
き、リセット信号入力端子20およびセット信号入力端子
21には共に電位レベル“L"の信号が与えられる。したが
って、これを入力の１つとするNORゲート18および19は
インバータと同じ動作をする。すなわち、NORゲート18
はノードｅの電位レベルを反転しノードｆに出力し、NO
Rゲート19はノードｇの電位レベルを反転しノードｈに
出力する。したがって、先の２つの実施例の場合と同様
に、互いに相補な出力信号Ｑととは同じ速さで次段の
回路に伝達される。

次に、データ保持状態においては、書込制御端子９に
与えられる信号Ｔの電位レベルが“L"となり、トランジ
スタ10および11が共にOFF状態とされる。これによっ
て、後から入力端子５および６に与えられる信号によっ
て、先に書込まれたデータが書換えられることはなくな
る。一方、先に入力されたデータによって与えられたノ
ードｅおよびｇの電位レベルはそれぞれNORゲート19の
出力とNORゲート18の出力とによって保持される。な
お、本実施例における、回路素子の駆動能力の調整も先
の２実施例の場合と同様である。

互いに相補な入力データ信号Ｄおよびは出力端子７
および８から取出される。なお、出力端子７から取出さ
れる信号はインバータ３によって反転増幅され出力信号
として次段に入力され、出力端子８から取出される信
号はインバータ４によって反転増幅され出力信号Ｑとし
て次段の回路に入力される。ところで、NORゲート18お
よび19は共にその入力端の一方にリセット信号Ｒまたは
セット信号Ｓが与えられる。そこで、リセット信号Ｒと
セット信号Ｓの電位レベル“H"と“L"の組合わせを変え
れば、出力端子７および８からはそれに応じた信号が得
られる。たとえば、リセット信号Ｒの電位レベルを
“H"、セット信号Ｓの電位レベルを“L"にすれば、NOR
ゲート18の出力電位レベル（出力端子７の電位レベル）
は、ノードｅの電位レベルにかかわらず“L"となる。こ
のため、NORゲート19の入力電位レベルが共に“L"とな
り、その出力電位レベル（出力端子８の電位レベル）は
“H"となる。つまり、リセット信号Ｒおよびセット信号
Ｓとして電位レベル“H"が与えられるNORゲートから取
出される信号の電位レベルは必ず“L"となる。これは、
ノードｆまたはｈにおいて保持されているデータがリセ
ットされるこを意味する。このように、本実施例におい
てはリセット信号Ｒおよびセット信号Ｓによって入力デ
ータ信号のセッドおよびリセットが可能である。（ただ
し、リセット信号Ｒとセット信号Ｓの電位レベルが共に
“H"となる場合はないものとする。）本実施例において
も、データ書込状態とデータ保持状態とを切換えるため
のスイッチング手段としてＰチャネルMOSトランジスタ
または、ＰチャネルMOSトランジスタおよびＮチャネルM
OSトランジスタから構成されるトランスミッションゲー
トが用いられてもよい。

［発明の効果］本発明にかかる論理回路装置は以上のように構成され
ており以下のような効果をもたらす。

ラッチ回路のような論理回路装置において入力データ
信号が高速に次段の回路に伝達される。また、互いに相
補な２つの入力データ信号が同じデータ保持部で保持さ
れるため、これらは同じ速度で次段回路に伝達される。
したがって、次段の回路が相補データ信号対を同時に必
要とする回路であった場合、次段回路の信号伝達速度が
向上され、次段回路の動作も高速化され、論理回路装置
全体としての高速化が実現される。

【図面の簡単な説明】

第１図は本発明の第１の実施例を示す回路図、第２図は
本発明の第２の実施例を示す回路図、第３図は本発明の
第３の実施例を示す回路図、第４図は従来のラッチ回路
の一例を示す回路図、第５図は第４図で示した回路の一
部を回路素子を用いて表わした回路図、第６図は全加算
器の一例を示す回路図である。図において、１〜４はデータ増幅用インバータ、５およ
び６は入力端子、７および８は出力端子、９は書込制御
端子、10および11はＮチャネルMOSトランジスタ、12,1
3,22,および23はデータ保持用インバータ、ａ〜ｊはノ
ード、14,15,および26はトランスミッションゲート、1
6,17,24,および25は書込制御端子、18および19は２入力
NORゲート、20はリセット信号入力端子、21はセット信
号入力端子、27は高電圧源、28は低電圧源、29a〜29dは
データ保持部、Q1およびQ3はＰチャネルMOSトランジス
タ、Q2およびQ4はＮチャネルMOSトランジスタである。なお、図中、同一符号は同一または相当部分を示す。

Claims

(57)【特許請求の範囲】

【請求項１】相補的な入力データ対を同時に受ける第１
および第２の相補入力端子と、前記相補的な入力データ
対に対応した相補的な出力データ対を出力する第１およ
び第２の相補出力端子とを有し、相補的なデータ伝搬を
行なう算術演算回路に用いられる論理回路装置であっ
て、前記第１の相補入力端子と、前記第１の相補出力端子と
の間に形成される第１の信号伝達経路と、前記第２の相補入力端子と、前記第２の相補出力端子と
の間に形成される第２の信号伝達経路と、前記第１の信号伝達経路に含まれる第１の論理素子と、
前記第２の信号伝達経路に含まれる第２の論理素子とを
含み、前記第１の論理素子と前記第２の論理素子とは交
差接続され、かつ前記第１および第２の相補入力端子に
与えられる相補的な入力データ対を保持する手段と、前記保持手段のデータ保持動作を制御する手段とを備え
た、相補的なデータ伝搬を行なう算術演算回路に用いら
れる論理回路装置。