JP2865026B2 - 比較器 - Google Patents
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- 239000003990 capacitor Substances 0.000 claims description 79
- 230000005669 field effect Effects 0.000 claims description 3
- 101710170230 Antimicrobial peptide 1 Proteins 0.000 claims description 2
- 230000008878 coupling Effects 0.000 description 10
- 238000010168 coupling process Methods 0.000 description 10
- 238000005859 coupling reaction Methods 0.000 description 10
- 238000005070 sampling Methods 0.000 description 9
- 230000000295 complement effect Effects 0.000 description 8
- 230000003071 parasitic effect Effects 0.000 description 8
- 230000008859 change Effects 0.000 description 5
- 238000010586 diagram Methods 0.000 description 5
- 238000007599 discharging Methods 0.000 description 5
- 230000003321 amplification Effects 0.000 description 4
- 238000003199 nucleic acid amplification method Methods 0.000 description 4
- 238000005513 bias potential Methods 0.000 description 3
- 238000000034 method Methods 0.000 description 3
- 230000001360 synchronised effect Effects 0.000 description 2
- 101150110971 CIN7 gene Proteins 0.000 description 1
- 102100024361 Disintegrin and metalloproteinase domain-containing protein 9 Human genes 0.000 description 1
- 101000832769 Homo sapiens Disintegrin and metalloproteinase domain-containing protein 9 Proteins 0.000 description 1
- 101150110298 INV1 gene Proteins 0.000 description 1
- 101100048229 Mus musculus Ubp1 gene Proteins 0.000 description 1
- 101100397044 Xenopus laevis invs-a gene Proteins 0.000 description 1
- 230000008901 benefit Effects 0.000 description 1
- 230000005540 biological transmission Effects 0.000 description 1
- 239000000872 buffer Substances 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 238000002360 preparation method Methods 0.000 description 1
- 230000008569 process Effects 0.000 description 1
- 230000004044 response Effects 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/22—Circuits having more than one input and one output for comparing pulses or pulse trains with each other according to input signal characteristics, e.g. slope, integral
- H03K5/24—Circuits having more than one input and one output for comparing pulses or pulse trains with each other according to input signal characteristics, e.g. slope, integral the characteristic being amplitude
- H03K5/2436—Circuits having more than one input and one output for comparing pulses or pulse trains with each other according to input signal characteristics, e.g. slope, integral the characteristic being amplitude using a combination of bipolar and field-effect transistors
- H03K5/2454—Circuits having more than one input and one output for comparing pulses or pulse trains with each other according to input signal characteristics, e.g. slope, integral the characteristic being amplitude using a combination of bipolar and field-effect transistors using clock signals
-
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- H03K5/22—Circuits having more than one input and one output for comparing pulses or pulse trains with each other according to input signal characteristics, e.g. slope, integral
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- H03K5/2445—Circuits having more than one input and one output for comparing pulses or pulse trains with each other according to input signal characteristics, e.g. slope, integral the characteristic being amplitude using a combination of bipolar and field-effect transistors with at least one differential stage
Landscapes
- Physics & Mathematics (AREA)
- Nonlinear Science (AREA)
- Manipulation Of Pulses (AREA)
- Analogue/Digital Conversion (AREA)
Description
【0001】
【産業上の利用分野】本発明は比較器に関し、特に低電
圧動作に好適な比較器に関する。
圧動作に好適な比較器に関する。
【0002】
【従来の技術】近年、低電源電圧で動作できる高速で低
消費電力な、差動動作型の比較器が必要になっている。
この種の比較器は、比較器応用装置、例えばA/D変換
器やメモリ等、比較器を応用した集積回路にも用いられ
る。
消費電力な、差動動作型の比較器が必要になっている。
この種の比較器は、比較器応用装置、例えばA/D変換
器やメモリ等、比較器を応用した集積回路にも用いられ
る。
【0003】従来、差動動作型の比較器としては、以下
の方法がよく知られている。図6に、従来の差動増幅器
(アンプ)を用いた比較器の構成を示す。
の方法がよく知られている。図6に、従来の差動増幅器
(アンプ)を用いた比較器の構成を示す。
【0004】図6を参照して、この比較器は、第1の入
力電圧V1と第2の基準電圧V1rの差電圧(=V1−
V1r)と、第2の入力電圧V2と第2の基準電圧V2
rの差電圧(=V2−V2r)と、の大小を比較し、比
較結果に応じてデジタル値“1”または“0”を出力す
るものであり、差動動作を行なう比較器である。
力電圧V1と第2の基準電圧V1rの差電圧(=V1−
V1r)と、第2の入力電圧V2と第2の基準電圧V2
rの差電圧(=V2−V2r)と、の大小を比較し、比
較結果に応じてデジタル値“1”または“0”を出力す
るものであり、差動動作を行なう比較器である。
【0005】すなわち、図6を参照して、第1の入力電
圧V1と第1の基準電圧V1rとはそれぞれ第1、第2
のスイッチSW1、SW2を介して節点N1に共通接続
され、第2の入力電圧V2と第2の基準電圧V2rとは
それぞれ第3、第4のスイッチSW3、SW4を介して
節点N2に共通接続され、節点N1、N2はそれぞれ第
1、第2のコンデンサC1、C2を介して節点N3、N
4に接続され、節点N3、N4は差動増幅器(AMP)
601の差動入力端子に接続され、差動増幅器(AMP)6
01の差動出力端N5、N6は、第3、第4のコンデンサ
C3、C4を介して節点N7、N8にそれぞれ接続され
ると共に、第5、第6のスイッチSW5、SW6を介し
て節点N3、N4に帰還され、節点N7、N8は差動ラ
ッチ回路(DLAT)602に接続されると共に、第7、
第8のスイッチSW7、SW8を介して所定のバイアス
電位に接続される。
圧V1と第1の基準電圧V1rとはそれぞれ第1、第2
のスイッチSW1、SW2を介して節点N1に共通接続
され、第2の入力電圧V2と第2の基準電圧V2rとは
それぞれ第3、第4のスイッチSW3、SW4を介して
節点N2に共通接続され、節点N1、N2はそれぞれ第
1、第2のコンデンサC1、C2を介して節点N3、N
4に接続され、節点N3、N4は差動増幅器(AMP)
601の差動入力端子に接続され、差動増幅器(AMP)6
01の差動出力端N5、N6は、第3、第4のコンデンサ
C3、C4を介して節点N7、N8にそれぞれ接続され
ると共に、第5、第6のスイッチSW5、SW6を介し
て節点N3、N4に帰還され、節点N7、N8は差動ラ
ッチ回路(DLAT)602に接続されると共に、第7、
第8のスイッチSW7、SW8を介して所定のバイアス
電位に接続される。
【0006】差動動作は、同相のノイズに対して強いと
いう特徴がある。しかし、実際には、第1の基準電圧V
1rと第2の基準電圧V2rを等しくすれば、内部回路
が差動構成であっても、見かけ上、第1の入力電圧V1
と第2の入力電圧V2の大小を比較することになる。こ
こでは、以下説明の簡単化のため、第1の基準電圧V1
rと第2の基準電圧V2rとを等しくし、ともに基準電
圧Vcomとする。
いう特徴がある。しかし、実際には、第1の基準電圧V
1rと第2の基準電圧V2rを等しくすれば、内部回路
が差動構成であっても、見かけ上、第1の入力電圧V1
と第2の入力電圧V2の大小を比較することになる。こ
こでは、以下説明の簡単化のため、第1の基準電圧V1
rと第2の基準電圧V2rとを等しくし、ともに基準電
圧Vcomとする。
【0007】図6を参照して、従来の比較器の動作を以
下に説明する。
下に説明する。
【0008】まず、比較準備期間(オートゼロ期間)
に、スイッチSW1、SW3、SW5、SW6、SW
7、SW8はオン状態(「導通状態」あるいは「閉状
態」ともいう)とし、スイッチSW2、SW4はオフ状
態(「非導通状態」あるいは「開状態」ともいう)とす
る。
に、スイッチSW1、SW3、SW5、SW6、SW
7、SW8はオン状態(「導通状態」あるいは「閉状
態」ともいう)とし、スイッチSW2、SW4はオフ状
態(「非導通状態」あるいは「開状態」ともいう)とす
る。
【0009】差動増幅器601には、スイッチSW5、S
W6により帰還がかかり、その入力電圧(節点N3、N
4の電位)と出力電圧(節点N5、N6の電位)が等し
くなるように、入力電圧はバイアスされる。
W6により帰還がかかり、その入力電圧(節点N3、N
4の電位)と出力電圧(節点N5、N6の電位)が等し
くなるように、入力電圧はバイアスされる。
【0010】第1、第2のコンデンサC1、C2にはそ
れぞれ第1、第2の入力電圧V1、V2の電圧成分が充
電される。
れぞれ第1、第2の入力電圧V1、V2の電圧成分が充
電される。
【0011】同時に、差動増幅器(AMP)601のオフ
セット電圧があれば、第1〜第4のコンデンサC1〜C
4に充電される。
セット電圧があれば、第1〜第4のコンデンサC1〜C
4に充電される。
【0012】次に、比較期間に、スイッチSW1、SW
3、SW5、SW6、SW7、SW8はオフし、スイッ
チSW2、SW4はオンする。
3、SW5、SW6、SW7、SW8はオフし、スイッ
チSW2、SW4はオンする。
【0013】すると、差動増幅器(AMP)601の2つ
の入力電圧は、そのバイアス点からそれぞれ差電圧ΔV
1(=V1−Vcom)、および差電圧ΔV2(=V2
−Vcom)だけコンデンサC1、C2の容量結合を介
して変化する。
の入力電圧は、そのバイアス点からそれぞれ差電圧ΔV
1(=V1−Vcom)、および差電圧ΔV2(=V2
−Vcom)だけコンデンサC1、C2の容量結合を介
して変化する。
【0014】このとき、差動増幅器(AMP)601は、
ΔV1−ΔV2の差電圧を次段の差動ラッチ(DLA
T)602が動作できるよう十分に増幅する。
ΔV1−ΔV2の差電圧を次段の差動ラッチ(DLA
T)602が動作できるよう十分に増幅する。
【0015】この十分に増幅された出力は、第3、第4
のコンデンサC3、C4の容量結合を介して差動ラッチ
(DLAT)602に入力され、差動ラッチ602は相補のデ
ジタル値Q、QBを出力する。
のコンデンサC3、C4の容量結合を介して差動ラッチ
(DLAT)602に入力され、差動ラッチ602は相補のデ
ジタル値Q、QBを出力する。
【0016】なお、ここではスイッチSW1、SW3
と、スイッチSW2、SW4とのオン/オフを逆にして
も同様の比較動作をする。また、コンデンサの容量結合
は差電圧信号変化分しか伝えないため、オートゼロ期間
に充電された差動増幅器のオフセット電圧はキャンセル
される。
と、スイッチSW2、SW4とのオン/オフを逆にして
も同様の比較動作をする。また、コンデンサの容量結合
は差電圧信号変化分しか伝えないため、オートゼロ期間
に充電された差動増幅器のオフセット電圧はキャンセル
される。
【0017】
【発明が解決しようとする課題】しかしながら、図6に
示した前記従来の比較器には以下のような問題点があっ
た。
示した前記従来の比較器には以下のような問題点があっ
た。
【0018】まず、前記従来例では、差動動作を実現す
るために差動増幅器を用いているが、電源電圧が低下す
ると差動増幅器の増幅度や動作速度等の特性が大きく劣
化する。
るために差動増幅器を用いているが、電源電圧が低下す
ると差動増幅器の増幅度や動作速度等の特性が大きく劣
化する。
【0019】これは、差動増幅器が、電源と接地間にト
ランジスタを多数段縦積みにした構成とされ、低電圧動
作時には1つのトランジスタに十分な電圧がかからない
ことによる。そのため、差動増幅器による比較器は、低
電源電圧では十分な分解能が得られないという問題があ
る。
ランジスタを多数段縦積みにした構成とされ、低電圧動
作時には1つのトランジスタに十分な電圧がかからない
ことによる。そのため、差動増幅器による比較器は、低
電源電圧では十分な分解能が得られないという問題があ
る。
【0020】また、差動増幅器は、電流源により常に電
流を消費しており(例えば差動対トランジスタの共通接
続点は定電流源に接続される)、このため消費電力が大
きいという問題もある。
流を消費しており(例えば差動対トランジスタの共通接
続点は定電流源に接続される)、このため消費電力が大
きいという問題もある。
【0021】さらに、図6に示すように、前記従来の比
較器では、オートゼロ期間にスイッチを用いて帰還をか
けて動作バイアス点を決めているが、このような動作バ
イアス点の設定方式の場合、低電源電圧では、スイッチ
の導通抵抗(オン抵抗)が非常に大きいため、オートゼ
ロ期間として長い時間期間が必要とされ、このため比較
器の動作速度が大きく低下するという問題がある。
較器では、オートゼロ期間にスイッチを用いて帰還をか
けて動作バイアス点を決めているが、このような動作バ
イアス点の設定方式の場合、低電源電圧では、スイッチ
の導通抵抗(オン抵抗)が非常に大きいため、オートゼ
ロ期間として長い時間期間が必要とされ、このため比較
器の動作速度が大きく低下するという問題がある。
【0022】従って、本発明の目的は、上記問題点を解
消し、低電源電圧でも高速に動作し、かつ低消費電力な
差動動作の比較器を提供することにある。
消し、低電源電圧でも高速に動作し、かつ低消費電力な
差動動作の比較器を提供することにある。
【0023】
【課題を解決するための手段】前記目的を達成するため
に、本発明は、第1の入力信号をサンプリングする第1
のサンプリング手段と、該サンプリングされた第1の入
力信号電圧を増幅する第1の増幅手段と、第2の入力信
号をサンプリングする第2のサンプリング手段と、該サ
ンプリングされた第2の入力信号電圧を増幅する第2の
増幅手段と、前記サンプリングされた前記第1、第2の
電圧を所定のパルス電圧により前記第1、第2の増幅手
段の所定の動作点領域にまで変位させる制御手段と、を
備え、前記第1、第2の増幅手段の出力をラッチして出
力することを特徴とする比較器を提供する。
に、本発明は、第1の入力信号をサンプリングする第1
のサンプリング手段と、該サンプリングされた第1の入
力信号電圧を増幅する第1の増幅手段と、第2の入力信
号をサンプリングする第2のサンプリング手段と、該サ
ンプリングされた第2の入力信号電圧を増幅する第2の
増幅手段と、前記サンプリングされた前記第1、第2の
電圧を所定のパルス電圧により前記第1、第2の増幅手
段の所定の動作点領域にまで変位させる制御手段と、を
備え、前記第1、第2の増幅手段の出力をラッチして出
力することを特徴とする比較器を提供する。
【0024】本発明は、好ましくは、前記第1の入力信
号として、第1の入力電圧と第1の基準電圧とが供給さ
れ、前記第1のサンプリング手段が、前記第1の入力電
圧と前記第1の基準電圧との差分を出力し、前記第2の
入力信号として、第2の入力電圧と第2の基準電圧とが
供給され、前記第2のサンプリング手段が、前記第2の
入力電圧と前記第2の基準電圧との差分を出力すること
を特徴とする。
号として、第1の入力電圧と第1の基準電圧とが供給さ
れ、前記第1のサンプリング手段が、前記第1の入力電
圧と前記第1の基準電圧との差分を出力し、前記第2の
入力信号として、第2の入力電圧と第2の基準電圧とが
供給され、前記第2のサンプリング手段が、前記第2の
入力電圧と前記第2の基準電圧との差分を出力すること
を特徴とする。
【0025】また、本発明は、好ましくは、前記第1、
第2の増幅手段がともに反転増幅器(「第1、第2の反
転増幅器」という)からなり、前記第1の反転増幅器の
出力端が容量を介して第2の反転増幅器の入力端に帰還
されると共に、前記第2の反転増幅器の出力端が容量を
介して前記第1の反転増幅器の入力端に帰還されること
を特徴とする。
第2の増幅手段がともに反転増幅器(「第1、第2の反
転増幅器」という)からなり、前記第1の反転増幅器の
出力端が容量を介して第2の反転増幅器の入力端に帰還
されると共に、前記第2の反転増幅器の出力端が容量を
介して前記第1の反転増幅器の入力端に帰還されること
を特徴とする。
【0026】さらに、本発明は、好ましくは、前記第
1、第2の反転増幅器がともに、トランジスタと、該ト
ランジスタの出力端のプリチャージを制御するスイッチ
からなり、該トランジスタがオン状態時にプリチャージ
された該トランジスタの出力端の電荷を放電するように
動作することを特徴とする。
1、第2の反転増幅器がともに、トランジスタと、該ト
ランジスタの出力端のプリチャージを制御するスイッチ
からなり、該トランジスタがオン状態時にプリチャージ
された該トランジスタの出力端の電荷を放電するように
動作することを特徴とする。
【0027】そして、本発明は、好ましくは、前記第1
の基準電圧と前記第2の基準電圧とを互いに同一電位と
したことを特徴とする。
の基準電圧と前記第2の基準電圧とを互いに同一電位と
したことを特徴とする。
【0028】本発明は、好ましくは、前記第1、第2の
サンプリング手段がともに、所定のバイアス電位にリセ
ットされた後、第1及び第2のスイッチの開閉により入
力電圧と基準電圧との差電圧をサンプリングするコンデ
ンサを備え、所定のバイアス電位にリセットされた前記
第1、第2の増幅手段の入力端に対して、前記入力電圧
と前記基準電圧との差電圧に対応する電圧変化を伝達す
るスイッチをそれぞれ備え、前記第1、第2の増幅手段
の入力端がそれぞれ所定の容量を介してパルス電圧源に
接続されてなることを特徴とする。
サンプリング手段がともに、所定のバイアス電位にリセ
ットされた後、第1及び第2のスイッチの開閉により入
力電圧と基準電圧との差電圧をサンプリングするコンデ
ンサを備え、所定のバイアス電位にリセットされた前記
第1、第2の増幅手段の入力端に対して、前記入力電圧
と前記基準電圧との差電圧に対応する電圧変化を伝達す
るスイッチをそれぞれ備え、前記第1、第2の増幅手段
の入力端がそれぞれ所定の容量を介してパルス電圧源に
接続されてなることを特徴とする。
【0029】また、本発明は、第1の入力電圧端子(V
1)と、該第1の入力電圧端子に一側が接続された第1
のスイッチ(SW1a)と、第1の基準電圧端子(V1
r)と、該第1の基準電圧端子に一側が接続された第2
のスイッチ(SW2a)と、前記第1のスイッチと前記
第2のスイッチとの他側に共通接続された第1のコンデ
ンサ(C1a)と、前記第1のコンデンサ(C1a)の
他端と、第1バイアス電圧源(Vb1)を接続する第3
のスイッチ(SW3a)と、前記第1のコンデンサ(C
1a)の他端と、第2バイアス電圧源(Vb2)に一端
が接続された第5のスイッチ(SW5a)の他端と、を
接続する第4のスイッチ(SW4a)と、前記第5のス
イッチ(SW5a)の他端とパルス電圧源(Vste
p)とを接続する第2のコンデンサ(C2a)と、前記
第5のスイッチ(SW5a)の他端と前記第2のコンデ
ンサ(C2a)の接続点(節点N3a)を入力とする第
1の増幅手段(AMP1a)と、第2の入力電圧端子
(V2)と、該第2の入力電圧端子に一側が接続された
第6のスイッチ(SW1b)と、第2の基準電圧端子
(V2r)と、該第2の基準電圧端子に一側が接続され
た第7のスイッチ(SW2b)と、前記第6のスイッチ
(SW1b)と前記第7のスイッチ(SW2b)との他
側に共通接続された第3のコンデンサ(C1b)と、前
記第3のコンデンサ(C1b)の他端と、前記第1バイ
アス電圧源(Vb1)を接続する第8のスイッチ(SW
3b)と、前記第3のコンデンサ(C1b)の他端と、
前記第2バイアス電圧源(Vb2)に一端が接続された
第10のスイッチ(SW5b)の他端とを接続する第9
のスイッチ(SW4b)と、前記第10のスイッチ(S
W5b)の他端と前記パルス電圧源とを接続する第4の
コンデンサ(C2b)と、前記第10のスイッチ(SW
5b)の他端と前記第4のコンデンサ(C2b)の接続
点(節点N3b)を入力とする第2の増幅手段(AMP
1b)と、前記第1の増幅手段(AMP1a)の出力端
と前記節点(N3b)を接続する第5のコンデンサ(C
3b)と、前記第2の増幅手段(AMP1b)の出力端
と前記節点(N3a)を接続する第6のコンデンサ(C
3a)と、前記第1及び第2の増幅手段(AMP1a、
AMP1b)の出力端を差動入力とする差動ラッチ手段
と、を有することを特徴とする比較器を提供する。な
お、要素に後続する括弧内の名称は、本発明を明瞭化さ
せるために挿入されたものであり、本発明を何等限定す
るものではない。
1)と、該第1の入力電圧端子に一側が接続された第1
のスイッチ(SW1a)と、第1の基準電圧端子(V1
r)と、該第1の基準電圧端子に一側が接続された第2
のスイッチ(SW2a)と、前記第1のスイッチと前記
第2のスイッチとの他側に共通接続された第1のコンデ
ンサ(C1a)と、前記第1のコンデンサ(C1a)の
他端と、第1バイアス電圧源(Vb1)を接続する第3
のスイッチ(SW3a)と、前記第1のコンデンサ(C
1a)の他端と、第2バイアス電圧源(Vb2)に一端
が接続された第5のスイッチ(SW5a)の他端と、を
接続する第4のスイッチ(SW4a)と、前記第5のス
イッチ(SW5a)の他端とパルス電圧源(Vste
p)とを接続する第2のコンデンサ(C2a)と、前記
第5のスイッチ(SW5a)の他端と前記第2のコンデ
ンサ(C2a)の接続点(節点N3a)を入力とする第
1の増幅手段(AMP1a)と、第2の入力電圧端子
(V2)と、該第2の入力電圧端子に一側が接続された
第6のスイッチ(SW1b)と、第2の基準電圧端子
(V2r)と、該第2の基準電圧端子に一側が接続され
た第7のスイッチ(SW2b)と、前記第6のスイッチ
(SW1b)と前記第7のスイッチ(SW2b)との他
側に共通接続された第3のコンデンサ(C1b)と、前
記第3のコンデンサ(C1b)の他端と、前記第1バイ
アス電圧源(Vb1)を接続する第8のスイッチ(SW
3b)と、前記第3のコンデンサ(C1b)の他端と、
前記第2バイアス電圧源(Vb2)に一端が接続された
第10のスイッチ(SW5b)の他端とを接続する第9
のスイッチ(SW4b)と、前記第10のスイッチ(S
W5b)の他端と前記パルス電圧源とを接続する第4の
コンデンサ(C2b)と、前記第10のスイッチ(SW
5b)の他端と前記第4のコンデンサ(C2b)の接続
点(節点N3b)を入力とする第2の増幅手段(AMP
1b)と、前記第1の増幅手段(AMP1a)の出力端
と前記節点(N3b)を接続する第5のコンデンサ(C
3b)と、前記第2の増幅手段(AMP1b)の出力端
と前記節点(N3a)を接続する第6のコンデンサ(C
3a)と、前記第1及び第2の増幅手段(AMP1a、
AMP1b)の出力端を差動入力とする差動ラッチ手段
と、を有することを特徴とする比較器を提供する。な
お、要素に後続する括弧内の名称は、本発明を明瞭化さ
せるために挿入されたものであり、本発明を何等限定す
るものではない。
【0030】本発明は、好ましくは、前記第1の増幅手
段(AMP1a)が、前記節点(N3a)を入力とする
第1のトランジスタ(T1a)と、前記第1のトランジ
スタ(T1a)の出力と第3バイアス電圧源を接続する
第11のスイッチ(SW6a)と、からなり、前記第2
の増幅手段(AMP1b)が、前記節点(N3b)を入
力とする第2のトランジスタ(T1b)と、前記第2の
トランジスタ(T1b)の出力と前記第3バイアス電圧
源を接続する第12のスイッチ(SW6b)と、からな
ることを特徴とする。
段(AMP1a)が、前記節点(N3a)を入力とする
第1のトランジスタ(T1a)と、前記第1のトランジ
スタ(T1a)の出力と第3バイアス電圧源を接続する
第11のスイッチ(SW6a)と、からなり、前記第2
の増幅手段(AMP1b)が、前記節点(N3b)を入
力とする第2のトランジスタ(T1b)と、前記第2の
トランジスタ(T1b)の出力と前記第3バイアス電圧
源を接続する第12のスイッチ(SW6b)と、からな
ることを特徴とする。
【0031】そして、本発明は、好ましくは、前記第1
のトランジスタ(T1a)の出力と第4バイアス電圧源
を接続する第7のコンデンサ(C4a)と、前記第2の
トランジスタ(T1b)の出力と前記第4バイアス電圧
源を接続する第8のコンデンサ(C4b)と、を有する
ことを特徴とする。
のトランジスタ(T1a)の出力と第4バイアス電圧源
を接続する第7のコンデンサ(C4a)と、前記第2の
トランジスタ(T1b)の出力と前記第4バイアス電圧
源を接続する第8のコンデンサ(C4b)と、を有する
ことを特徴とする。
【0032】さらに、本発明は、好ましくは、前記第
3、第8のスイッチ(SW3a、SW3b)の組と、前
記第5、第10のスイッチ(SW5a、SW5b)の組
について、いずれか一方の組で代用することを特徴とす
る。
3、第8のスイッチ(SW3a、SW3b)の組と、前
記第5、第10のスイッチ(SW5a、SW5b)の組
について、いずれか一方の組で代用することを特徴とす
る。
【0033】また、本発明は、好ましくは、前記各スイ
ッチが、MIS電界効果トランジスタで構成されたこと
を特徴とする。
ッチが、MIS電界効果トランジスタで構成されたこと
を特徴とする。
【0034】本発明は、好ましくは、前記増幅手段(A
MP1a、AMP1b)が、バイポーラトランジスタを
含むことを特徴とする。
MP1a、AMP1b)が、バイポーラトランジスタを
含むことを特徴とする。
【0035】本発明は、前記比較器をダミー比較器とし
て備え、前記ダミー比較器の前記第1の入力電圧と前記
第2の入力電圧の差電圧は所望の最小分解能電圧に設定
され、且つ前記第1、第2の基準電圧は共に前記第2の
入力電圧に共通接続され、前記ダミー比較器の出力を入
力とし、該出力の反転を検出した際にカウンタにおける
クロックの計数を停止する計数制御回路を備え、前記カ
ウンタは所定の制御信号により前記クロックの計数を開
始し、更に、前記カウンタの出力を入力とするD/A変
換器を備え、前記D/A変換器から出力される電圧に基
づき電源電圧が可変されるドライバ回路から前記ダミー
比較器に前記パルス電圧が供給され、前記パルス電圧の
振幅を調整することを特徴とする比較器の調整回路を提
供する。
て備え、前記ダミー比較器の前記第1の入力電圧と前記
第2の入力電圧の差電圧は所望の最小分解能電圧に設定
され、且つ前記第1、第2の基準電圧は共に前記第2の
入力電圧に共通接続され、前記ダミー比較器の出力を入
力とし、該出力の反転を検出した際にカウンタにおける
クロックの計数を停止する計数制御回路を備え、前記カ
ウンタは所定の制御信号により前記クロックの計数を開
始し、更に、前記カウンタの出力を入力とするD/A変
換器を備え、前記D/A変換器から出力される電圧に基
づき電源電圧が可変されるドライバ回路から前記ダミー
比較器に前記パルス電圧が供給され、前記パルス電圧の
振幅を調整することを特徴とする比較器の調整回路を提
供する。
【0036】
【作用】本発明の原理・作用を以下に説明する。なお、
以下では本発明の好適な態様を示す図1を参照する。
以下では本発明の好適な態様を示す図1を参照する。
【0037】第1の入力電圧(V1)の信号経路とし
て、第1のスイッチ(SW1a)と第2のスイッチ(S
W2a)と第1のコンデンサ(C1a)と第3のスイッ
チ(SW3a)により、第1の入力電圧(V1)と第1
の基準電圧(V1r)との差電圧ΔVaを第1バイアス
電圧源(Vb1)の電圧を基準電位にして生成する。
て、第1のスイッチ(SW1a)と第2のスイッチ(S
W2a)と第1のコンデンサ(C1a)と第3のスイッ
チ(SW3a)により、第1の入力電圧(V1)と第1
の基準電圧(V1r)との差電圧ΔVaを第1バイアス
電圧源(Vb1)の電圧を基準電位にして生成する。
【0038】第5のスイッチ(SW5a)により第2の
コンデンサ(C2a)の一端は第2バイアス電圧源(V
b2)の電圧にリセットされる。
コンデンサ(C2a)の一端は第2バイアス電圧源(V
b2)の電圧にリセットされる。
【0039】第4のスイッチ(SW4a)により上記の
差電圧ΔVaを第2のコンデンサ(C2a)の一端の電
圧に加算した後、パルス電圧源(Vstep)のパルス
電圧(またはステップ状電圧)を第2のコンデンサ(C
2a)の他端に印加し、第2のコンデンサ(C2a)の
一端の電位を増幅手段(AMP1a)の動作点にレベル
シフトする。
差電圧ΔVaを第2のコンデンサ(C2a)の一端の電
圧に加算した後、パルス電圧源(Vstep)のパルス
電圧(またはステップ状電圧)を第2のコンデンサ(C
2a)の他端に印加し、第2のコンデンサ(C2a)の
一端の電位を増幅手段(AMP1a)の動作点にレベル
シフトする。
【0040】差動動作のために、第2の入力電圧(V
2)も上記第1の入力電圧(V1)の信号経路と同様に
して構成される(なお、第2の入力電圧経路は参照符号
において「b」で第1の入力電圧経路と区別されてい
る)。
2)も上記第1の入力電圧(V1)の信号経路と同様に
して構成される(なお、第2の入力電圧経路は参照符号
において「b」で第1の入力電圧経路と区別されてい
る)。
【0041】第1のスイッチ(SW1b)と第2のスイ
ッチ(SW2b)と第1のコンデンサ(C1b)と第3
のスイッチ(SW3b)により、第2の入力電圧(V
2)と第2の基準電圧(V2r)との差電圧ΔVbを第
1バイアス電圧源(Vb1)の電圧を基準電位にして生
成する。
ッチ(SW2b)と第1のコンデンサ(C1b)と第3
のスイッチ(SW3b)により、第2の入力電圧(V
2)と第2の基準電圧(V2r)との差電圧ΔVbを第
1バイアス電圧源(Vb1)の電圧を基準電位にして生
成する。
【0042】第5のスイッチ(SW5b)により第2の
コンデンサ(C2b)の一端は第2バイアス電圧源(V
b2)の電圧にリセットされる。
コンデンサ(C2b)の一端は第2バイアス電圧源(V
b2)の電圧にリセットされる。
【0043】第4のスイッチ(SW4b)により上記の
差電圧ΔVbを第2のコンデンサ(C2b)の一端の電
圧に加算した後、パルス電圧源(Vstep)のパルス
電圧(またはステップ状電圧)を第2のコンデンサ(C
2b)の他端に印加し、第2のコンデンサ(C2b)の
一端の電位を増幅手段(AMP1b)の動作点にレベル
シフトする。
差電圧ΔVbを第2のコンデンサ(C2b)の一端の電
圧に加算した後、パルス電圧源(Vstep)のパルス
電圧(またはステップ状電圧)を第2のコンデンサ(C
2b)の他端に印加し、第2のコンデンサ(C2b)の
一端の電位を増幅手段(AMP1b)の動作点にレベル
シフトする。
【0044】本発明によれば、パルス電圧源(Vste
p)のパルス電圧(またはステップ状電圧)を用いて比
較すべき差電圧ΔVa、ΔVbをそれぞれ増幅手段(A
MP1a、AMP1b)の動作点へレベルシフトするの
で、オートゼロ動作が不要となり高速動作できる。
p)のパルス電圧(またはステップ状電圧)を用いて比
較すべき差電圧ΔVa、ΔVbをそれぞれ増幅手段(A
MP1a、AMP1b)の動作点へレベルシフトするの
で、オートゼロ動作が不要となり高速動作できる。
【0045】差電圧ΔVaとΔVbの大小関係により、
パルス電圧源(Vstep)によるレベルシフト中およ
びレベルシフト後、増幅手段(AMP1a、AMP1
b)の出力間に増幅された電圧差が生じる。
パルス電圧源(Vstep)によるレベルシフト中およ
びレベルシフト後、増幅手段(AMP1a、AMP1
b)の出力間に増幅された電圧差が生じる。
【0046】増幅手段(AMP1a、AMP1b)の出
力を差動ラッチ回路(DLAT)に入力し、比較結果に
応じたデジタル値Q、QBを得る。
力を差動ラッチ回路(DLAT)に入力し、比較結果に
応じたデジタル値Q、QBを得る。
【0047】第3のコンデンサ(C3a、C3b)は、
増幅手段(AMP1a、AMP1b)の出力間の電圧差
(節点N4a、N4b間の電位)を入力にフィードバッ
クして、さらに電圧差を大きくするようにはたらく。た
だし、この第3のコンデンサ(C3a、C3b)の容量
成分がなくとも比較器として動作できる。
増幅手段(AMP1a、AMP1b)の出力間の電圧差
(節点N4a、N4b間の電位)を入力にフィードバッ
クして、さらに電圧差を大きくするようにはたらく。た
だし、この第3のコンデンサ(C3a、C3b)の容量
成分がなくとも比較器として動作できる。
【0048】本発明(請求項3、4)の作用を以下に説
明する。
明する。
【0049】図2を参照して、本発明においては、上記
第1、第2の増幅手段をトランジスタとスイッチで構成
し、ダイナミック動作のインバータを構成している。す
なわち、上記増幅手段(AMP1a)を第1のトランジ
スタ(T1a)と第6のスイッチ(SW6a)で構成
し、上記増幅手段(AMP1b)を第1のトランジスタ
(T1b)と第6のスイッチ(SW6b)で構成する。
第1、第2の増幅手段をトランジスタとスイッチで構成
し、ダイナミック動作のインバータを構成している。す
なわち、上記増幅手段(AMP1a)を第1のトランジ
スタ(T1a)と第6のスイッチ(SW6a)で構成
し、上記増幅手段(AMP1b)を第1のトランジスタ
(T1b)と第6のスイッチ(SW6b)で構成する。
【0050】第4バイアス電圧源についた第4aコンデ
ンサと第4bコンデンサはダイナミック動作に必要なコ
ンデンサ成分で、ふつう寄生容量で代用される。第3バ
イアス電圧源はダイナミック動作のためのプリチャージ
電圧を与える。
ンサと第4bコンデンサはダイナミック動作に必要なコ
ンデンサ成分で、ふつう寄生容量で代用される。第3バ
イアス電圧源はダイナミック動作のためのプリチャージ
電圧を与える。
【0051】本発明は結合コンデンサとパルス電圧によ
り増幅器の最適な動作点へ差電圧成分をレベルシフトす
るので、増幅器としてオートゼロ動作の困難なダイナミ
ック動作のインバータを用いることができる。
り増幅器の最適な動作点へ差電圧成分をレベルシフトす
るので、増幅器としてオートゼロ動作の困難なダイナミ
ック動作のインバータを用いることができる。
【0052】ダイナミック動作のインバータにより、こ
の増幅回路は入力容量が小さく高速であり、充電電流と
放電電流以外の電流消費はないので低消費電力である。
の増幅回路は入力容量が小さく高速であり、充電電流と
放電電流以外の電流消費はないので低消費電力である。
【0053】また、このインバータの入力トランジスタ
は出力端子の電荷を放電するだけに使用されるのでトラ
ンジスタの縦積み個数を最小で1個にすることができ、
低電源電圧動作できる。
は出力端子の電荷を放電するだけに使用されるのでトラ
ンジスタの縦積み個数を最小で1個にすることができ、
低電源電圧動作できる。
【0054】請求項4に記載の本発明の作用を以下に説
明する。
明する。
【0055】上記スイッチSW3a、SW3bの役割
は、スイッチSW5a、SW5bで代用でき、逆にスイ
ッチSW5a、SW5bの役割は、スイッチSW3a、
SW3bで代用できる。この結果、スイッチの寄生容量
を低減することができ、比較器の動作速度を向上でき
る。
は、スイッチSW5a、SW5bで代用でき、逆にスイ
ッチSW5a、SW5bの役割は、スイッチSW3a、
SW3bで代用できる。この結果、スイッチの寄生容量
を低減することができ、比較器の動作速度を向上でき
る。
【0056】請求項5に記載の発明の作用を以下に説明
する。
する。
【0057】請求項1〜4のいずれか1に記載の比較器
において、スイッチをMISFETで構成することによ
り、容易に理想的なスイッチが得られる。また、増幅手
段AMP1a、AMP1bの入力トランジスタをバイポ
ーラトランジスタで構成することにより、バイポーラト
ランジスタのもつ高精度な素子精度と高い伝達コンダク
タンスを利用できる。
において、スイッチをMISFETで構成することによ
り、容易に理想的なスイッチが得られる。また、増幅手
段AMP1a、AMP1bの入力トランジスタをバイポ
ーラトランジスタで構成することにより、バイポーラト
ランジスタのもつ高精度な素子精度と高い伝達コンダク
タンスを利用できる。
【0058】
【実施例】図面を参照して、本発明の実施例を以下に説
明する。なお、本実施例は、差動型構成とされるため、
説明の明瞭のため、第1の入力電圧(V1)の信号経路
の各要素の参照符号は、名前の末尾に「a」を付加し、
第2の入力電圧(V2)の信号経路の参照符号は、各要
素の名前の末尾に「b」を付加して区別し(例えば「S
W1a」と「SW1b」)、要素名(例えば「SW
1」)は、第1、第2の入力電圧の信号経路について同
一のものを用いるものとする。
明する。なお、本実施例は、差動型構成とされるため、
説明の明瞭のため、第1の入力電圧(V1)の信号経路
の各要素の参照符号は、名前の末尾に「a」を付加し、
第2の入力電圧(V2)の信号経路の参照符号は、各要
素の名前の末尾に「b」を付加して区別し(例えば「S
W1a」と「SW1b」)、要素名(例えば「SW
1」)は、第1、第2の入力電圧の信号経路について同
一のものを用いるものとする。
【0059】
【実施例1】図1に本発明の一実施例の構成を示す。
【0060】図1を参照して、本実施例に係る比較器
は、第1の入力電圧V1と第1の基準電圧V1rとの差
電圧ΔVa(=V1−V1r)と、第2の入力電圧V2
と第2の基準電圧V2rとの差電圧ΔVb(=V2−V
2r)の大小を比較判定し、その結果に応じてデジタル
値Q、QBを出力する。
は、第1の入力電圧V1と第1の基準電圧V1rとの差
電圧ΔVa(=V1−V1r)と、第2の入力電圧V2
と第2の基準電圧V2rとの差電圧ΔVb(=V2−V
2r)の大小を比較判定し、その結果に応じてデジタル
値Q、QBを出力する。
【0061】基準電圧V1rとV2rを共通の基準電圧
Vcomにすることで、第1の入力電圧V1と第2の入
力電圧V2を直接比較できる。差動ラッチデジタル出力
Q、QBは相補出力であり、判定結果が有効なときに互
いに逆のデジタル値を出力する。
Vcomにすることで、第1の入力電圧V1と第2の入
力電圧V2を直接比較できる。差動ラッチデジタル出力
Q、QBは相補出力であり、判定結果が有効なときに互
いに逆のデジタル値を出力する。
【0062】図1を参照して、第1の入力電圧V1の信
号経路として、第1の入力電圧V1と第1の基準電圧V
1rはそれぞれ第1、第2のスイッチSW1a、SW2
aを介して第1の節点N1aに接続され、第1の節点N
1aは第1のコンデンサC1aを介して第2の節点N2
aに接続され、第2の節点N2aは第3のスイッチSW
3aを介して第1のバイアス電源Vb1に接続されると
共に、第4のスイッチSW4aを介して第3の節点N3
aに接続され、第3の節点N3aには第5のスイッチS
W5aを介して第2のバイアス電源Vb2に接続される
と共に、第2のコンデンサC2aの一側端子が接続さ
れ、第2のコンデンサC2aの他側端子はパルス電源
(Vstep)に接続されている。第3の節点N3aは
増幅手段(AMP1a)101に接続され、増幅手段(A
MP1a)101の出力(第4の節点N4a)が差動ラッ
チ(DLAT)103の一の入力端に接続される。
号経路として、第1の入力電圧V1と第1の基準電圧V
1rはそれぞれ第1、第2のスイッチSW1a、SW2
aを介して第1の節点N1aに接続され、第1の節点N
1aは第1のコンデンサC1aを介して第2の節点N2
aに接続され、第2の節点N2aは第3のスイッチSW
3aを介して第1のバイアス電源Vb1に接続されると
共に、第4のスイッチSW4aを介して第3の節点N3
aに接続され、第3の節点N3aには第5のスイッチS
W5aを介して第2のバイアス電源Vb2に接続される
と共に、第2のコンデンサC2aの一側端子が接続さ
れ、第2のコンデンサC2aの他側端子はパルス電源
(Vstep)に接続されている。第3の節点N3aは
増幅手段(AMP1a)101に接続され、増幅手段(A
MP1a)101の出力(第4の節点N4a)が差動ラッ
チ(DLAT)103の一の入力端に接続される。
【0063】差動動作のために、第2の入力電圧V2も
上記第1の入力電圧V1の信号経路と同様にして構成さ
れる。第2の入力電圧V2と第2の基準電圧V2rは、
それぞれ第1、第2のスイッチSW1b、SW2bを介
して第1の節点N1bに接続され、第1の節点N1bは
第1のコンデンサC1bを介して第2の節点N2bに接
続され、第2の節点N2bは第3のスイッチSW3bを
介して第1のバイアス電源Vb1に接続されると共に、
第4のスイッチSW4bを介して第3の節点N3bに接
続され、第3の節点N3bには第5のスイッチSW5b
を介して第2のバイアス電源Vb2に接続されると共
に、第2のコンデンサC2bの一側端子が接続され、第
2のコンデンサC2bの他側端子はパルス電源(Vst
ep)に接続されている。第3の節点N3bは増幅手段
(AMP1b)102に接続され、増幅手段(AMP1
b)102の出力(第4の節点N4b)が差動ラッチ(D
LAT)103の一の入力端に接続される。
上記第1の入力電圧V1の信号経路と同様にして構成さ
れる。第2の入力電圧V2と第2の基準電圧V2rは、
それぞれ第1、第2のスイッチSW1b、SW2bを介
して第1の節点N1bに接続され、第1の節点N1bは
第1のコンデンサC1bを介して第2の節点N2bに接
続され、第2の節点N2bは第3のスイッチSW3bを
介して第1のバイアス電源Vb1に接続されると共に、
第4のスイッチSW4bを介して第3の節点N3bに接
続され、第3の節点N3bには第5のスイッチSW5b
を介して第2のバイアス電源Vb2に接続されると共
に、第2のコンデンサC2bの一側端子が接続され、第
2のコンデンサC2bの他側端子はパルス電源(Vst
ep)に接続されている。第3の節点N3bは増幅手段
(AMP1b)102に接続され、増幅手段(AMP1
b)102の出力(第4の節点N4b)が差動ラッチ(D
LAT)103の一の入力端に接続される。
【0064】第3のコンデンサC3a、C3bは増幅手
段AMP1a、AMP1bの出力N4a、N4bを相手
の入力端である節点N3b、節点N3aに帰還する。
段AMP1a、AMP1bの出力N4a、N4bを相手
の入力端である節点N3b、節点N3aに帰還する。
【0065】図1を参照して、図1の比較器の動作を以
下に説明する。
下に説明する。
【0066】期間T1では、第1のスイッチSW1a、
SW1bと、第3のスイッチSW3a、SW3bをオン
することにより、第2の節点N2a、N2bを第1のバ
イアス電圧Vb1でリセット(初期化)するとともに、
入力電圧V1、V2をそれぞれ第1のコンデンサC1
a、C1bに充電してサンプリングする。
SW1bと、第3のスイッチSW3a、SW3bをオン
することにより、第2の節点N2a、N2bを第1のバ
イアス電圧Vb1でリセット(初期化)するとともに、
入力電圧V1、V2をそれぞれ第1のコンデンサC1
a、C1bに充電してサンプリングする。
【0067】期間T2では、第2のスイッチSW2a、
SW2bをオン、第1のスイッチSW1a、SW1b
と、第3のスイッチSW3a、SW3bをオフすること
により、基準電圧V1r、V2rがそれぞれ第1のコン
デンサC1a、C1bに印加され、第2の節点N2a、
N2bにはそれぞれ差電圧ΔVa(=V1−V1r)と
差電圧ΔVb(=V2−V2r)分の電圧変化が生じ
る。
SW2bをオン、第1のスイッチSW1a、SW1b
と、第3のスイッチSW3a、SW3bをオフすること
により、基準電圧V1r、V2rがそれぞれ第1のコン
デンサC1a、C1bに印加され、第2の節点N2a、
N2bにはそれぞれ差電圧ΔVa(=V1−V1r)と
差電圧ΔVb(=V2−V2r)分の電圧変化が生じ
る。
【0068】また、期間T1または期間T2の間に、第
5のスイッチSW5a、SW5bにより第3の節点N3
a、N3bは第2のバイアス電圧Vb2でリセットされ
る。
5のスイッチSW5a、SW5bにより第3の節点N3
a、N3bは第2のバイアス電圧Vb2でリセットされ
る。
【0069】もし、期間T1、T2の後に、第4のスイ
ッチSW4a、SW4bをオンすると差電圧ΔVa、Δ
Vb分はそれぞれ第3の節点N3aと第3の節点N3b
に電圧変化ΔVa1、ΔVb1を生じさせる。
ッチSW4a、SW4bをオンすると差電圧ΔVa、Δ
Vb分はそれぞれ第3の節点N3aと第3の節点N3b
に電圧変化ΔVa1、ΔVb1を生じさせる。
【0070】このとき、差電圧ΔVa、ΔVbの大小関
係は、ΔVa1、ΔVb1と変化しても保持される。
係は、ΔVa1、ΔVb1と変化しても保持される。
【0071】この電圧変化ΔVa1、ΔVb1を後述の
期間T3で比較することもできるが、特に第1、第2の
バイアス電圧Vb1、Vb2を個別に設ける必要がなけ
れば、第1、第2のバイアス電圧Vb1、Vb2をとも
にVcとして互いに一致させることができる。なお、単
一のバイアス電源とした方が実際的であるため、以下で
は、第1、第2のバイアス電圧Vb1、Vb2を共通バ
イアス電圧Vcとして一致させた場合を例に説明する。
期間T3で比較することもできるが、特に第1、第2の
バイアス電圧Vb1、Vb2を個別に設ける必要がなけ
れば、第1、第2のバイアス電圧Vb1、Vb2をとも
にVcとして互いに一致させることができる。なお、単
一のバイアス電源とした方が実際的であるため、以下で
は、第1、第2のバイアス電圧Vb1、Vb2を共通バ
イアス電圧Vcとして一致させた場合を例に説明する。
【0072】第1、第2のバイアス電圧Vb1、Vb2
をVcとして互いに一致させたときには、期間T1で第
4のスイッチSW4a、SW4bをオンすることで、第
2の節点N2a、N2bと、第3の節点N3a、N3b
を共通電圧Vcでリセットできる。
をVcとして互いに一致させたときには、期間T1で第
4のスイッチSW4a、SW4bをオンすることで、第
2の節点N2a、N2bと、第3の節点N3a、N3b
を共通電圧Vcでリセットできる。
【0073】また、第3のスイッチSW3a、SW3b
と第5のスイッチSW5a、SW5bのいずれか一方の
スイッチを不要にすることができる。
と第5のスイッチSW5a、SW5bのいずれか一方の
スイッチを不要にすることができる。
【0074】期間T1、T2の間、第4のスイッチSW
4a、SW4bをオンしていることにより、第3の節点
N3a、N3b(または第2の節点N2a、N2b)の
電圧変化ΔVa1、ΔVb1はそれぞれ近似的に次式
(1)で与えられる。
4a、SW4bをオンしていることにより、第3の節点
N3a、N3b(または第2の節点N2a、N2b)の
電圧変化ΔVa1、ΔVb1はそれぞれ近似的に次式
(1)で与えられる。
【0075】
【数1】
【0076】ただし、上式(1)において、容量Cp1
a、Cp1bは第3の節点N3a、N3bと第2の節点
N2a、N2bにそれぞれ付加されている寄生コンデン
サ容量を示している。
a、Cp1bは第3の節点N3a、N3bと第2の節点
N2a、N2bにそれぞれ付加されている寄生コンデン
サ容量を示している。
【0077】期間T3では、第4のスイッチSW4a、
SW4bをオフした後、パルス電圧源Vstepにより
パルス電圧(ステップ状電圧)Vstepを第2のコン
デンサC2a、C2bのそれぞれの一側端に与えること
により、第3の節点N3a、N3bの電圧はステップ電
圧変化ΔVstep分だけ共通バイアス電圧Vcからレ
ベルシフトする。
SW4bをオフした後、パルス電圧源Vstepにより
パルス電圧(ステップ状電圧)Vstepを第2のコン
デンサC2a、C2bのそれぞれの一側端に与えること
により、第3の節点N3a、N3bの電圧はステップ電
圧変化ΔVstep分だけ共通バイアス電圧Vcからレ
ベルシフトする。
【0078】このとき、第3の節点N3aとN3bの電
圧は、好ましくは、電圧変化ΔVa1とΔVb1の大小
関係を保持したまま、増幅手段AMP1a、AMP1b
の最適な動作点Vampまで速やかにレベルシフトされ
る。
圧は、好ましくは、電圧変化ΔVa1とΔVb1の大小
関係を保持したまま、増幅手段AMP1a、AMP1b
の最適な動作点Vampまで速やかにレベルシフトされ
る。
【0079】このときの第3の節点N3a、N3bの電
圧V(N3a)、V(N3a)は近似的に次式(2)で
与えられる。
圧V(N3a)、V(N3a)は近似的に次式(2)で
与えられる。
【0080】
【数2】
【0081】ただし、上式(2)において、Cp2a、
Cp2bは第3の節点N3a、N3bに付加されている
寄生コンデンサ容量を示している。
Cp2bは第3の節点N3a、N3bに付加されている
寄生コンデンサ容量を示している。
【0082】したがって、上式(2)により、レベルシ
フト後のV(N3a)、V(N3b)が増幅手段AMP
1a、AMP1bの最適な動作点Vamp付近になるよ
うに各パラメータを設定できる。例えば、パルス電圧V
stepとして特別な電圧信号源を用意するかわりに、
デジタル信号の制御クロック信号を用いることもでき
る。
フト後のV(N3a)、V(N3b)が増幅手段AMP
1a、AMP1bの最適な動作点Vamp付近になるよ
うに各パラメータを設定できる。例えば、パルス電圧V
stepとして特別な電圧信号源を用意するかわりに、
デジタル信号の制御クロック信号を用いることもでき
る。
【0083】第4のスイッチSW4a、SW4bをオフ
した後、パルス電圧Vstepを与えることにより、上
式(2)の右辺第1項の分母に第1のコンデンサC1
a、C1bの影響が入らなくなり、ΔVstep信号の
伝達効率を改善している。
した後、パルス電圧Vstepを与えることにより、上
式(2)の右辺第1項の分母に第1のコンデンサC1
a、C1bの影響が入らなくなり、ΔVstep信号の
伝達効率を改善している。
【0084】また、第4のスイッチSW4a、SW4b
をオフすることにより、この時点で次の動作における第
2の節点N2a、N2bのリセットを第3のスイッチS
W3a、SW3bにより開始することができ、高速動作
の場合に都合がよい。
をオフすることにより、この時点で次の動作における第
2の節点N2a、N2bのリセットを第3のスイッチS
W3a、SW3bにより開始することができ、高速動作
の場合に都合がよい。
【0085】期間T3において、レベルシフト中または
その後、電圧変化ΔVa1とΔVb1との大小関係によ
り、増幅手段AMP1a、AMP1bの間の出力電圧差
は増幅度分の差を生じる。
その後、電圧変化ΔVa1とΔVb1との大小関係によ
り、増幅手段AMP1a、AMP1bの間の出力電圧差
は増幅度分の差を生じる。
【0086】ここで、増幅手段として、第1、第2の反
転増幅器AMP1a、AMP1bを用い、第1の反転増
幅器AMP1aの出力を第2の反転増幅器AMP1bの
入力へ、第2の反転増幅器AMP1bの出力を第1の反
転増幅器AMP1aの入力へ、それぞれ第3の結合コン
デンサC3b、C3aを用いてフィードバックすると、
反転増幅器AMP1aとAMP1bの間の出力電圧差は
さらに拡大される。
転増幅器AMP1a、AMP1bを用い、第1の反転増
幅器AMP1aの出力を第2の反転増幅器AMP1bの
入力へ、第2の反転増幅器AMP1bの出力を第1の反
転増幅器AMP1aの入力へ、それぞれ第3の結合コン
デンサC3b、C3aを用いてフィードバックすると、
反転増幅器AMP1aとAMP1bの間の出力電圧差は
さらに拡大される。
【0087】これらの第3の結合コンデンサC3b、C
3aは寄生容量により代用可能である。
3aは寄生容量により代用可能である。
【0088】また、第3の結合コンデンサC3b、C3
aの容量成分を設けなくても、比較器としては動作可能
である。
aの容量成分を設けなくても、比較器としては動作可能
である。
【0089】差動ラッチ(DLAT)103の入力オフセ
ットが無視できるほど十分増幅された反転増幅器AMP
1aとAMP1bの間の出力電圧差により差動ラッチ
(DLAT)103を駆動し、デジタル相補出力Q、QB
を得る。
ットが無視できるほど十分増幅された反転増幅器AMP
1aとAMP1bの間の出力電圧差により差動ラッチ
(DLAT)103を駆動し、デジタル相補出力Q、QB
を得る。
【0090】ここで、本実施例の比較器の制約として、
差電圧ΔVa(=V1−V1r)と差電圧ΔVb(=V
2−V2r)において、その両方がともに大きすぎる場
合に、その差電圧を増幅手段AMP1a、AMP1bの
最適な動作点Vampにレベルシフトすることができな
くなることが挙げられる。
差電圧ΔVa(=V1−V1r)と差電圧ΔVb(=V
2−V2r)において、その両方がともに大きすぎる場
合に、その差電圧を増幅手段AMP1a、AMP1bの
最適な動作点Vampにレベルシフトすることができな
くなることが挙げられる。
【0091】しかしながら、比較器を使った多くの応用
では、通常、入力電圧V1と入力電圧V2のどちらか一
方は既知の比較参照用電圧であるため、基準電圧V1r
またはV2rのどちらか一方の設定を適切に行うことに
より、上記の制約は実用上問題にならない。
では、通常、入力電圧V1と入力電圧V2のどちらか一
方は既知の比較参照用電圧であるため、基準電圧V1r
またはV2rのどちらか一方の設定を適切に行うことに
より、上記の制約は実用上問題にならない。
【0092】
【実施例2】図2に本発明の第2の実施例の構成を示
す。
す。
【0093】本実施例は、図1の前記第1の実施例の増
幅手段AMP1aをトランジスタT1aとスイッチSW
6a、増幅手段AMP1bをトランジスタT1bとスイ
ッチSW6bによる、ダイナミック動作のインバータで
構成したものである。
幅手段AMP1aをトランジスタT1aとスイッチSW
6a、増幅手段AMP1bをトランジスタT1bとスイ
ッチSW6bによる、ダイナミック動作のインバータで
構成したものである。
【0094】結合コンデンサとパルス電圧により増幅手
段AMP1a、AMP1bの最適な動作点へ差電圧成分
をレベルシフトするように構成されるため、増幅器とし
てオートゼロ動作の困難なダイナミック動作のインバー
タを用いることができる。
段AMP1a、AMP1bの最適な動作点へ差電圧成分
をレベルシフトするように構成されるため、増幅器とし
てオートゼロ動作の困難なダイナミック動作のインバー
タを用いることができる。
【0095】図2においては、第4のコンデンサC4
a、C4bは図示されていないが、これはダイナミック
動作に必要なコンデンサ(容量)成分は、通常、寄生容
量で代用されるためである。
a、C4bは図示されていないが、これはダイナミック
動作に必要なコンデンサ(容量)成分は、通常、寄生容
量で代用されるためである。
【0096】インバータを構成するトランジスタT1
a、T1bのコレクタ端子に第6スイッチSW6a、S
W6bを介して接続される第3バイアス電圧源Vb3
は、ダイナミック動作のためのプリチャージ電圧を与え
る。
a、T1bのコレクタ端子に第6スイッチSW6a、S
W6bを介して接続される第3バイアス電圧源Vb3
は、ダイナミック動作のためのプリチャージ電圧を与え
る。
【0097】ダイナミック動作のインバータにより、増
幅回路は入力容量が小さく動作が高速であり、充電電流
と放電電流以外の電流消費はないので低消費電力であ
る。
幅回路は入力容量が小さく動作が高速であり、充電電流
と放電電流以外の電流消費はないので低消費電力であ
る。
【0098】また、このインバータの入力トランジスタ
は出力端子の電荷を放電するだけに用いられるため、ト
ランジスタの縦積み個数を最小で1個(スイッチの個数
は含まない)にすることができ、低電源電圧動作でき
る。
は出力端子の電荷を放電するだけに用いられるため、ト
ランジスタの縦積み個数を最小で1個(スイッチの個数
は含まない)にすることができ、低電源電圧動作でき
る。
【0099】本実施例では、インバータのトランジスタ
T1a、T1bとしてバイポーラトランジスタを用いて
いるが、電界効果型トランジスタ(FET)等も用いる
ことができる。
T1a、T1bとしてバイポーラトランジスタを用いて
いるが、電界効果型トランジスタ(FET)等も用いる
ことができる。
【0100】
【実施例3】図3に本発明の第3の実施例の構成を示
す。
す。
【0101】本実施例においては、図2に示した前記実
施例のさらに詳細な構成例を示すものである。
施例のさらに詳細な構成例を示すものである。
【0102】図3を参照して、本実施例は、図2のスイ
ッチと差動ラッチDLATをMOSFETで構成し、増
幅段のトランジスタT1a、T1bをバイポーラトラン
ジスタで構成したものである。このような構成は、Bi
CMOSプロセス技術等で作製することができる。
ッチと差動ラッチDLATをMOSFETで構成し、増
幅段のトランジスタT1a、T1bをバイポーラトラン
ジスタで構成したものである。このような構成は、Bi
CMOSプロセス技術等で作製することができる。
【0103】本実施例の比較器はバイポーラトランジス
タとMOSFETの特徴をうまく活用している。これ
は、MOSFETは理想的なスイッチ特性を有している
一方、バイポーラトランジスタは高いトランスコンダク
タンス(高gm)と高い素子精度を有しているためであ
る。
タとMOSFETの特徴をうまく活用している。これ
は、MOSFETは理想的なスイッチ特性を有している
一方、バイポーラトランジスタは高いトランスコンダク
タンス(高gm)と高い素子精度を有しているためであ
る。
【0104】また、バイポーラトランジスタはMOSF
ETよりも電力を消費すると考えられがちであるが、本
実施例では、バイポーラトランジスタT1a、T1bは
プリチャージされた電荷の放電動作にのみ用いられてい
るため、消費電力の増加はない。
ETよりも電力を消費すると考えられがちであるが、本
実施例では、バイポーラトランジスタT1a、T1bは
プリチャージされた電荷の放電動作にのみ用いられてい
るため、消費電力の増加はない。
【0105】また、パルス電圧Vstepによるレベル
シフト以前では、バイポーラトランジスタT1a、T1
bのベース電圧はバイポーラトランジスタの順方向バイ
アス電圧VF以下であるため、ベース電流の影響を受け
ない。
シフト以前では、バイポーラトランジスタT1a、T1
bのベース電圧はバイポーラトランジスタの順方向バイ
アス電圧VF以下であるため、ベース電流の影響を受け
ない。
【0106】入力電圧範囲を広くとれるように、図2の
第1のスイッチSW1aはNチャネルMOSFET M
N1aとPチャネルMOSFET MP1aからなる相
補型アナログスイッチ(「パストランジスタ」ともい
う)を用いている。第1のスイッチSW1b、第2のス
イッチSW2a、SW2bも同様にして、MN1bとM
P1b、MN2aとMP2a、MN2bとMP2bのア
ナログスイッチからなる。
第1のスイッチSW1aはNチャネルMOSFET M
N1aとPチャネルMOSFET MP1aからなる相
補型アナログスイッチ(「パストランジスタ」ともい
う)を用いている。第1のスイッチSW1b、第2のス
イッチSW2a、SW2bも同様にして、MN1bとM
P1b、MN2aとMP2a、MN2bとMP2bのア
ナログスイッチからなる。
【0107】第2の節点N2a、N2bと第3の節点N
3a、N3bのリセット用バイアス電圧として接地電位
(GND)を用いている。
3a、N3bのリセット用バイアス電圧として接地電位
(GND)を用いている。
【0108】この結果、図2の第3のスイッチSW3
a、SW3b、第4のスイッチSW4a、SW4b、第
5のスイッチSW5a、SW5bはすべてNチャネルM
OSFETで構成することが可能とされ、寄生容量を低
減している。
a、SW3b、第4のスイッチSW4a、SW4b、第
5のスイッチSW5a、SW5bはすべてNチャネルM
OSFETで構成することが可能とされ、寄生容量を低
減している。
【0109】また、第3のスイッチSW3a、SW3b
の役割を第5のスイッチSW5a、SW5bで代用する
ことができ、第3のスイッチSW3a、SW3bを取り
去った場合、さらに寄生容量を低減することができる。
の役割を第5のスイッチSW5a、SW5bで代用する
ことができ、第3のスイッチSW3a、SW3bを取り
去った場合、さらに寄生容量を低減することができる。
【0110】図3には、図2の差動ラッチDLATの詳
細な構成の一例も示してある。
細な構成の一例も示してある。
【0111】この差動ラッチは、MOSFETであるM
N10a、MN10b、NM11a、MN11b、MN
12a、MN12b、MP13a、MP13b、MP1
4a、MP14bと、インバータINV10a、INV
10b、INV11a、INV11bと、論理積(AN
D)ゲートAND10a、AND10bとから構成され
ている。
N10a、MN10b、NM11a、MN11b、MN
12a、MN12b、MP13a、MP13b、MP1
4a、MP14bと、インバータINV10a、INV
10b、INV11a、INV11bと、論理積(AN
D)ゲートAND10a、AND10bとから構成され
ている。
【0112】MOSFET MN10a、MN10bは
差動ラッチの入力トランジスタである。入力(ゲート電
位)がMOSFET MN10a、MN10bのしきい
値電圧Vtより大きいとき、(MN10aの入力電圧)
>(MN10bの入力電圧)ならばラッチ出力Qは
“1”、QBは“0”となり、(MN10aの入力電
圧)<(MN10bの入力電圧)ならばラッチ出力Qは
“0”、QBは“1”となる。
差動ラッチの入力トランジスタである。入力(ゲート電
位)がMOSFET MN10a、MN10bのしきい
値電圧Vtより大きいとき、(MN10aの入力電圧)
>(MN10bの入力電圧)ならばラッチ出力Qは
“1”、QBは“0”となり、(MN10aの入力電
圧)<(MN10bの入力電圧)ならばラッチ出力Qは
“0”、QBは“1”となる。
【0113】MOSFET MN12a、MN12b
と、MOSFET MP13a、MP13bは、両方と
もオフ(非導通)することで差動ラッチをリセット状態
にし、両方ともオン(導通)することで差動ラッチをラ
ッチ状態にする。
と、MOSFET MP13a、MP13bは、両方と
もオフ(非導通)することで差動ラッチをリセット状態
にし、両方ともオン(導通)することで差動ラッチをラ
ッチ状態にする。
【0114】MOSFET MN12a、MN12b
と、MOSFET MP13a、MN13bがオンのと
き、MOSFET MN11a、MN11bは互いにそ
れぞれの入出力を接続した2つのインバータによるラッ
チを構成し、MOSFET MP14a、MP14bも
互いにそれぞれの入出力を接続した2つのインバータに
よるラッチを構成する。
と、MOSFET MP13a、MN13bがオンのと
き、MOSFET MN11a、MN11bは互いにそ
れぞれの入出力を接続した2つのインバータによるラッ
チを構成し、MOSFET MP14a、MP14bも
互いにそれぞれの入出力を接続した2つのインバータに
よるラッチを構成する。
【0115】インバータINV10aはラッチの出力を
バッファ(増強)する。
バッファ(増強)する。
【0116】インバータINV11a、INV11bと
論理積回路AND10a、AND10bは差動出力Q、
QBがともに“1”のとき(例えばリセットのとき)、
出力Q、QBを“0”にする。
論理積回路AND10a、AND10bは差動出力Q、
QBがともに“1”のとき(例えばリセットのとき)、
出力Q、QBを“0”にする。
【0117】図4に、図3に示す本実施例に係る比較器
の各節点の動作波形を説明するためのタイミングチャー
トの一例を示す。
の各節点の動作波形を説明するためのタイミングチャー
トの一例を示す。
【0118】図4において、P1、P1Bは第1のスイ
ッチ(MOSFET MN1a、MP1aからなる相補
型アナログスイッチと、MOSFET MN1b、MP
1bからなる相補型スイッチ)のオン/オフ、P2、P
2Bは第2のスイッチ(MOSFET MN2a、MP
2aからなる相補型アナログスイッチと、MOSFET
MN2b、MP2bからなる相補型スイッチ)のオン
/オフ、P3は第3のN型MOSFETスイッチMN3
a、MN3bのオン/オフ、P4は第4のN型MOSF
ETスイッチMN4a、MN4bのオン/オフ、P5は
第5のN型MOSFETスイッチMN5a、MN5bの
オン/オフ、P6は第6のP型MOSFETスイッチM
P6a、MP6bのオン/オフ、P7は差動ラッチ回路
におけるMOSFETスイッチMN12a、MN12
b、MP13a、MP13bのオン/オフを制御するク
ロック信号である。P1B、P2BはそれぞれP1、P
2の反転(逆相)クロック信号である。
ッチ(MOSFET MN1a、MP1aからなる相補
型アナログスイッチと、MOSFET MN1b、MP
1bからなる相補型スイッチ)のオン/オフ、P2、P
2Bは第2のスイッチ(MOSFET MN2a、MP
2aからなる相補型アナログスイッチと、MOSFET
MN2b、MP2bからなる相補型スイッチ)のオン
/オフ、P3は第3のN型MOSFETスイッチMN3
a、MN3bのオン/オフ、P4は第4のN型MOSF
ETスイッチMN4a、MN4bのオン/オフ、P5は
第5のN型MOSFETスイッチMN5a、MN5bの
オン/オフ、P6は第6のP型MOSFETスイッチM
P6a、MP6bのオン/オフ、P7は差動ラッチ回路
におけるMOSFETスイッチMN12a、MN12
b、MP13a、MP13bのオン/オフを制御するク
ロック信号である。P1B、P2BはそれぞれP1、P
2の反転(逆相)クロック信号である。
【0119】期間Tは1回の比較動作の1周期である。
期間T1では、入力電圧V1、V2のサンプリングと各
端子(節点)のリセットを行う。
期間T1では、入力電圧V1、V2のサンプリングと各
端子(節点)のリセットを行う。
【0120】期間T2では、差電圧ΔVa(=V1−V
1r)と、差電圧ΔVb(=V2−V2r)を上式
(1)にしたがって、ΔVa1、ΔVb1として生成す
る。
1r)と、差電圧ΔVb(=V2−V2r)を上式
(1)にしたがって、ΔVa1、ΔVb1として生成す
る。
【0121】期間T3ではパルス電圧源のパルス電圧V
stepにより、上式(2)にしたがって第3の節点N
3a、N3bの電圧V(N3a)、V(N3a)をトラ
ンジスタT1a、T1bの最適な動作点、すなわちしき
い値電圧Vt近くまでレベルシフトし、第4の節点N4
aの電圧V(N4a)と第4の節点N4bの電圧V(N
4b)との電圧差を増幅、拡大し、差動ラッチを駆動し
て比較判定出力Q、QBを得る。
stepにより、上式(2)にしたがって第3の節点N
3a、N3bの電圧V(N3a)、V(N3a)をトラ
ンジスタT1a、T1bの最適な動作点、すなわちしき
い値電圧Vt近くまでレベルシフトし、第4の節点N4
aの電圧V(N4a)と第4の節点N4bの電圧V(N
4b)との電圧差を増幅、拡大し、差動ラッチを駆動し
て比較判定出力Q、QBを得る。
【0122】図4では、P1〜P7、Q、QBはデジタ
ル信号、パルス電圧Vstepと第4の節点N4a、N
4bの電圧V(N4a)、V(N4b)はアナログ信号
として概略を示してある。
ル信号、パルス電圧Vstepと第4の節点N4a、N
4bの電圧V(N4a)、V(N4b)はアナログ信号
として概略を示してある。
【0123】この場合のV(N4a)、V(N4b)、
Q、QBは、入力信号が、V1>V2のときの波形であ
る。
Q、QBは、入力信号が、V1>V2のときの波形であ
る。
【0124】V1>V2のとき、期間3のパルス電圧V
step印加後は、はじめV(N3a)<V(N3b)
であるため、トランジスタT1a、T1bのディスチャ
ージ(放電)は、トランジスタT1aよりもトランジス
タT1bのほうが大きく、第4の節点N4aの電圧V
(N4a)より第4の節点N4bの電圧V(N4b)の
ほうが速く下降する。
step印加後は、はじめV(N3a)<V(N3b)
であるため、トランジスタT1a、T1bのディスチャ
ージ(放電)は、トランジスタT1aよりもトランジス
タT1bのほうが大きく、第4の節点N4aの電圧V
(N4a)より第4の節点N4bの電圧V(N4b)の
ほうが速く下降する。
【0125】フィードバックコンデンサC3a、C3b
により、第4の節点N4aの電圧V(N4a)と第4の
節点N4bの電圧V(N4b)の差はさらに拡大する。
により、第4の節点N4aの電圧V(N4a)と第4の
節点N4bの電圧V(N4b)の差はさらに拡大する。
【0126】この結果、差動ラッチの入力トランジスタ
MN10a、MN10bにおいて、トランジスタMN1
0aよりトランジスタMN10bのほうが早くオフする
ため、Qは“1”、QBは“0”となる。
MN10a、MN10bにおいて、トランジスタMN1
0aよりトランジスタMN10bのほうが早くオフする
ため、Qは“1”、QBは“0”となる。
【0127】なお、図4のタイミングチャートは一例で
あり、例えばP3はP5と同一にすることもできるし、
各クロック信号P1〜P7のタイミングを少しずらして
スイッチに起因する誤差を小さくすることもできる。
あり、例えばP3はP5と同一にすることもできるし、
各クロック信号P1〜P7のタイミングを少しずらして
スイッチに起因する誤差を小さくすることもできる。
【0128】また、P1とP2を逆にして、基準電圧V
1r、V2rを先にサンプリングし、その後入力電圧V
1、V2をサンプリングしてもよい。ただし、この場
合、Q、QBが逆になる。
1r、V2rを先にサンプリングし、その後入力電圧V
1、V2をサンプリングしてもよい。ただし、この場
合、Q、QBが逆になる。
【0129】
【実施例4】図5に、本発明に係る比較器のためのパル
ス制御回路の一実施例を示す。
ス制御回路の一実施例を示す。
【0130】上述したように本発明に係る比較器は、パ
ルス電圧Vstepが必要とされる。このパルス電圧V
stepを、上記実施例で説明した比較器の外部(すな
わち比較器を用いた応用装置の外部)から直接供給して
もよいが、このパルス電圧Vstepは、増幅器のしき
い値電圧付近または動作点付近に正確にレベルシフトす
るための電圧であり、比較器の性能を最大限に活用する
ためには、パルス電圧Vstepの電圧精度が要求され
る。
ルス電圧Vstepが必要とされる。このパルス電圧V
stepを、上記実施例で説明した比較器の外部(すな
わち比較器を用いた応用装置の外部)から直接供給して
もよいが、このパルス電圧Vstepは、増幅器のしき
い値電圧付近または動作点付近に正確にレベルシフトす
るための電圧であり、比較器の性能を最大限に活用する
ためには、パルス電圧Vstepの電圧精度が要求され
る。
【0131】パルス電圧Vstepの電圧は、上式
(2)より決定できるが、製造プロセス変動などによ
り、C2a、C2b、C3a、C3b、Cp2a、Cp
2bなどが変化すると、電圧Vstepを調整する必要
がある。
(2)より決定できるが、製造プロセス変動などによ
り、C2a、C2b、C3a、C3b、Cp2a、Cp
2bなどが変化すると、電圧Vstepを調整する必要
がある。
【0132】しかし、比較器応用装置に調整用のダミー
比較器を設けてその出力を観測しながら装置の外部から
パルス電圧Vstepを調整するのは、調整の手間がか
かる。
比較器を設けてその出力を観測しながら装置の外部から
パルス電圧Vstepを調整するのは、調整の手間がか
かる。
【0133】図5では、パルス電圧Vstepの調整を
比較器応用装置内で自動調整するための一実施例であ
る。
比較器応用装置内で自動調整するための一実施例であ
る。
【0134】図5を参照して、パルス制御回路は、応用
装置で用いられる単数または複数の比較器(CMP)50
1と、比較器(CMP)501と同様のダミー比較器(DU
MCMP)502と、それらにパルス電圧を供給する駆動
回路(INVP)503と、駆動回路(INVP)503のた
めに駆動基準電圧Vstepを供給する可変電圧電源
(VVS)504と、可変電圧電源(VVS)504の制御電
圧Vrefを出力するD/A変換器(DAC)505と、
ダミー比較器(DUMCMP)502の出力Qにより計数
動作を制御され計数結果をD/A変換器(DAC)505
に供給する計数制御回路(CNTL)506とから構成さ
れている。計数制御回路(CNTL)506はカウンタ507
(CNT)と、フリップフロップ(FF)508と分周回
路509と、インバータ(PRS)510、アンドゲート511
から構成されている。
装置で用いられる単数または複数の比較器(CMP)50
1と、比較器(CMP)501と同様のダミー比較器(DU
MCMP)502と、それらにパルス電圧を供給する駆動
回路(INVP)503と、駆動回路(INVP)503のた
めに駆動基準電圧Vstepを供給する可変電圧電源
(VVS)504と、可変電圧電源(VVS)504の制御電
圧Vrefを出力するD/A変換器(DAC)505と、
ダミー比較器(DUMCMP)502の出力Qにより計数
動作を制御され計数結果をD/A変換器(DAC)505
に供給する計数制御回路(CNTL)506とから構成さ
れている。計数制御回路(CNTL)506はカウンタ507
(CNT)と、フリップフロップ(FF)508と分周回
路509と、インバータ(PRS)510、アンドゲート511
から構成されている。
【0135】図5の詳細を以下に説明する。
【0136】本実施例では、比較器としては、図3に示
す前記第3の実施例のものを用いるものと仮定する。ま
た、D/A変換器(DAC)505としては抵抗ストリン
グD/A変換器等を用いることができる。
す前記第3の実施例のものを用いるものと仮定する。ま
た、D/A変換器(DAC)505としては抵抗ストリン
グD/A変換器等を用いることができる。
【0137】校正リセット信号CALRSTによりカウ
ンタ(CNT)507とフリップフロップ(FF)508をリ
セットする。
ンタ(CNT)507とフリップフロップ(FF)508をリ
セットする。
【0138】カウンタ(CNT)507の初期値データ
は、D/A変換器(DAC)505に入力され、可変電圧
電源(VVS)504の入力制御電圧Vrefが発生す
る。
は、D/A変換器(DAC)505に入力され、可変電圧
電源(VVS)504の入力制御電圧Vrefが発生す
る。
【0139】この例では、可変電圧電源(VVS)504
は降圧電源であり、電源電圧Vddより低い電圧を発生
する。
は降圧電源であり、電源電圧Vddより低い電圧を発生
する。
【0140】可変電圧電源(VVS)504は、差動増幅
器OPAMPとトランジスタMPにより出力電圧Vst
epが入力制御電圧Vrefと等しくなるように動作す
る。
器OPAMPとトランジスタMPにより出力電圧Vst
epが入力制御電圧Vrefと等しくなるように動作す
る。
【0141】可変電圧電源(VVS)504の出力Vst
epは駆動用インバータ(INVP)503の電源電圧と
なるので、駆動用インバータ(INVP)503の入力に
通常の振幅Vddのクロック信号CLKを入力すると、
駆動用インバータ(INVP)503の出力振幅はVst
epとなり、比較器(CMP)501とダミー比較器(D
UMCMP)502へ供給される。
epは駆動用インバータ(INVP)503の電源電圧と
なるので、駆動用インバータ(INVP)503の入力に
通常の振幅Vddのクロック信号CLKを入力すると、
駆動用インバータ(INVP)503の出力振幅はVst
epとなり、比較器(CMP)501とダミー比較器(D
UMCMP)502へ供給される。
【0142】ダミー比較器(DUMCMP)502の入力
には必要な最小分解能の電圧dVを与えておく。
には必要な最小分解能の電圧dVを与えておく。
【0143】カウンタ(CNT)507の初期値データと
して可変電圧電源(VVS)504が発生するVstep
を低めにしておくと、十分なレベルシフトがされないた
めに、ダミー比較器(DUMCMP)502は動作せず、
そのデジタル出力Qは“0”のままである。すると、比
較動作に同期したクロック信号SYSCLKを分周回路
(PRS)509で分周したクロック信号が、カウンタ
(CNT)507に入力され、カウンタ(CNT)507の出
力データはD/A変換器(DAC)505の出力Vref
をD/A変換器(DAC)505の1LSB分の電圧だけ
上昇させるように変化する。
して可変電圧電源(VVS)504が発生するVstep
を低めにしておくと、十分なレベルシフトがされないた
めに、ダミー比較器(DUMCMP)502は動作せず、
そのデジタル出力Qは“0”のままである。すると、比
較動作に同期したクロック信号SYSCLKを分周回路
(PRS)509で分周したクロック信号が、カウンタ
(CNT)507に入力され、カウンタ(CNT)507の出
力データはD/A変換器(DAC)505の出力Vref
をD/A変換器(DAC)505の1LSB分の電圧だけ
上昇させるように変化する。
【0144】この結果、パルス電圧VstepはD/A
変換器(DAC)505の1LSB分の電圧だけ上昇す
る。
変換器(DAC)505の1LSB分の電圧だけ上昇す
る。
【0145】このようにして、ダミー比較器(DUMC
MP)502が正常動作してデジタル出力Qが“1”とな
るまでカウンタ(CNT)507の出力データは変化を続
け、パルス電圧Vstepは少しずつ上昇する。
MP)502が正常動作してデジタル出力Qが“1”とな
るまでカウンタ(CNT)507の出力データは変化を続
け、パルス電圧Vstepは少しずつ上昇する。
【0146】そして、パルス電圧Vstepが適切な電
圧に到達してダミー比較器(DUMCMP)502の出力
Qが“1”を出力するようになると、フリップフロップ
(FF)508の出力Qが“1”になることにより、カウ
ンタ(CNT)507へのクロック信号がゲートされて停
止し、カウント動作も停止する。
圧に到達してダミー比較器(DUMCMP)502の出力
Qが“1”を出力するようになると、フリップフロップ
(FF)508の出力Qが“1”になることにより、カウ
ンタ(CNT)507へのクロック信号がゲートされて停
止し、カウント動作も停止する。
【0147】以上の動作により、パルス電圧Vstep
が適切な電圧に調整され、すべての比較器(CMP)に
供給される。
が適切な電圧に調整され、すべての比較器(CMP)に
供給される。
【0148】再調整を要する場合には、校正リセット信
号CALRSTにより再リセットすればよい。
号CALRSTにより再リセットすればよい。
【0149】比較動作に同期したクロック信号SYSC
LKを分周するのはDACや可変電圧電源(VVS)50
4に要求されるセトリング時間を緩和するためである。
LKを分周するのはDACや可変電圧電源(VVS)50
4に要求されるセトリング時間を緩和するためである。
【0150】また、上記各実施例に係る比較器は半導体
集積回路のメモリのセンスアンプとしても用いることが
できる。すなわち、メモリセルの差動セル信号である差
動のビット線信号対を本実施例に係る比較器の入力電圧
V1、V2として入力し、基準電圧V1r、V2rとし
てビット線のプリチャージ電圧を与えることにより、本
実施例の比較器は、メモリセル信号を増幅しメモリの記
憶していたデジタル値を検出するためのセンスアンプと
して用いられる。
集積回路のメモリのセンスアンプとしても用いることが
できる。すなわち、メモリセルの差動セル信号である差
動のビット線信号対を本実施例に係る比較器の入力電圧
V1、V2として入力し、基準電圧V1r、V2rとし
てビット線のプリチャージ電圧を与えることにより、本
実施例の比較器は、メモリセル信号を増幅しメモリの記
憶していたデジタル値を検出するためのセンスアンプと
して用いられる。
【0151】この場合、比較器の動作期間T1でV1
r、V2rをサンプリングし、期間T2でV1、V2を
サンプリングすると動作速度を速くできる。
r、V2rをサンプリングし、期間T2でV1、V2を
サンプリングすると動作速度を速くできる。
【0152】以上、本発明を上記実施例に即して説明し
たが、本発明は上記態様にのみ限定されず、本発明の原
理に準ずる各種態様を含むことは勿論である。
たが、本発明は上記態様にのみ限定されず、本発明の原
理に準ずる各種態様を含むことは勿論である。
【0153】
【発明の効果】以上説明したように、本発明の比較器に
よれば、結合コンデンサとパルス電圧により増幅器の最
適な動作点へ差電圧成分をレベルシフトするように構成
したことにより、差動増幅器のようなオートゼロ動作が
不要とされると共に、低電源電圧でも高速に動作すると
いう利点を有する。
よれば、結合コンデンサとパルス電圧により増幅器の最
適な動作点へ差電圧成分をレベルシフトするように構成
したことにより、差動増幅器のようなオートゼロ動作が
不要とされると共に、低電源電圧でも高速に動作すると
いう利点を有する。
【0154】また、本発明の比較器は、結合コンデンサ
とパルス電圧により増幅器の最適な動作点へ差電圧成分
をレベルシフトするように構成したため、増幅器として
オートゼロ動作の困難なダイナミック動作のインバータ
を用いることができ、低電源電圧で動作し、かつ低消費
電力化を好適に達成する。
とパルス電圧により増幅器の最適な動作点へ差電圧成分
をレベルシフトするように構成したため、増幅器として
オートゼロ動作の困難なダイナミック動作のインバータ
を用いることができ、低電源電圧で動作し、かつ低消費
電力化を好適に達成する。
【図1】本発明の一実施例の構成を示す図である。
【図2】本発明の第2の実施例の構成を示す図である。
【図3】本発明の第3の実施例の構成を示す図である。
【図4】本発明の第3の実施例の動作の一例を説明する
タイミングチャートである。
タイミングチャートである。
【図5】本発明の一実施例に係るパルス制御回路の構成
を示す図である。
を示す図である。
【図6】従来例を示す図である。
101、102、AMP1a、AMP1b 増幅手段または反
転増幅器 103、602、DLAT 差動ラッチ 501CMP 比較器 502、DUMCMP ダミー比較器 503、INVP パルス駆動インバータ 504、VVS 可変電圧電源 505、DAC D/A変換器 506、CNTL 計数制御回路 507、CNT カウンタ 508、FF フリップフロップ 509、PRS 分周回路 510 インバータ 511 アンドゲート 601、AMP 差動増幅器 AND10a、AND10b 論理積(AND)ゲート C1a〜C3a、C1b〜C3b、C1〜C4 コンデ
ンサ CALRST 校正リセット信号 INV10a、INV11a、INV10b、INV1
1b インバータ MN1 NチャネルMOSFET MN1a〜NN12a、MN1b〜MN12b Nチャ
ネルMOSFET MP、MP1 PチャネルMOSFET MP1a〜MP14a、MP1b〜MP14b Pチャ
ネルMOSFET N1a〜N4a、N1b〜N4b、N1〜N8 端子
(ノード) OPAMP 差動増幅器 P1〜P7、P1B、P2B 制御クロック信号 Q、QB 差動ラッチの相補デジタル出力 SW1a〜SW6a、SW1b〜SW6b、SW1〜S
W8 スイッチ SYSCLK、CLK クロック信号 T 比較器の比較周期 T1、T2、T3 比較器の各動作期間 T1a、T1b トランジスタまたはバイポーラトラン
ジスタ V0、V0+dV 基準電圧 V1、V2 入力電圧 V1r、V2r 入力基準電圧 Vstep パルス(ステップ状)電圧 Vb1、Vb2、Vb3 バイアス電圧 Vdd 電源電圧 Vref 制御電圧 V(N4a)、V(N4b) 端子N4a、N4bの電
圧
転増幅器 103、602、DLAT 差動ラッチ 501CMP 比較器 502、DUMCMP ダミー比較器 503、INVP パルス駆動インバータ 504、VVS 可変電圧電源 505、DAC D/A変換器 506、CNTL 計数制御回路 507、CNT カウンタ 508、FF フリップフロップ 509、PRS 分周回路 510 インバータ 511 アンドゲート 601、AMP 差動増幅器 AND10a、AND10b 論理積(AND)ゲート C1a〜C3a、C1b〜C3b、C1〜C4 コンデ
ンサ CALRST 校正リセット信号 INV10a、INV11a、INV10b、INV1
1b インバータ MN1 NチャネルMOSFET MN1a〜NN12a、MN1b〜MN12b Nチャ
ネルMOSFET MP、MP1 PチャネルMOSFET MP1a〜MP14a、MP1b〜MP14b Pチャ
ネルMOSFET N1a〜N4a、N1b〜N4b、N1〜N8 端子
(ノード) OPAMP 差動増幅器 P1〜P7、P1B、P2B 制御クロック信号 Q、QB 差動ラッチの相補デジタル出力 SW1a〜SW6a、SW1b〜SW6b、SW1〜S
W8 スイッチ SYSCLK、CLK クロック信号 T 比較器の比較周期 T1、T2、T3 比較器の各動作期間 T1a、T1b トランジスタまたはバイポーラトラン
ジスタ V0、V0+dV 基準電圧 V1、V2 入力電圧 V1r、V2r 入力基準電圧 Vstep パルス(ステップ状)電圧 Vb1、Vb2、Vb3 バイアス電圧 Vdd 電源電圧 Vref 制御電圧 V(N4a)、V(N4b) 端子N4a、N4bの電
圧
Claims (7)
- 【請求項1】第1の入力電圧端子(V1)と、 該第1の入力電圧端子に一側が接続された第1のスイッ
チ(SW1a)と、 第1の基準電圧端子(V1r)と、 該第1の基準電圧端子に一側が接続された第2のスイッ
チ(SW2a)と、 前記第1のスイッチと前記第2のスイッチとの他側に共
通接続された第1のコンデンサ(C1a)と、 前記第1のコンデンサ(C1a)の他端と、第1バイア
ス電圧源(Vb1)を接続する第3のスイッチ(SW3
a)と、 前記第1のコンデンサ(C1a)の他端と、第2バイア
ス電圧源(Vb2)に一端が接続された第5のスイッチ
(SW5a)の他端と、を接続する第4のスイッチ(S
W4a)と、 前記第5のスイッチ(SW5a)の他端とパルス電圧源
(Vstep)とを接続する第2のコンデンサ(C2
a)と、 前記第5のスイッチ(SW5a)の他端と前記第2のコ
ンデンサ((C2a)の接続点(節点N3a)を入力と
する第1の増幅手段(AMP1a)と、 第2の入力電圧端子(V2)と、 該第2の入力電圧端子に一側が接続された第6のスイッ
チ(SW1b)と、 第2の基準電圧端子(V2r)と、 該第2の基準電圧端子に一側が接続された第7のスイッ
チ(SW2b)と、 前記第6のスイッチ(SW1b)と前記第7のスイッチ
(SW2b)との他側に共通接続された第3のコンデン
サ(C1b)と、 前記第3のコンデンサ(C1b)の他端と、前記第1バ
イアス電圧源(Vb1)を接続する第8のスイッチ(S
W3b)と、 前記第3のコンデンサ(C1b)の他端と、前記第2バ
イアス電圧源(Vb2)に一端が接続された第10のス
イッチ(SW5b)の他端とを接続する第9のスイッチ
(SW4b)と、 前記第10のスイッチ(SW5b)の他端と前記パルス
電圧源とを接続する第 4のコンデンサ(C2b)と、 前記第10のスイッチ(SW5b)の他端と前記第4の
コンデンサ(C2b)の接続点(節点N3b)を入力と
する第2の増幅手段(AMP1b)と、 前記第1の増幅手段(AMP1a)の出力端と前記節点
(N3b)を接続する第5のコンデンサ(C3b)と、 前記第2の増幅手段(AMP1b)の出力端と前記節点
(N3a)を接続する第6のコンデンサ(C3a)と、 前記第1及び第2の増幅手段(AMP1a、AMP1
b)の出力端を差動入力とする差動ラッチ手段と、 を有 することを特徴とする比較器。 - 【請求項2】前記第1の増幅手段(AMP1a)が、 前記節点(N3a)を入力とする第1のトランジスタ
(T1a)と、 前記第1のトランジスタ(T1a)の出力と第3バイア
ス電圧源を接続する第11のスイッチ(SW6a)と、
からなり、 前記第2の増幅手段(AMP1b)が、 前記節点(N3b)を入力とする第2のトランジスタ
(T1b)と、 前記第2のトランジスタ(T1b)の出力と前記第3バ
イアス電圧源を接続する第12のスイッチ(SW6b)
と、からなる ことを特徴とする請求項1記載の比較器。 - 【請求項3】前記第1のトランジスタ(T1a)の出力
と第4バイアス電圧源を接続する第7のコンデンサ(C
4a)と、 前記第2のトランジスタ(T1b)の出力と前記第4バ
イアス電圧源を接続する第8のコンデンサ(C4b)
と、を有する ことを特徴とする請求項2記載の比較器。 - 【請求項4】前記第3、第8のスイッチ(SW3a、S
W3b)の組と、前記第5、第10のスイッチ(SW5
a、SW5b)の組について、いずれか一方の組で代用
することを特徴とする請求項1記載の比較器。 - 【請求項5】前記各スイッチが、MIS電界効果トラン
ジスタで構成されたことを特徴とする請求項1〜4のい
ずれか一に記載の比較器。 - 【請求項6】前記第1、第2の増幅手段(AMP1a、
AMP1b)が、バイポーラトランジスタを含むことを
特徴とする請求項1〜4のいずれか一に記載の比較器。 - 【請求項7】前記請求項1記載の比較器におけるパルス
前記電圧源の出力パルス電圧の大きさを自動調整する回
路であって、 前記比較器をダミー比較器として備え、前記ダミー比較
器の前記第1の入力電圧と前記第2の入力電圧の差電圧
は所望の最小分解能電圧に設定され、且つ前記第1、第
2の基準電圧は共に前記第2の入力電圧に共通接続さ
れ、 前記ダミー比較器の出力を入力とし、該出力の反転を検
出した際にカウンタにおけるクロックの計数を停止する
計数制御回路を備え、 前記カウンタは所定の制御信号により前記クロックの計
数を開始し、 更に、前記カウンタの出力を入力とするD/A変換器を
備え、 前記D/A変換器から出力される電圧に基づき電源電圧
が可変されるドライバ回路から前記ダミー比較器に前記
パルス電圧が供給され、前記パルス電圧の振幅を調整 す
ることを特徴とする比較器の調整回路。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP7188301A JP2865026B2 (ja) | 1995-06-30 | 1995-06-30 | 比較器 |
US08/672,078 US5821780A (en) | 1995-06-30 | 1996-06-26 | Comparator operable with low power supply voltage |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP7188301A JP2865026B2 (ja) | 1995-06-30 | 1995-06-30 | 比較器 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH0918300A JPH0918300A (ja) | 1997-01-17 |
JP2865026B2 true JP2865026B2 (ja) | 1999-03-08 |
Family
ID=16221225
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP7188301A Expired - Fee Related JP2865026B2 (ja) | 1995-06-30 | 1995-06-30 | 比較器 |
Country Status (2)
Country | Link |
---|---|
US (1) | US5821780A (ja) |
JP (1) | JP2865026B2 (ja) |
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Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP3709640B2 (ja) * | 1996-12-27 | 2005-10-26 | ソニー株式会社 | 電圧比較回路およびそれを用いたアナログ/ディジタル変換回路 |
JP3439322B2 (ja) * | 1997-06-17 | 2003-08-25 | Necエレクトロニクス株式会社 | 差動入力チョッパ型電圧比較回路 |
JP3105862B2 (ja) * | 1998-02-27 | 2000-11-06 | 日本電気株式会社 | 電圧比較回路 |
JP3211952B2 (ja) | 1998-05-28 | 2001-09-25 | 日本電気株式会社 | 同期化回路 |
US6046612A (en) * | 1998-07-27 | 2000-04-04 | National Semiconductor Corporation | Self-resetting comparator circuit and method |
US6476943B1 (en) * | 1999-02-23 | 2002-11-05 | Virtual Pro, Inc. | Distance measurement apparatus |
US6456123B1 (en) * | 2000-08-08 | 2002-09-24 | National Semiconductor Corporation | Method and apparatus for transferring a differential voltage to a ground referenced voltage using a sample/hold capacitor |
US6608503B2 (en) | 2001-08-10 | 2003-08-19 | Shakti Systems, Inc. | Hybrid comparator and method |
US6396430B1 (en) * | 2001-08-14 | 2002-05-28 | Texas Instruments Incorporated | Pre-amplifier design for high-speed analog-to-digital converters |
JP3946514B2 (ja) * | 2001-12-26 | 2007-07-18 | 富士通株式会社 | 光学装置 |
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---|---|
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---|---|---|---|
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