JPH0250619A - アナログ−ディジタル変換回路 - Google Patents
アナログ−ディジタル変換回路Info
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- JPH0250619A JPH0250619A JP63200009A JP20000988A JPH0250619A JP H0250619 A JPH0250619 A JP H0250619A JP 63200009 A JP63200009 A JP 63200009A JP 20000988 A JP20000988 A JP 20000988A JP H0250619 A JPH0250619 A JP H0250619A
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- Japan
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- analog
- potential
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- 238000006243 chemical reaction Methods 0.000 title claims description 16
- 239000003990 capacitor Substances 0.000 abstract description 2
- 238000010586 diagram Methods 0.000 description 8
- 230000000694 effects Effects 0.000 description 5
- 230000003071 parasitic effect Effects 0.000 description 5
- 230000002411 adverse Effects 0.000 description 2
- 101100439211 Caenorhabditis elegans cex-2 gene Proteins 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
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-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/12—Analogue/digital converters
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/12—Analogue/digital converters
- H03M1/124—Sampling or signal conditioning arrangements specially adapted for A/D converters
- H03M1/129—Means for adapting the input signal to the range the converter can handle, e.g. limiting, pre-scaling ; Out-of-range indication
- H03M1/1295—Clamping, i.e. adjusting the DC level of the input signal to a predetermined value
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/12—Analogue/digital converters
- H03M1/1205—Multiplexed conversion systems
- H03M1/122—Shared using a single converter or a part thereof for multiple channels, e.g. a residue amplifier for multiple stages
- H03M1/1225—Shared using a single converter or a part thereof for multiple channels, e.g. a residue amplifier for multiple stages using time-division multiplexing
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の目的］
（産業上の利用分野）
本発明はアナログ−ディジタル変換回路（以下Ａ／Ｄコ
ンバータと記す）に関するもので、特に謀数のアナログ
入力チャンネルを有する場合に使用されるものである。
ンバータと記す）に関するもので、特に謀数のアナログ
入力チャンネルを有する場合に使用されるものである。
（従来の技術）
この種のＡ／Ｄコンバータの例として、アナログ入力チ
ャンネル数が“２″の場合の逐次比較型のＡ／Ｄコンバ
ータの構成を第４図（ａ）に示す。
ャンネル数が“２″の場合の逐次比較型のＡ／Ｄコンバ
ータの構成を第４図（ａ）に示す。
第４図（ｂ）は同構成に用いる制御信号のタイミング波
形図である。図中ＣＨＩ及びＣＨ２はアナログ入力端子
を表わす。制御信号φＡｌＮ１又はφＡｌＮ２のどちら
かが“Ｈ″ （高）レベルになることにより、選択され
たアナログスイッチＰ１及びＮ１又はＰ２及びＮ２がオ
ンして、アナログ入力端子ＣＨＩ又はＣＨ２の電位がコ
ンパレータ１の正相入力端子に供給される。又、逆相入
力端子には、比較基準となるＤ／Ａコンバータ２の出力
電位が供給され両者の比較がなされることによって１ビ
ツトの比較（１回の比較）が行なわれる。
形図である。図中ＣＨＩ及びＣＨ２はアナログ入力端子
を表わす。制御信号φＡｌＮ１又はφＡｌＮ２のどちら
かが“Ｈ″ （高）レベルになることにより、選択され
たアナログスイッチＰ１及びＮ１又はＰ２及びＮ２がオ
ンして、アナログ入力端子ＣＨＩ又はＣＨ２の電位がコ
ンパレータ１の正相入力端子に供給される。又、逆相入
力端子には、比較基準となるＤ／Ａコンバータ２の出力
電位が供給され両者の比較がなされることによって１ビ
ツトの比較（１回の比較）が行なわれる。
１ビツトの比較が終了すると、比較結果が制御回路３に
フィードバックされ、それによって制御回路３はＤ／Ａ
コンバータ２の出力電位を切り換える。これによりコン
パレータ１の逆相入力端子の電位が変化し、次のビット
の比較がなされる。
フィードバックされ、それによって制御回路３はＤ／Ａ
コンバータ２の出力電位を切り換える。これによりコン
パレータ１の逆相入力端子の電位が変化し、次のビット
の比較がなされる。
以後この動作を繰り返すことにより変換が行なわれる。
今ここでアナログ入力端子ＣＨＩのＡ／Ｄ変換を行い、
続けてアナログ入力端子ＣＨ２のＡ／Ｄ変換を行う場合
を考えてみると、第４図（ｂ）のタイミングチャートに
示したように信号φＡＩＮＩとφＡｌＮ２の間にブラン
キング期間（φ＾ｌＮｌ−φＡｌＮ２−“Ｈ″ （低）
レベルの期間）を設けるのが普通である。これは信号φ
９．Ｎ１とφＡｌＮ２の切り換わりの時に、アナログス
イッチＰ１及びＮ１とＰ２及びＮ２が共にオンしてアナ
ログ入力端子ＣＨＩとＣＨ２の間に直流パスができるの
を防ぐ為である。
続けてアナログ入力端子ＣＨ２のＡ／Ｄ変換を行う場合
を考えてみると、第４図（ｂ）のタイミングチャートに
示したように信号φＡＩＮＩとφＡｌＮ２の間にブラン
キング期間（φ＾ｌＮｌ−φＡｌＮ２−“Ｈ″ （低）
レベルの期間）を設けるのが普通である。これは信号φ
９．Ｎ１とφＡｌＮ２の切り換わりの時に、アナログス
イッチＰ１及びＮ１とＰ２及びＮ２が共にオンしてアナ
ログ入力端子ＣＨＩとＣＨ２の間に直流パスができるの
を防ぐ為である。
（発明が解決しようとする課題）
第５図（ａ）に示すように、実際にはアナログ入力端子
ＣＨ１，ＣＨ２には、アナログ入力安定化（ノイズとり
）の為にＲＣフィルタ４．．４２が挿入されるのが普通
である。
ＣＨ１，ＣＨ２には、アナログ入力安定化（ノイズとり
）の為にＲＣフィルタ４．．４２が挿入されるのが普通
である。
今、ここでアナログ入力端子ＣＨＩの変換が終了し、ア
ナログスイッチＰ１及びＮ１がオフした時を考えてみる
と、第５図のａ点の寄生容量Ｃ１（Ｃ２も寄生容量）は
アナログ入力端子ＣＨＩの電位ｖＡＩ Ｎ ＋に充電さ
れている。次に信号φＡｌＮ２のタイミングでアナログ
スイッチＰ２及びＮ２がオンした直後を考えると、アナ
ログスイッチＰ２及びＮ２のインピーダンスが抵抗Ｒ２
に比して十分小さいとすると、ａ点の電位の初期値Ｖａ
ｏは容量Ｃ１とＣＥＸ２の容量分割によって決定される
。即ち Ｖａｏ−ＶＡＩ Ｎ １ ・・・（１） となる。ここで 実際には、容ｆｆ１ＣＥｘ２の電位が容量分割によって
変動すると、端子ＣＨ２から電荷が供給され変動を防ご
うとするが、ＲＣフィルタ４１，４□の時定数が大きい
場合には、ＡＤ変換終了時にまでに復帰できず、Ａ／Ｄ
変換の誤差となってしまう。
ナログスイッチＰ１及びＮ１がオフした時を考えてみる
と、第５図のａ点の寄生容量Ｃ１（Ｃ２も寄生容量）は
アナログ入力端子ＣＨＩの電位ｖＡＩ Ｎ ＋に充電さ
れている。次に信号φＡｌＮ２のタイミングでアナログ
スイッチＰ２及びＮ２がオンした直後を考えると、アナ
ログスイッチＰ２及びＮ２のインピーダンスが抵抗Ｒ２
に比して十分小さいとすると、ａ点の電位の初期値Ｖａ
ｏは容量Ｃ１とＣＥＸ２の容量分割によって決定される
。即ち Ｖａｏ−ＶＡＩ Ｎ １ ・・・（１） となる。ここで 実際には、容ｆｆ１ＣＥｘ２の電位が容量分割によって
変動すると、端子ＣＨ２から電荷が供給され変動を防ご
うとするが、ＲＣフィルタ４１，４□の時定数が大きい
場合には、ＡＤ変換終了時にまでに復帰できず、Ａ／Ｄ
変換の誤差となってしまう。
これはｖＡＩ Ｎ １とＶＡＩＮ２の電位差が大きく、
又容ｆｆ１ｃＥｘ２に対して寄生容量Ｃ１が大きくなる
ほど顕著に現われる。
又容ｆｆ１ｃＥｘ２に対して寄生容量Ｃ１が大きくなる
ほど顕著に現われる。
基本的には、この容量分割現象をなくすことはできない
ので、いかに変動を少なくするかが課題である。即ちこ
の容量分割現象はオンチャンネル入力電流として観測で
きるので、これを極力少なくし、高精度、高速化を実現
するのが課題である。
ので、いかに変動を少なくするかが課題である。即ちこ
の容量分割現象はオンチャンネル入力電流として観測で
きるので、これを極力少なくし、高精度、高速化を実現
するのが課題である。
本発明はこのような従来技術の問題点に鑑みてなされた
もので、アナログ入力チャンネル切り換え時の容量分割
により、コンパレータでのアナログ入力電位が、選択さ
れたアナログチャンネルの電位から変動するのを極力お
さえることを目的としている。即ちアナログチャンネル
のオンチャンネル入力電流を少なくすることを目的とし
ている。
もので、アナログ入力チャンネル切り換え時の容量分割
により、コンパレータでのアナログ入力電位が、選択さ
れたアナログチャンネルの電位から変動するのを極力お
さえることを目的としている。即ちアナログチャンネル
のオンチャンネル入力電流を少なくすることを目的とし
ている。
［発明の構成］
（課題を解決するための手段と作用）
本発明は、複数のアナログ入力端子にそれぞれ印加され
た電圧レベルを選択して一つの共通端子に供給するスイ
ッチング手段と、前記アナログ入力端子の選択の変更を
、複数のアナログ入力端子から前記共通端子への電圧レ
ベルの供給を禁止する期間を経て行うようにした制御手
段と、前記禁止期間中に前記共通端子を所望の電圧レベ
ルに設定する初期電圧設定手段と、前記共通端子の電圧
と基準の電圧を比較する比較手段とを具備したことを特
徴とするアナログ−ディジタル変換回路である。
た電圧レベルを選択して一つの共通端子に供給するスイ
ッチング手段と、前記アナログ入力端子の選択の変更を
、複数のアナログ入力端子から前記共通端子への電圧レ
ベルの供給を禁止する期間を経て行うようにした制御手
段と、前記禁止期間中に前記共通端子を所望の電圧レベ
ルに設定する初期電圧設定手段と、前記共通端子の電圧
と基準の電圧を比較する比較手段とを具備したことを特
徴とするアナログ−ディジタル変換回路である。
即ち本発明は、アナログ入力切り換え時の制御信号間の
ブランキング期間を利用してあらかじめ、コンパレータ
の正相入力を（つまり該入力の寄生容量を）成る電位に
初期設定しておき、容量分割による変動を少なくするよ
うにしたものである。
ブランキング期間を利用してあらかじめ、コンパレータ
の正相入力を（つまり該入力の寄生容量を）成る電位に
初期設定しておき、容量分割による変動を少なくするよ
うにしたものである。
（実施例）
以下図面を参照して本発明の詳細な説明する。第１図（
ａ）は同実施例の回路図、同図（ｂ）は同回路で用いる
制御信号のタイミング波形図であるが、本実施例は第４
図、第５図のものと対応させた場合の例であるから、対
応個所には同一符号を付して説明を省略し、特徴とする
点の説明を行なう。本実施例の特徴は、前記従来例の回
路にＮチャンネルトランジスタＮＩＬとＰチャンネルト
ランジスタＰ１２との直列回路から成る初期電位設定回
路１１を電源ＶＤＤ（高い電位の電Ｒ）とａ点との間に
追加して、ａ点の電位（寄生容量Ｃ，）を、アナログ入
力切り換え時のブランキング期間つまり制御信号φ８！
Ｎ１とφＡｌＮ２間の制御信号φＰＲ””１の時に、電
源ＶＤＤと接地間の任意の中間レベルに初期設定してお
くものである。上記制御信号φ＾ＩＮ１＋ φＡｌＮ
２は制御回路１２から得ることができる。
ａ）は同実施例の回路図、同図（ｂ）は同回路で用いる
制御信号のタイミング波形図であるが、本実施例は第４
図、第５図のものと対応させた場合の例であるから、対
応個所には同一符号を付して説明を省略し、特徴とする
点の説明を行なう。本実施例の特徴は、前記従来例の回
路にＮチャンネルトランジスタＮＩＬとＰチャンネルト
ランジスタＰ１２との直列回路から成る初期電位設定回
路１１を電源ＶＤＤ（高い電位の電Ｒ）とａ点との間に
追加して、ａ点の電位（寄生容量Ｃ，）を、アナログ入
力切り換え時のブランキング期間つまり制御信号φ８！
Ｎ１とφＡｌＮ２間の制御信号φＰＲ””１の時に、電
源ＶＤＤと接地間の任意の中間レベルに初期設定してお
くものである。上記制御信号φ＾ＩＮ１＋ φＡｌＮ
２は制御回路１２から得ることができる。
第１図の場合にはａ点の初期電位
ＶＩＮＩＴＩＡＬは
ＶＩＮＩＴＩＡＬ”
ＶＤ ｐ −（Ｖｔｈｎｌｌ＋ΔＶ Ｌｈｎｌｌ ）
−Ｖ ｔｈｐＨ・・・（２） ここにＶｔｈｎＬｌ 、 ＶｔｈｐＨはそれぞれトラン
ジスタＮｉｌ、ｐＨのしきい値電圧、ΔＶ ｔｈｎＬは
、バックゲートバイアス効果によるしきい値電圧Ｖｔｈ
の変動分を意味する。
−Ｖ ｔｈｐＨ・・・（２） ここにＶｔｈｎＬｌ 、 ＶｔｈｐＨはそれぞれトラン
ジスタＮｉｌ、ｐＨのしきい値電圧、ΔＶ ｔｈｎＬは
、バックゲートバイアス効果によるしきい値電圧Ｖｔｈ
の変動分を意味する。
たとえばこの初期電位設定回路１１の場合はＶ ｒ ｓ
Ｉ Ｔ Ｉ Ａ Ｌ −５Ｖ−（０，８Ｖ＋ Ｉ Ｖ
）−０，８Ｖ−２，４Ｖ で約１／２ＶＤＤ位にすることができる。
Ｉ Ｔ Ｉ Ａ Ｌ −５Ｖ−（０，８Ｖ＋ Ｉ Ｖ
）−０，８Ｖ−２，４Ｖ で約１／２ＶＤＤ位にすることができる。
又、初期電位設定回路は第１図だけに限らず、種々の回
路を用いることができるのは当然である。
路を用いることができるのは当然である。
例えば第２図に初期電位設定回路の他の一例を示す。こ
の初期電圧設定回路２１はＮチャンネルトランジスタＮ
２１．Ｎ２２が共にオンしてその９ｍ比により、抵抗分
割で” Ｄ Ｄ ｓ接地間の任意の初期電位を生成する
ものである。
の初期電圧設定回路２１はＮチャンネルトランジスタＮ
２１．Ｎ２２が共にオンしてその９ｍ比により、抵抗分
割で” Ｄ Ｄ ｓ接地間の任意の初期電位を生成する
ものである。
又は第３図に、Ｄ／Ａコンバータ２の出力電位を利用し
てＶ Ｄ Ｄ 、接地間の任意の中間電位に初期設定す
る回路を示す。これは即ち、従来回路に新たにアナログ
スイッチＮ３１及びＰ３１を設けて、制御信号φＰＲと
、インバータ３２を介した反転信号によるスイッチング
によりａ点電位を初期設定する初期電位設定回路３１で
ある。
てＶ Ｄ Ｄ 、接地間の任意の中間電位に初期設定す
る回路を示す。これは即ち、従来回路に新たにアナログ
スイッチＮ３１及びＰ３１を設けて、制御信号φＰＲと
、インバータ３２を介した反転信号によるスイッチング
によりａ点電位を初期設定する初期電位設定回路３１で
ある。
ところで第４図、第５図の従来例では、アナログ入力を
ｖＡＩ Ｎ １からＶＡＩＮ２に切り換えたときのコン
パレータ１の正相入力電位は、（１）式により ＶａｏｍｖＡＩ Ｎ ＋ と表わされる。この場合ＶＡ Ｉ ８１ ” ＯＶｒｖ
Ａ１Ｎ２−５ｖとすると 本実施例の場合は、初期電位設定を２．５とするとここ
でＣ１＝ＩＰＦ、ＣａＸ２−１００ＰＦとすると （４）式は となる。即ち従来例では容量分割により５０ｍＶ（つま
り５−４．９５−０．０５Ｖ ’）変動してしまうが、
本実施例では２０ｍＶ （っまり５−４．９８−０．０
２Ｖ ）の変動で済む。言い換えれば従来例ではφＡ［
Ｎ１−０Ｖ、 φＡｘＮ２−５Ｖもしくはこれの逆の
電位になる可能性があるので、容量分割としでも最大５
ｖの電位差で発生する可能性があるが、本実施例ではブ
ランキング期間中に中間電位、例えば２．５Ｖに初期設
定しておくので、容量分割としても最大２．５ｖの電位
差でしか発生しない。従って変動も少なく、つまり誤差
も少なく、アナログ入力チャンネルのオンチャンネル入
力電流を減少でき結果として高速化にもつながる。
ｖＡＩ Ｎ １からＶＡＩＮ２に切り換えたときのコン
パレータ１の正相入力電位は、（１）式により ＶａｏｍｖＡＩ Ｎ ＋ と表わされる。この場合ＶＡ Ｉ ８１ ” ＯＶｒｖ
Ａ１Ｎ２−５ｖとすると 本実施例の場合は、初期電位設定を２．５とするとここ
でＣ１＝ＩＰＦ、ＣａＸ２−１００ＰＦとすると （４）式は となる。即ち従来例では容量分割により５０ｍＶ（つま
り５−４．９５−０．０５Ｖ ’）変動してしまうが、
本実施例では２０ｍＶ （っまり５−４．９８−０．０
２Ｖ ）の変動で済む。言い換えれば従来例ではφＡ［
Ｎ１−０Ｖ、 φＡｘＮ２−５Ｖもしくはこれの逆の
電位になる可能性があるので、容量分割としでも最大５
ｖの電位差で発生する可能性があるが、本実施例ではブ
ランキング期間中に中間電位、例えば２．５Ｖに初期設
定しておくので、容量分割としても最大２．５ｖの電位
差でしか発生しない。従って変動も少なく、つまり誤差
も少なく、アナログ入力チャンネルのオンチャンネル入
力電流を減少でき結果として高速化にもつながる。
近年Ａ／Ｄコンバータの高精度、高速化が進むにつれて
、上記容量分割が及ぼす変換精度への悪影響は無視でき
なくなってきている。本発明によれば簡単な初期電位設
定回路１１，２１．３１等を追加するだけで特にむずか
しいタイミングも必要とせずに、容量分割による悪影響
をかなり軽減することができる。
、上記容量分割が及ぼす変換精度への悪影響は無視でき
なくなってきている。本発明によれば簡単な初期電位設
定回路１１，２１．３１等を追加するだけで特にむずか
しいタイミングも必要とせずに、容量分割による悪影響
をかなり軽減することができる。
なお本発明は実施例のみに限られず種々の応用が可能で
ある。例えば前記実施例では逐次比較型Ａ／Ｄコンバー
タを例にしたため、Ａ／Ｄコンバータ２、制御回路３を
用いたが、例えば複数チャネルの入力が成る基準電位よ
り大きいか小さいかを比較する場合は、上記Ｄ／Ａコン
バータ２、制御回路３はなくてもよく、その代りに上記
酸るいは基準電位があればよい。
ある。例えば前記実施例では逐次比較型Ａ／Ｄコンバー
タを例にしたため、Ａ／Ｄコンバータ２、制御回路３を
用いたが、例えば複数チャネルの入力が成る基準電位よ
り大きいか小さいかを比較する場合は、上記Ｄ／Ａコン
バータ２、制御回路３はなくてもよく、その代りに上記
酸るいは基準電位があればよい。
［発明の効果］
以上説明した如く本発明によれば、アナログ入力チャン
ネル切り換え時の容量分割によりコンパレータでのアナ
ログ入力電位が、選択されたアナログチャンネルの電位
から変動するのを極力おさえること、即ちアナログチャ
ンネルのオンチャンネル入力電流を少なくすることがで
き、高精度、高速化が実現されるものである。
ネル切り換え時の容量分割によりコンパレータでのアナ
ログ入力電位が、選択されたアナログチャンネルの電位
から変動するのを極力おさえること、即ちアナログチャ
ンネルのオンチャンネル入力電流を少なくすることがで
き、高精度、高速化が実現されるものである。
第１図（ａ）は本発明の一実施例の回路図、第１図（ｂ
）は同回路で用いる制御信号のタイミング波形図、第２
図、第３図は同回路の一部変形例を示す回路図、第４図
、第５図は従来のＡ／Ｄコンバータの回路説明図である
。 １・・・コンパレータ、４１ ＋ ４２・・・ＲＣフ
ィルタ、１１．２１．３１・・・初期電位設定回路、１
２・・・制御回路、ＣＨＩ、ＣＨ２・・・アナログ入力
端子、ＰＩ、Ｎｌ、Ｐ２．Ｎ２・・・アナログスイッチ
、ａ・・・共通端子。 出願人代理人 弁理士 鈴 江 武 彦ψＡｌＮ１ （ｂ） 第１図 第 図 第 図 （ａ） 幹ＩＮＩ−Ｆ］− ψＡｌＮ２−−−−Ｆ−シ ψＡｌＮ１ ゆＡｌＮ２ （ｂ） 第 図
）は同回路で用いる制御信号のタイミング波形図、第２
図、第３図は同回路の一部変形例を示す回路図、第４図
、第５図は従来のＡ／Ｄコンバータの回路説明図である
。 １・・・コンパレータ、４１ ＋ ４２・・・ＲＣフ
ィルタ、１１．２１．３１・・・初期電位設定回路、１
２・・・制御回路、ＣＨＩ、ＣＨ２・・・アナログ入力
端子、ＰＩ、Ｎｌ、Ｐ２．Ｎ２・・・アナログスイッチ
、ａ・・・共通端子。 出願人代理人 弁理士 鈴 江 武 彦ψＡｌＮ１ （ｂ） 第１図 第 図 第 図 （ａ） 幹ＩＮＩ−Ｆ］− ψＡｌＮ２−−−−Ｆ−シ ψＡｌＮ１ ゆＡｌＮ２ （ｂ） 第 図
Claims (4)
- （１）複数のアナログ入力端子にそれぞれ印加された電
圧レベルを選択して一つの共通端子に供給するスイッチ
ング手段と、前記アナログ入力端子の選択の変更を、複
数のアナログ入力端子から前記共通端子への電圧レベル
の供給を禁止する期間を経て行うようにした制御手段と
、前記禁止期間中に前記共通端子を所望の電圧レベルに
設定する初期電圧設定手段と、前記共通端子の電圧と基
準の電圧を比較する比較手段とを具備したことを特徴と
するアナログ−ディジタル変換回路。 - （２）前記初期電圧設定手段として、制御信号をゲート
入力とし、ソース端子には高い電位の電源が接続された
Ｎチャンネル型トランジスタ直列回路の分割電位を用い
ることを特徴とした請求項１に記載のアナログ−ディジ
タル変換回路。 - （３）前記初期電圧設定手段として、制御信号をゲート
入力とし、ソース端子には高い電位の電源が接続された
Ｎチャンネル型トランジスタ、及びこれに直列に接続さ
れかつゲート端子がドレイン端子に接続されたＰチャン
ネル型トランジスタを用いることを特徴とした請求項１
に記載のアナログ−ディジタル変換回路。 - （４）初期電圧設定手段として、制御信号及びその反転
信号をゲート入力としたアナログスイッチを介してディ
ジタル−アナログ変換回路の出力電位を用いることを特
徴とした請求項１に記載のアナログ−ディジタル変換回
路。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63200009A JP2577450B2 (ja) | 1988-08-12 | 1988-08-12 | アナログ−ディジタル変換回路 |
| US07/390,770 US4973975A (en) | 1988-08-12 | 1989-08-08 | Initial potential setting circuit for a sample/hold circuit associated with an A/D converter |
| DE68927655T DE68927655T2 (de) | 1988-08-12 | 1989-08-09 | Analog-Digital-Wandler |
| EP89114727A EP0354552B1 (en) | 1988-08-12 | 1989-08-09 | Analog to digital converter |
| KR1019890011493A KR920005362B1 (ko) | 1988-08-12 | 1989-08-12 | 아날로그-디지털 변환회로 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63200009A JP2577450B2 (ja) | 1988-08-12 | 1988-08-12 | アナログ−ディジタル変換回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0250619A true JPH0250619A (ja) | 1990-02-20 |
| JP2577450B2 JP2577450B2 (ja) | 1997-01-29 |
Family
ID=16417276
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63200009A Expired - Fee Related JP2577450B2 (ja) | 1988-08-12 | 1988-08-12 | アナログ−ディジタル変換回路 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US4973975A (ja) |
| EP (1) | EP0354552B1 (ja) |
| JP (1) | JP2577450B2 (ja) |
| KR (1) | KR920005362B1 (ja) |
| DE (1) | DE68927655T2 (ja) |
Families Citing this family (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE69026740D1 (de) * | 1989-02-28 | 1996-06-05 | Fujitsu Ltd | Fehler absorbierendes System in einem neuronalen Rechner |
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