JPS62258521A

JPS62258521A - Ａ−ｄ変換器

Info

Publication number: JPS62258521A
Application number: JP61102401A
Authority: JP
Inventors: Yukio Koike; 幸生小池
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1986-05-02
Filing date: 1986-05-02
Publication date: 1987-11-11
Also published as: US4794374A

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明はＡ−Ｄ変換器に関する。

〔従来の技術〕

従来、Ａ−Ｄ変換器に対しては種々の回路が提案されて
いるがその一つに、入力信号をその分解能に当る数の比
較器で同時に比較し、デジタル信号を得る、いわゆるフ
ラッシュ型Ａ−Ｄ変換器がある。第５図は従来のＡ−Ｄ
変換器の一例を示す回路図である。このような従来のＡ
−Ｄ変換器は例えば下記の文献に記載されている。（ア
イイーイーイー・ジャーナル・オプ・ソリッド−ステー
ト０サーキ：／　ツ（ＩＥＥＥ　Ｊｏｕｒｎａｌ　　ｏ
ｆ　５ｏｌｉｄ　−８ｔａｔｅ　Ｃ１ｒｃｕｉｔｓ　）
第５Ｃ−１４巻、　１９７９年１２月号第９２６頁〜９
３２頁）。このような公知のＡ−Ｄ変換器は、素子数は
極めて大きくなるが、はぼデバイスの厄答速度に近い変
換速度のものが得られる為、高速変換が要求されている
分野においては十分有効であることが認められている。

次に第５図に示すＡ−Ｄ変換器の動作について説明する
。

このＡ−Ｄ変換器は、アナログ入力信号を６ビツトのデ
ジタル信号に変換する変換器の例である。

アナログ信号電圧ＭＩＮ　　を入力するアナログ信号電
圧入力端子１と、二つの基準電圧ＶＲＥＦ　−ｒ　”Ｒ
Ｆ、Ｆ＋の入力端子ａ３と、この二つの基準電圧Ｖ　Ｒ
ＥＦ−とＶＲＥＦ＋との間を分圧する抵抗Ｒ，，Ｒ１・
・・几６３と、校正動作期間と比較動作期間の制御を司
るスイッチ制御回路５と、スイッチ制御回路５からの制
御信号によって開閉するスイッチ８１１　＋　８１２　
＋　Ｓ１３　ｒ・・・５６３１　ｒ　５６３２．５６３
３と、結合容１ｃｃｌ、　　・・・ＣＣ６３と、反転増
幅器Ａ５・・・Ａ　６３　と６ビツトの２進数を発生す
るエンコーダ６と、デジタル出力端子７とから構成され
ている。

このＡ−Ｄ変換器の動作は校正動作期間と比較動作期間
に分けられる。

まず校正動作期間では、スイッチ制御回路５からの制御
信号ａによって、スイッチ８１１　＋　８１３・・・５
６３１　ｒ　５６３３が閉じられ、スイッチＳ　　　８
６３２は１２／　”　’ 開かれる。この結果スイッチ８１１とＳ１２＋〜Ｓ　３
２１と５３２２＋〜Ｓ　６３１と８６３２の共通接続点
Ｎ１１−Ｎ３２１フ一方の電極は、二つの基準電圧ＶＲＥＦ−とＶＲＥＦ＋
との間を抵抗Ｒｏ、Ｒ１，・・・Ｒ３２，・・・Ｒ６３
で分圧され之分圧基準電圧Ｖｌ、・・・Ｖ８３　となシ
結合容量ＣＣ１，・・・ＣＣ３２，・・・ＣＣ、の他方
の電極側の共通接続点Ｎ１２．・・・Ｎ６３２では反転
増幅器に１．・・・、Ａ２Ｂの各。のしきい電圧ＶＴ旧
、・・・＋　ｖＴＲＩ３となって１その各電位差■１−
ｖＴＲＩ　＊　”・ｒ　Ｖ６３　　ＶＴＲ６３Ｋ相当す
る電荷が結合容量ＣＣ１，・・・ＣＣ３２１・・・ＣＣ
ｓ５Ｋ蓄えられる。

次に、校正期間より比較期間に移ると、スイッチ制御回
路５からの制御信号６によってスイッチＳ１１　＋８１
３＋　”’　８６３１　、Ｓ　６３３が開かれスイッチ
８１２゜・・・５６３２が閉じられる。この為、各結合
容量ＣＣｌ・・・ＣＣ３２２・・・ＣＣ６３の一方の極
である共通接続点Ｎ１１ｔ・・・Ｎ３２１＋・・・Ｎ６
３１の各電圧は分圧基準電圧Ｖｌ＋・・・ｖ３２．・・
・Ｖ６３から入力電圧ＶＩＮに変化するが、この時スイ
ッチＳ１３．・・・５６３３　　は開かれている為に、
各結合容量ｃｃ１２・・・ＣＣ６３・は、■１−ＶＴＲ
１＋°＝　Ｖ　３２−　ＶＴＲ３２＋−Ｖａ３−　ＶＴ
Ｒ６３Ｋ相当ｆ　ルＮ荷を保持し続けて、それぞれの電
圧を反転増幅器ＡＩ、・・・、Ａ２Ｂに伝える。

一般に、各反転増幅器Ａ１．・・・、Ａ２Ｂの各々のし
きい電圧ＶＴＨＩ・・・ＶＴ）！６３は各反転増幅器の
利得の高い点に設定されているので、各反転増幅器ＡＩ
、・・・、Ａ２Ｂの入力端での電圧が各反転増幅器Ａ１
６．・Ａ２Ｂのそれぞれのしきい電圧ｖＴＨＩ　＋・・
・。

ＶＴＲ６３よりも少しでもずれると、その変動分は増幅
され、各々の反転増幅器ＡＩ、・・・Ａ２Ｂの出力は、
２進数１又は０に対応する論理電圧の高い電圧Ｈ又は論
理電圧の低い電圧りを出力する。もし入力電圧ＶＩＮが
各分圧基準電圧■１．・・・ＶＳＳより低い電圧ならば
、各反転増幅器ＡＩ、・・・Ａ２Ｂの入−万端の各電圧
は各反転増幅器ＡＩ、・・・、Ａ２Ｂ　の各しきい電圧
ＶＴＨＩ　、・・・ＶＴＲ６３よりも低くなり、各反転
増幅器Ａｌ、・・・、Ａ２Ｂは論理電圧の高い電圧Ｈを
出力するが、もし入力電圧ＶＩＮが各分圧基準電圧■ｌ
。

・・・、■６３より高い電圧ならば、反対に各反転増幅
器ＡＩ　　・・・、Ａ２Ｂ　は論理電圧の低い電圧りを
出カッする。

一般に各分圧基準電圧■ｌ、・・・、ｖｅｓはｖｌ　く
Ｖ２・・・＜ＶＳ２と順番に高くなってｂるので、入力
電圧ＶＡＮが二つの基準電圧ＶＲＥＦ−＋　ｖＬＥＦ＋
の間にある時は、入力電圧ＶＩＮ　、＞分圧基準電圧Ｖ
ｉ（ｉ＝１〜６３）の関係にある分圧基準電圧Ｖｉ　　
（ｉ＝１〜６３）が印加される反転増幅器Ａｉ（ｉ＝１
〜６３）は、全て出力電圧が論理電圧の低い電圧りを出
力し、反対に入力電圧ＶｔＮ　＜分圧基準電圧Ｖｉ（ｉ
＝１〜６３〕の関係にある分圧基準電圧Ｖｉ（ｉ−１〜
６３）が印加されている反転増幅器Ａｉ（ｉ＝１〜６３
）は、全て出力電圧が論理電圧の高い電圧Ｈを出力する
。この各反転増幅器ＡＩ、・・・Ａ６３　からの出力信
号の組合せの検出及び２進化を二ン；−ダ５によって行
う。

〔発明が解決しようとする問題点〕

第５図に示した従来のＡ−Ｄ変換器は、スイッチＳｉｔ
又はＳ１２＋・・・５６３１又は５６３２のどちらかが
閉じて各結合容量ＣＣ１，・・・ＣＣ，、と回路を構成
する時、スイッチＳＩＸと８１２　＋　”’　８３２１
と８３２２．　”’５６３１と８６３２との共通接続点
Ｎｉｌ　”’　Ｎ３Ｈ’・・Ｎ　６：１１にそれぞれ寄
生容量ＣＳ１．・・・Ｃ８３２，・・・ｃｓ　Ｃ３が発
生する。この寄生容量ＣＳ１．・・・Ｃ８３２，・・・
Ｃ８６３は共通接続点Ｎ１１＋・・・Ｎ６３１　　の各
電圧がそれぞれ分圧基準電圧■ｌ、・・・ｖ３２．・・
・ＶＳ２　　からアナログ信号電圧ＶＩＮに変化するご
とに充放電されるが、アナログ信号電圧ＶＩＮが正確に
Ａ−Ｄ変換されるＫはこの充放電時間は校正動作期間並
びに比較期間に対して十分短いことが必要である。

この充放電時間は、比較動作期間では入力電圧ＶＩＮを
供給する電源のインピーダンスと各スイッチＳ１２．・
・・５６３２の抵抗値と、各寄生容量ＣＳｌ、・・・Ｃ
Ｓ、３により決マシ、校正動作期間では分圧基準電圧Ｖ
１＋・・・、ｖｅｓ　を発生する抵抗網４のインピーダ
ンスと各スイッチ８１１・・・５３２１・・・Ｓ　６３
１の抵抗値と各寄生容量ＣＳｌ、・・・Ｃ８，３で決ま
る。このことから充放電時間を短かくするには、抵抗Ｒ
ｏ、・・・Ｒ６３からなる抵抗網４の各抵抗値を下げる
事が好ましい。

′１念、入力電圧■ＩＮがＡ−Ｄ変換の周期に対して比
較的ゆっくシ変化する場合、比較動作期間から校正動作
期間に移るとき、例えば、アナログ信号電圧■■Ｎがス
イッチ８１２を経由して共通接続点Ｎｉｌの寄生容量Ｃ
８１に電荷を蓄え、次に校正寄生容量Ｃ８す・・・ＣＳ
３．、・・・ＣＳ、３に蓄えられた電荷は各分圧基ｍ電
圧ｖ１＋・・・ｖ３２．・・・ｖｅｓ　　に影響を与え
変動させる。しかもこの変動はアナログ信号電圧ＶＩＮ
の値によって各寄生容量に蓄えられる電荷が変化する為
、補正することが困難であるから、従来のＡ−Ｄ変換器
においては、この影響が分圧基準電圧■１＋・・・ｖ３
２．・・・ｖｅｓ　に影響しない程度まで抵抗”　０　
＋　Ｒ１，ｒ・・・Ｒ１３２，・・・凡６３　　を低い
抵抗値にせねばならなかつ友。

しかしながら抵抗’　ＯＴ　Ｒ）／・・・Ｒ３２，・・
・几６３を低す抵抗値にすることは消費電流の増大を招
くとｂう問題がある。又大きな電流を抵抗”Ｏ＋　Ｒ１
＋・・・Ｒ３２，・・・Ｒ６３１Ｃ流す事はデバイスに
大きな電流密度がかかるか、又は大きな素子設計を要求
し、前者は信頼性上、後者は原価の面で好ましくなく設
計の自由度を低下させる。

本発明の目的は、Ａ−Ｄ変換の速度並びに精度を得ると
共に、分圧基準電圧発生用の抵抗網の抵抗値を高くして
消費電力を低減し且つＭＯ８集積回路に組込むのに適し
たＡ−Ｄ変換器を提供することにある。

〔問題点を解決するための手段〕

本発明のＡ−Ｄ変換器は第１の基準電圧源と該第１の基
準電圧源の電圧より高い電圧を有する第２の基準電圧源
との間に抵抗が直列接続されて、各抵抗の接続点から分
圧基準電圧が出力される抵抗網と、前記各抵抗の接続点
と固定接点とが接続された第１のスイッチと、アナログ
信号電圧入力端子と固定接点とが接続された第２のスイ
ッチと、前記６第１及び第２のスイッチの可動接点の共
通接続点に一方の電極が接続する結合容量と、該各結合
容量の他方の電極に入力端が接続し、入力する電圧が各
々のしきい電圧より高いか低いかを検出して２進数の１
又はＯに対応する論理電圧を出力する反転増幅器と、該
各反転増幅器の入力端と出力端との間に接続され之第３
のスイッチと、前記６第１及び第２のスイッチの可動接
点の共通接続点と電源との間に直列接続された第４のス
イッチと所定の電圧を入力とするバイアス供給回路と前
置校正動作期間では、前記６第３と第４のスイ期間亘後
の校正動作期間では前記６第１と第３のスイッチを閉じ
て前記各分圧基準電圧を前記各共通接続点へ供給し、比
較動作期間では前記６第２のスイッチのみを閉じて、前
記アナログ信号電圧入力端子からのアナログ信号電圧を
前記各共通接続点へ供給するように、前記６第１．第２
．第３及び第４のスイッチを制御するスイッチ制御回路
と、前記各反転増幅器からの出力を入力とした論理電圧
信号を組合せることＫよって２進数信号に変換するエン
コーダと、該エンコーダからの出力信号に対する出力端
子としてのデジタル信号出力端子とを有している。

〔実施例〕

次に本発明の実施例について図面を参照して説明する。

第１図は本発明の一実施例の回路図で、６ビツトのデジ
タル信号を出力する場合の回路図である。

この実施例は、第１の基準電圧源と該第１の基準電圧源
の電圧ＶＲＥＦ−より高い電圧ＶＲＥＦ＋を有する第２
の基準電圧源との間に抵抗が直列接続されて、各抵抗孔
ｏ、Ｒ１，・・・’　３２／　’・・Ｒ６３の接続点か
ら分圧基準電圧■し・・・ＶＳ２．・・・ＶＳ２が出力
される抵抗網４と、各抵抗Ｈ，，Ｒ１・・・Ｒ３２，・
・・Ｒ６３の接続点と固定接点とが接続された第１のス
イッチＳ１□。

・・・５３２１＋・・・５６３１と、アナログ信号電圧
入力端子１と固定接点とが接続された第２のスイッチＳ
１゜。

・・・５３２２・・・５６３２と、６第１及び第２のス
イッチＳＨｒ　Ｓ１２　ｒ・°・５３２１　ｒ　５３２
２　、’・・５６３１　＋　５６３２の可動接点の共通
接続点に一方の電極が接続する結合容量ＣＣ１，・・・
ＣＣ３２，・・・ＣＣ６３と、各結合容量ＣＣ１゜・・
・ＣＣ３２，・・・ｃｃ　６３　　の他方の電極に入力
端が接続し、入力する電圧が各々のしきい電圧より高い
か低いかを検出して２進数の１又はＯに対応する論理電
圧を出力する反転増幅器ＡＩ、・・・Ａ３２．・・Ａ６
ｓと、各反転増幅器ＡＩ、・・・Ａ３２．・・・Ａ６３
　　の入力端と出力端との間に接続され之第３のスイッ
チＳ１３＋・・・５３２３＋・・・５６３３と、６第１
及び第２のスイッチ８１１・Ｓ　１２　”’　Ｓ　３２
１　ｒ　５３２２・°°・５６３１　＋　５６３２　　
の可動接点の共通接続点Ｎ１１＋・・・Ｎ３２．・・・
Ｎ６３と電源ＶＤＢ　　との間に直列接続された第４の
スイッチ８１４・”’　Ｓ　３２４．　”’　８６３４
と所定の電圧を入力とするバイアス供給回路Ｂ１．・・
・Ｒ３２，・・・Ｒ６３と、前置校正動作期間では、６
第３と第４のスイッチＳ１：ｌ＋５ｓｓ１４／”’　　３２３　＋　　３２４ノ°”　　６３３
　ｒ　８６３４を閉じて１各パ正動作期間直後の校正動
作期間では６第１と第３のスイッチ８１１　ｒ　８１３
°”　Ｓ　３２１　＋　８３２３　＋”８６３１　　＋
５６３３を閉じて各分圧基準電圧Ｖす・・・ＶＳ２；・
ＶＳ２　　を各共通接続点Ｎ１１／・・・Ｎ３２１．・
・・Ｎ６３１へ供給し、比較動作期間では６第２のスイ
ッチ８１２１・・・５３２２＋・・・５６３２のみを閉
じて、アナログ信号電圧入力端子１からのアナログ信号
電圧ＶＩＮ　　を各共通接続点Ｎ１１・・・Ｎ３２ｓ、
・・・Ｎ、３１へ供給するように、６第１゜う第２．第３及び第４のスイッチＳ１１　ｒ　８１２　＋
　”’１３　。

Ｓ１４°”５６３１・５６３２・Ｓ　６３３　＋　５６
３４　を制御するスλ イッテ制御回路５と、各反転増幅器ＡＩ・・・Ａ３２・
・・ツノＡ　６３からの出力を入力とした論理電圧信号を組合せ
ることによって２進数信号に変換するエンコーダ６と、
該エンコーダ６からの出力信号に対する出力端子として
のデジタル信号出力端子７とを有している。

第２図は第１図のバイアス供給回路の詳細回路の一例を
示す回路図である。

バイアス供給回路Ｂｊ（ｊ＝１．２・・・、６３）はそ
れぞれＮ−ＦＥＴＩ　ＯとＰ−ＦＥＴＩＩの二つ−のト
ランジスタで構成されている。

各バイアス供給回路Ｂｊの各ゲート端子Ｖ、　　には、
分圧基準電圧がｖ１〜Ｖ２Ｇの範囲のところでは分圧基
準電圧ＶｔＯが印加され、分圧基準電圧がＶ２１〜Ｖ４
３の範囲のところでは分圧基準電圧Ｖ３２が印加され、
分圧基準電圧がＶ４４〜Ｖ６３の範囲のところでは分圧
基準電圧’Ｔ’５４が印加されるものとする。各バイア
ス供給回路Ｂｊの各バイアス電圧端子には、既に第１図
の実施例のところで説明したように、それぞれスイッチ
Ｓ１４＊・・・５３２４＋　　・・・５６３４が接続さ
れている。

次に、第１図に示す実施例の動作について第３図を参照
して説明する。

第３図は第１図に示す各スイッチの開閉を制御する制御
信号の波形図である。本実施例の動作は前置校正動作期
間９校正動作期間及び比較動作期間に分かれる。

まず、前置校正動作期間ではスイッチ８１２　　とＳ１
４＋・・・５３２２と８３２４・°・５６３２と８６３
４のみが閉じる。この時共通接続点Ｎ１１＋・・・Ｎ３
２１　ｒ　Ｎ６３１の各寄生容ｉｔ　ハ、ＶＴＰ　及Ｕ
　ＶＴＮ　ヲ各ｈ　Ｐ−ＦＥＴ　１０　及びＮ−ＦＥＴ
　１１の降下電圧とすると、アナログ信号電圧ＶＩＮか
ら分圧基準電圧Ｖ１／〜Ｖ２０の範囲のところではＶｌ
ｏ”　Ｉ　ＶＴＰ　ｌ〜Ｖｔｏ　−ＶＴＮ　の範囲に入
るまで、分圧基準電圧Ｖ２１〜Ｖ４３の範囲のところで
はＶＢ２　＋　Ｉ　ＶＴＰ　Ｉ〜Ｖ３２＋ＶＴＮの範囲
に入るまで、分圧基準電圧Ｖ４４〜ＶＳＳの範囲のとこ
ろでハＶ５４　＋　ｌ　ＶＴＰ　ｌ〜Ｖ５４−　ＶＴＰ
　Ｏ範囲に入ル’ｔ’ｃ充放電される。その時上述の三
つの分圧基準電圧のグループに分類される各共通接続点
の各寄生容量は、アナログ信号電圧ＶＩＮより低いグル
ープはそのグループに属する各々のバイアス供給回路の
Ｎ−ＦＥＴｌ０によって、高いグループはそのグループ
に属する各々のバイアス供給のＰ　−ＦＥＴ　１１によ
って、急速に充放電される。

次に１校正動作期間ではスイッチ８１１と８１３・・・
Ｓ　３２１と５３２３°”８６３１と３６３２のみが閉
じられる＠この期間の動作は第５図の従来のＡ−Ｄ変換
器と同じ動作であり、各結合容量ＣＣ１，・・・ＣＣ３
２，・・・ＣＣ６３には各分圧基準電圧■１＋・・・Ｖ
Ｂ２．・・・ＶＳ２と各反転増幅器Ａ１．・・・Ａ３２
．・・・Ａ６３　　の各々のしきイＮ圧ＶＴＨＩ　、　
−ＶＴＨ３２、−ＶＴＨ６３とＯｔ位差に相当する電荷
が蓄えられる。但し、本実施例においての校正動作期間
においては共通接続点Ｎ１１．・・・Ｎ３２１１・・・
Ｎ　６３１の各寄生容量は前述の前置校正動作期間の各
分圧基準電圧ｖｌ、・・・■３２．・・・ＶＳ２に近い
値の電圧まで既に充放電されているので、抵抗Ｒｏ、　
Ｒ１，・・・Ｒ３２，・・・Ｒ６３が多少大きな値でも
短かい充放電時間が設定できる。

第４図は共通接続点の電圧変化を本発明と従来の場合と
について示した特性図である。

本発明の場合は、前述のように前置校正動作期間では各
共通接続点の各寄生容量が強制的に充電され分圧基準電
圧Ｖｉに急速に近づくことを示している。

次に比較動作期間はスイッチ８１２１・・・８３２２ｒ
・・・５６３２　のみが閉じられ各共通接続点には分圧
基準電圧Ｖ１＋・・・ＶＳ２．・・・ＶＳ２　　に替っ
てアナログ信号電圧ＶＩＮが印加され、その変化量は各
々結合容量ＣＣ，・・・ＣＣ３２，・・・ＣＣ６３を経
由して各反転増幅器ＡＨ・・・Ａ３２・・・Ａ６３１ｃ
入力しそこで分圧基準電圧ツクｖｌ、・・・■３２．・・・Ｖｌ＋３とアナログ信号電
圧ｖｒＮとの差を検出する動作は第５図の従来のＡ−Ｄ
変換器の場合と同じである。従って上述のように本実施
例においては、前置校正動作期間の存在により、各共通
接続点Ｎ１１＋・・・Ｎ３２１＋・・・Ｎ６３１の寄生
容量Ｃ５１２・・・Ｃ８３２，・・・Ｃ８，３に起因す
る時定数を抵抗Ｒｏ、Ｒ１，・・・几３２．・・・Ｒ６
３の抵抗値を下げることなく、短かくすることができる
。

各バイアス供給回路内のＮ−ＦＥＴｌ０並びにＰ−ＦＥ
Ｔ　１１に流れる電流は、各共通接続点Ｎ１１＋・・・
Ｎ３２１＋・・’Ｎ６３１の各寄生容量が所定の電圧（
分圧基準電圧ｖ１〜ｖ２ｏのところはＶ２Ｏ＋　ＩＶＴ
Ｐ　ｌ〜Ｖ２ｏ−ＶＴＮ％　Ｖ２１〜’ｗ”４３　Ｏト
コロバＶａｚ　＋　ＩＶＴＰＩ　〜Ｖ３２−ＶＴＮ％　
Ｖ４４〜Ｖｓａ（’）トコ６ｉｊ。

ＶＢ２　＋　ＩＶＴＰ　Ｉ〜Ｖ５４　　ＶＴＮ　）　　
にまで光放電された後は流れず応答速度が上っても消費
電力が増大することはない。

本実施例においても前置校正動作期間から校正動作期間
に移るときに、例えばまずパイーアス供給回路Ｂ工のバ
イアス電圧からスイッチ８１４を経由して共通接続点Ｎ
ｌｌの寄生容ｊｉｃｓｌに電荷が蓄えられ、次に校正動
作期間に移ると、この寄生容量Ｃ８ｌの電荷はスイッチ
８１２を経由してｖｌに影響を与えるように、各分圧基
準電圧■１＋・・・ＶＢ２゜・・・ＶＳ２は各寄生容量
ＣＳ、・・・Ｃ５３２，・・・Ｃ５６３に蓄えられた電
荷の影響を受は変動するが、本実施例においては各バイ
アス供給回路内のＮ　−ＦＥＴ　１０並びにＰ−ＦＥＴ
ＩＩより供給される各バイアス電圧Ｖｓは分圧基準電圧
Ｖ１＋・・・ＶＢ２．・・・Ｖ６３に近い電圧に設定し
ている為、従来例はど影響を４えない。また、各バイア
ス電圧Ｖｓはアナログ信号電圧ＶＩＮとは異なシはとん
ど一定の範囲にある為、分圧基準電圧■ｌ、・・・ＶＢ
２．・・・Ｖ６３　　に与える電圧変動は推定可能であ
り、抵抗Ｒｏ、Ｒ１，・・・Ｒ３２，・・・）ｔ６３の
値をその変動に合わせて設定する事で、より高い精度の
Ａ−Ｄ変換が可能である。

本実施例においては精度が要求される素子として抵抗”
Ｏｒ　”１　＋・・・Ｒ３２，・・・Ｒ６３の相対精度
だけであり、バイアス供給回路は所定の電圧に近い電圧
を供給すれば良いので、抵抗Ｒｏ、Ｒ１，・・・Ｒ３２
，・・・凡６３および各バイアス電圧はいずれも精度は
低くても良い。

本実施例においては前置校正動作期間の各バイアス供給
回路Ｂ１＋・・・Ｒ３２，・・・Ｒ６４の各々のゲート
’Ｗ圧Ｖｃ　ヲ分圧Ｍ準Ｗ圧Ｖ　ｓ　〜Ｖ２０　、　Ｖ
　２１〜Ｖ　４３１Ｖ４４〜Ｖａ３　に対する三つのレ
ベルとしたが、より正確で且つ高速変換を行いたい場合
は、このレベル数を増せば良い。

又、バイアス供給回路は第２図に示す一例の回路に限ら
れるものでなぐ消費電流の増大を許すならば、ソースフ
ォロワ−型等の回路の使用も可能であり、バイアス供給
回路を必ずしも各反転増幅器に一つづつ必要でなく、い
くつかの反転増幅器をまとめた単位で共有させることも
可能である。

第１図の回路図においては、精度が要求される素子とし
ては抵抗ＲＯｒ　Ｒ１＋・・・Ｒ６３の相対精度だけで
あり、反転増幅器は自己校正型でありバイアス供給回路
は所定の電圧に近い電圧を供給できれば良いので、いず
れも精度は低いもので良い。抵抗Ｒｏ、Ｒｔ１．・・・
Ｒ６３の相対精度は現在の集積回路におけるリソグラフ
ィー技術においては８ピッド精度程度までは十分達成で
きることを考慮するならば本実施例は集積回路化特にＭ
Ｏ８集秋回路化に適したものといえる。

〔発明の効果〕

以上説明したように、本発明はＡ−Ｄ変換器を構成する
第１のスイッチと第２のスイッチとの共通接続点と電源
との間に直列にバイアス供給回路と第４のスイッチを設
けることによって前記共通接続点に発生するを主容量を
前置校正動作期間に強制的に急速に充放電させ、ま之分
圧用の各抵抗値を高くシ、精度良く高速で且つ低消費電
力のＭＯ８集積回路に適したＡ−Ｄ変換器を得る効果が
ある。

【図面の簡単な説明】

第１図は本発明の一実施例を示す回路図、第２図は第１
図に示すバイアス電圧供給回路の詳細回路を示す回路図
、第３図は第１図の各スイッチの開閉を制御する制御信
号の波形図、第４図は第１図の共通接続点の電圧変化を
本発明と従来の場合とについて示す特性図、第５図は従
来のＡ−Ｄ変換器の一例の回路図である。１・・・・・・アナログ信号電圧入力端子、Ｃ３・・・
・・・基準電圧源入力端子、４・・・・・・抵抗網、５
・・・・・・スイッチ制御回路、６・・・・・・エンコ
ーダ、７．・・−・・・デジタル信号出力端子、１０・
・・・・・Ｎ−ＦＥＴ、１１・・・・・・Ｐ−ＦＥＴ％
Ａ　１−Ａ　３２〜Ａ６３・・・・・・反転増幅器、Ｂ
ｌ〜Ｂ３２〜１３ａ３・・・・・・バイアス供給回路、
ＣＣ１−ＣＣ３２〜ＣＣ６３・・・・・・結合容量、Ｃ
３ｌ−Ｃ８３２〜Ｃ８６３・・・・・・寄生容量、Ｓ１
１　ｒ　８１２　＋　８１３　ｒ　Ｓ１４　ｒ・・・５
６３１＋５６３２　＋　５６３３　＋　５６３４　＋・
・・・・・スイッチ。代理人　弁理士　　内　原　　　晋　゛　ゝ゛・７〜７
ｆｖ製ψ精手　　躬　１　凶（ｔ＝ｆ〜紹）躬　２　図

Claims

【特許請求の範囲】

第１の基準電圧源と該第１の基準電圧源の電圧より高い
電圧を有する第２の基準電圧源との間に抵抗が直列接続
されて、各抵抗の接続点から分圧基準電圧が出力される
抵抗網と、前記各抵抗の接続点と固定接点とが接続され
た第１のスイッチと、アナログ信号電圧入力端子と固定
接点とが接続された第２のスイッチと、前記各第１及び
第２のスイッチの可動接点の共通接続点に一方の電極が
接続する結合容量と、該各結合容量の他方の電極に入力
端が接続し入力する電圧が各々のしきい電圧より高いか
低いかを検出して２進数の１又は０に対応する論理電圧
を出力する反転増幅器と、該各反転増幅器の入力端と出
力端との間に接続された第３のスイッチと、前記各第１
及び第２のスイッチの可動接点の共通接続点と電源との
間に直列接続された第４のスイッチと、所定の電圧を入
力とするバイアス供給回路と、前置校正動作期間では前
記各第３と第４のスイッチを閉じて、前記各バイアス供
給回路より充放電電圧を前記各共通接続点へ供給し、前
置校正動作期間直後の校正動作期間では前記各第１と第
３のスイッチを閉じて前記各分圧基準電圧を前記各共通
接続点へ供給し、比較動作期間では前記各第２のスイッ
チのみを閉じて、前記アナログ信号電圧入力端子からの
アナログ信号電圧を前記各共通接続点へ供給するように
、前記各第１、第２、第３及び第４のスイッチを制御す
るスイッチ制御回路と、前記各反転増幅器からの出力を
入力とした論理電圧信号を組合せることによって２進数
信号に変換するエンコーダと、該エンコーダからの出力
信号に対する出力端子としてのデジタル信号出力端子と
を有することを特徴とするＡ−Ｄ変換器。