JPS60250263A - コンパレ−タ - Google Patents
コンパレ−タInfo
- Publication number
- JPS60250263A JPS60250263A JP10636984A JP10636984A JPS60250263A JP S60250263 A JPS60250263 A JP S60250263A JP 10636984 A JP10636984 A JP 10636984A JP 10636984 A JP10636984 A JP 10636984A JP S60250263 A JPS60250263 A JP S60250263A
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- JP
- Japan
- Prior art keywords
- voltage
- switch
- comparator
- inverter
- capacitor
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- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Measurement Of Current Or Voltage (AREA)
- Analogue/Digital Conversion (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明はコンパレータに係り、特に集積回路化に好適な
チョッパ形あるいは電荷平衡形のＭＯＳコンパレータに
関する。
チョッパ形あるいは電荷平衡形のＭＯＳコンパレータに
関する。
キャパシタとインバータを直結させた従来のチョッパ形
あるいは電荷平衡形Ｍ ＯＳ ：＋ ７ハｖ −１は第
１図のように構成され、キャパシタに蓄積された電荷が
保存されることを利用して２つの電圧を比較する。イン
バータ１００入出力をスイッチＳＷ３で短絡し、キャパ
シタＣの入力端１１に電圧ＶＲを印加した後、インバー
タ１００入出力を開放し、入力端１１を電圧ＶＲから他
の電圧■１へ切換えて比較出力Δ■。■を得る。ＶＲか
らＶ＋への切換えはスイッチＳＷＩ 、ＳＷ２をそれぞ
れ用いて行なう。このときインバータ１００入力端１２
の電圧変化ΔＶ、は となる。ここでＣ８は寄生容量である。ΔＶ！はインバ
ータ１０によって増幅され、ΔＶ、□が出力される。イ
ンバーター０の増幅率をＡ倍とすると、が成立つ。この
コンパレータは２つの電圧の差が太きいとΔ■８が大き
くなり、インバータ１００Å力端１２の電圧が電源４圧
範囲を越えてしまう場合がある。インバーター０は入出
力短絡により予め電源電圧Ｖｏｏのほぼ中間レベル、Ｖ
ＤＤに設定された後、ΔＶ、の電圧変化が起きる。した
がつてＶ’＋とｖＲの差がおよそＴＶＤＤ以上になると
入力端１２の電圧はＯ■とＶＤＤの範囲を越えることに
なる。この場合、集積回路のｐｎ接合に大きな順方向電
流が流れてしばしば誤動作や回路破壊に至ることがあっ
た。このことは従来のチョッパ形あるいは電荷平衡形Ｍ
ＯＳコンパレータの大きな欠点であった。
あるいは電荷平衡形Ｍ ＯＳ ：＋ ７ハｖ −１は第
１図のように構成され、キャパシタに蓄積された電荷が
保存されることを利用して２つの電圧を比較する。イン
バータ１００入出力をスイッチＳＷ３で短絡し、キャパ
シタＣの入力端１１に電圧ＶＲを印加した後、インバー
タ１００入出力を開放し、入力端１１を電圧ＶＲから他
の電圧■１へ切換えて比較出力Δ■。■を得る。ＶＲか
らＶ＋への切換えはスイッチＳＷＩ 、ＳＷ２をそれぞ
れ用いて行なう。このときインバータ１００入力端１２
の電圧変化ΔＶ、は となる。ここでＣ８は寄生容量である。ΔＶ！はインバ
ータ１０によって増幅され、ΔＶ、□が出力される。イ
ンバーター０の増幅率をＡ倍とすると、が成立つ。この
コンパレータは２つの電圧の差が太きいとΔ■８が大き
くなり、インバータ１００Å力端１２の電圧が電源４圧
範囲を越えてしまう場合がある。インバーター０は入出
力短絡により予め電源電圧Ｖｏｏのほぼ中間レベル、Ｖ
ＤＤに設定された後、ΔＶ、の電圧変化が起きる。した
がつてＶ’＋とｖＲの差がおよそＴＶＤＤ以上になると
入力端１２の電圧はＯ■とＶＤＤの範囲を越えることに
なる。この場合、集積回路のｐｎ接合に大きな順方向電
流が流れてしばしば誤動作や回路破壊に至ることがあっ
た。このことは従来のチョッパ形あるいは電荷平衡形Ｍ
ＯＳコンパレータの大きな欠点であった。
本発明の目的は上記の問題点を解決し、２つの比較電圧
の差Ｖ＋ Ｖｎが犬きくても誤動作に陥らない安定なチ
ョッパ形おるいは電荷平衡形ＭＯＳコンパレータを提供
することにある。
の差Ｖ＋ Ｖｎが犬きくても誤動作に陥らない安定なチ
ョッパ形おるいは電荷平衡形ＭＯＳコンパレータを提供
することにある。
上記の目的を達成するために本発明では、従来コンパレ
ータの入力スイッチにクランプ機能を持たせ、一定範囲
の゛電圧のみがキャパシタに印加されるようにした。こ
れによって過大電圧は入力スイッチによって抑えられ、
集積回路の内部電圧が電源電圧範囲を越えない安定なコ
ンパレータを実現しうろことがあきらかとなった。
ータの入力スイッチにクランプ機能を持たせ、一定範囲
の゛電圧のみがキャパシタに印加されるようにした。こ
れによって過大電圧は入力スイッチによって抑えられ、
集積回路の内部電圧が電源電圧範囲を越えない安定なコ
ンパレータを実現しうろことがあきらかとなった。
以下、本発明を実施例を用いて詳細に説明する。
第２図は本発明のコンパレータの回路構成を示す図であ
る。ヤヤパシタＣとインバータ１０と３つのスイッチ１
３，１４．１５からなり、インバータ１００入出力には
通常のＣＭＯＳスイッチ１３が接続されオン・オフ制御
がなされる。キャパシタは一端１２がインバータ１０の
入力に接続され、他端１１は通常のＣＭＯＳスイッチ１
４により電圧ＶＲあるいはスイッチ１５により電圧Ｖ＋
が交互に印加される構成となっている。スイッチ１５は
本発明の特徴をなすもので電圧Ｖｐがゲートに印加され
たｐＭＯ８と電圧Ｖ、がゲートに印加されたｎ Ｍ Ｏ
Ｓとが直列に接続された構成となっている。
る。ヤヤパシタＣとインバータ１０と３つのスイッチ１
３，１４．１５からなり、インバータ１００入出力には
通常のＣＭＯＳスイッチ１３が接続されオン・オフ制御
がなされる。キャパシタは一端１２がインバータ１０の
入力に接続され、他端１１は通常のＣＭＯＳスイッチ１
４により電圧ＶＲあるいはスイッチ１５により電圧Ｖ＋
が交互に印加される構成となっている。スイッチ１５は
本発明の特徴をなすもので電圧Ｖｐがゲートに印加され
たｐＭＯ８と電圧Ｖ、がゲートに印加されたｎ Ｍ Ｏ
Ｓとが直列に接続された構成となっている。
２つの電圧ＶＲ，Ｖｌの比較は、まずスイッチ１３をオ
ンしてインバーター００Å出力を短絡しキャパシタＣの
一端１２ｅインバーター０のスレッショルド値ＶＴ（〜
”ＶＤＤ）に設定するとともにスイッチ１４をオンして
電圧ＶＲをキャパシタの他端１１に印加する。これによ
りキャパシタＣに充電される電荷Ｑは Ｑ＝Ｃ（ＶＲＶＴ ） ・・”・（３）である。つぎに
スイッチ１３をオフした後スイッチ１４をオフ、スイッ
チ１５をオンしてキャパシタＣの印加電圧をＶＲからｖ
Ｉへ切換えると、電圧差ｖＩ−ＶＩＬが増幅され出力電
圧変化ΔＶ ｏｕｔとしてコンパレータから出力される
。Ｖ＋がＶＲより犬ならばインバーター０は低レベル（
ＩＩ ｏ″′）、Ｖ＋がＶｕより小ならばインバーター
０は高レベル（１′°）を出力する。
ンしてインバーター００Å出力を短絡しキャパシタＣの
一端１２ｅインバーター０のスレッショルド値ＶＴ（〜
”ＶＤＤ）に設定するとともにスイッチ１４をオンして
電圧ＶＲをキャパシタの他端１１に印加する。これによ
りキャパシタＣに充電される電荷Ｑは Ｑ＝Ｃ（ＶＲＶＴ ） ・・”・（３）である。つぎに
スイッチ１３をオフした後スイッチ１４をオフ、スイッ
チ１５をオンしてキャパシタＣの印加電圧をＶＲからｖ
Ｉへ切換えると、電圧差ｖＩ−ＶＩＬが増幅され出力電
圧変化ΔＶ ｏｕｔとしてコンパレータから出力される
。Ｖ＋がＶＲより犬ならばインバーター０は低レベル（
ＩＩ ｏ″′）、Ｖ＋がＶｕより小ならばインバーター
０は高レベル（１′°）を出力する。
ところでスイッチ１５をオン、すなわちｐＭＯｓゲート
電圧をＶｐ、ｎＭＯｓゲート電圧をＶ、として電圧Ｖ＋
をキャパシタＣに印加した場合、入力端１１の印加電圧
Ｖ＋’はｐＭＯ８，ｎＭＯ８のクランプ動作により第２
図（ｂ）のようにＶ ｐ ＋Ｖｔｈｐ＜Ｖ 、ｚ ＜、
Ｖ ｎＶｔｈ−−（４）の範囲に制限される。ここで
Ｖ ｔＪ 、 Ｖ ｔ’ｓはそれぞれｐΔ４０Ｓ、ｎＭ
Ｏ８のゲートスレッショルド電圧の絶対値である。また
ＶＲがＶ ｐ 十’Ｖ’＊ｈ、とＶｎ Ｖｔｈｍがほぼ
中間レベルにくるように■、。
電圧をＶｐ、ｎＭＯｓゲート電圧をＶ、として電圧Ｖ＋
をキャパシタＣに印加した場合、入力端１１の印加電圧
Ｖ＋’はｐＭＯ８，ｎＭＯ８のクランプ動作により第２
図（ｂ）のようにＶ ｐ ＋Ｖｔｈｐ＜Ｖ 、ｚ ＜、
Ｖ ｎＶｔｈ−−（４）の範囲に制限される。ここで
Ｖ ｔＪ 、 Ｖ ｔ’ｓはそれぞれｐΔ４０Ｓ、ｎＭ
Ｏ８のゲートスレッショルド電圧の絶対値である。また
ＶＲがＶ ｐ 十’Ｖ’＊ｈ、とＶｎ Ｖｔｈｍがほぼ
中間レベルにくるように■、。
Ｖｌを選定し、かツＶ ｐ ＋Ｖ ｔ ｈ ｐとＶ−Ｖ
ｔｂ−Ｏ電圧範囲幅が”Ｖｎｎより小であれば次式が成
立つ。
ｔｂ−Ｏ電圧範囲幅が”Ｖｎｎより小であれば次式が成
立つ。
したがってキャパシタＣの入力端１１の電圧質’−Ｖｎ
ｎより小さくなるから内部回路電圧が電源室圧範囲を越
えるという問題は生じない。これにより第２図の回路を
集積回路化した場合、ｐｎ接合に順方向大電流が流れる
ことはなく、回路動作が安定で精度のよいコンパレータ
が実現される。
ｎより小さくなるから内部回路電圧が電源室圧範囲を越
えるという問題は生じない。これにより第２図の回路を
集積回路化した場合、ｐｎ接合に順方向大電流が流れる
ことはなく、回路動作が安定で精度のよいコンパレータ
が実現される。
第３図は不発明のコンパレータを並列形Ａ／Ｉ）変換器
に用いた実施例である。簡単のため２ビツトを例として
示した。基準電圧Ｖ ＲＩ Ｆの抵抗分圧回路１６と４
つのコンパレータ１７とエンコーダ１８からなり、コン
パレータ１７は第２図に示した本発明のチョッパ形ある
いは電荷平衡形コンパレータを表わしている。入力電圧
は４つの基準発１ ３ ５ ７ 圧電圧、 百Ｖ■ｙ ＋ 、 ＶＲＩＦ 、、 ＶＲＩ
Ｆ 、 百Ｖｉｉ＋ｙと各コンパレータで同時に比較さ
れ、その結果はエンコーダ１８によって所定のディジタ
ル値Ｑに変換される。ここに用いているコンパレータは
基準分圧電圧Ｖｎに対し、ｖｐおよび■、を次式のよう
に設定している。
に用いた実施例である。簡単のため２ビツトを例として
示した。基準電圧Ｖ ＲＩ Ｆの抵抗分圧回路１６と４
つのコンパレータ１７とエンコーダ１８からなり、コン
パレータ１７は第２図に示した本発明のチョッパ形ある
いは電荷平衡形コンパレータを表わしている。入力電圧
は４つの基準発１ ３ ５ ７ 圧電圧、 百Ｖ■ｙ ＋ 、 ＶＲＩＦ 、、 ＶＲＩ
Ｆ 、 百Ｖｉｉ＋ｙと各コンパレータで同時に比較さ
れ、その結果はエンコーダ１８によって所定のディジタ
ル値Ｑに変換される。ここに用いているコンパレータは
基準分圧電圧Ｖｎに対し、ｖｐおよび■、を次式のよう
に設定している。
・・・（６）
したがってコンパレータ１７を構成する内部インバータ
１０の入力端１２の電圧変化ΔＶｃは・・・・・・・・
・・・・（７） となるので入力端電圧Ｖｃは の範囲に抑えられる。インバーター０のスレッショルド
値ＶＴは電源電圧ｖＤＤの約ｉの電圧に設定され、基準
電圧Ｖｕ＋ｃｙは一般にＶＤＤ以下であるので となる。よってＶｃが電源電圧範囲を越えることはなく
、過大な順方向電流が流れて回路動作が不安定になるこ
とが防止できる。
１０の入力端１２の電圧変化ΔＶｃは・・・・・・・・
・・・・（７） となるので入力端電圧Ｖｃは の範囲に抑えられる。インバーター０のスレッショルド
値ＶＴは電源電圧ｖＤＤの約ｉの電圧に設定され、基準
電圧Ｖｕ＋ｃｙは一般にＶＤＤ以下であるので となる。よってＶｃが電源電圧範囲を越えることはなく
、過大な順方向電流が流れて回路動作が不安定になるこ
とが防止できる。
また各コンパレータエフは基準分圧電圧ｖＲを中心とし
てその上下に一定範囲の電圧を入力端１１に入力し比較
するので、スイッチ１５のクランプ動作によって電圧比
較が損われることはない。
てその上下に一定範囲の電圧を入力端１１に入力し比較
するので、スイッチ１５のクランプ動作によって電圧比
較が損われることはない。
スイッチ１５はｐＭｏｓあるいはｎ Ｍ ＯＳの一方の
みを用い片側クランプ動作によっても所期の目的を達成
できる場合がある。例えば第３図において４つのコンパ
レータ１７のうちＨＶｍｍｙとＶｔｍの大小比較をする
コンパレータ１７はＶｔｍが０■以下にならないことが
わかっていれば、■、が印加されるスイッチ１５のｐＭ
Ｏｓゲートは省くととができる。また７−ＶｎｗｖとＶ
ｌ、の大小比較をするコンパレータ１７はＶＩｌｌがＶ
ＲＩ ７以上にならないことがいえればＶ、が印加さ
れるスイッチ１５のｎＭＯｓゲートを省くことが可能で
ある。
みを用い片側クランプ動作によっても所期の目的を達成
できる場合がある。例えば第３図において４つのコンパ
レータ１７のうちＨＶｍｍｙとＶｔｍの大小比較をする
コンパレータ１７はＶｔｍが０■以下にならないことが
わかっていれば、■、が印加されるスイッチ１５のｐＭ
Ｏｓゲートは省くととができる。また７−ＶｎｗｖとＶ
ｌ、の大小比較をするコンパレータ１７はＶＩｌｌがＶ
ＲＩ ７以上にならないことがいえればＶ、が印加さ
れるスイッチ１５のｎＭＯｓゲートを省くことが可能で
ある。
以上述べたように本発明によれば、チョッパ形あるいは
電荷平衡形ＭＯＳコンパレータにおいて２つの比較電圧
の差が大きくても、集積回路の内部電圧が電源電圧範囲
を越えることがないため、安定で信頼性の高いコンパレ
ータが得られ効果は犬である。
電荷平衡形ＭＯＳコンパレータにおいて２つの比較電圧
の差が大きくても、集積回路の内部電圧が電源電圧範囲
を越えることがないため、安定で信頼性の高いコンパレ
ータが得られ効果は犬である。
第１図は従来のチョッパ形あるいは電荷平衡形コンパレ
ータの回路構成を示す図、第２図は本発明の一実施例に
なるＭＯＳコンパレータの回路構成（ａ）と回路電圧ら
）を示す図、第３図は本発明のコンパレータを並列形Ａ
／Ｄ変換器に用いた実施例を示す図である。 １０・・・インバータ、１１．１２・・・電圧端、１３
゜１４・・・ＣＭＯＳスイッチ、１５・・・スイッチ、
１６・・・抵抗分圧回路、１７・・・コンパレータ、１
８・・・工閉 １ 目 預３ 図
ータの回路構成を示す図、第２図は本発明の一実施例に
なるＭＯＳコンパレータの回路構成（ａ）と回路電圧ら
）を示す図、第３図は本発明のコンパレータを並列形Ａ
／Ｄ変換器に用いた実施例を示す図である。 １０・・・インバータ、１１．１２・・・電圧端、１３
゜１４・・・ＣＭＯＳスイッチ、１５・・・スイッチ、
１６・・・抵抗分圧回路、１７・・・コンパレータ、１
８・・・工閉 １ 目 預３ 図
Claims (1)
- 【特許請求の範囲】 １、キャパシタと、該キャパシタの一端に少なくとも２
つの電圧を交互に印加する手段と、該キャパシタの他端
に入力端が接続されたインバータと、該インバータの入
力端に一端が、該インバータの出力端に他端が接続され
たスイッチとカラなるコンパレータにおいて、少なくと
も１つの電圧を該キャパシタの該一端に印加する手段を
少なくとも１つのＭＯＳゲートが直列接続されたスイッ
チによって構成したことを特徴とするコンパレータ。 ２、特許請求の範囲第１項のコンパレータにおいて該手
段を少なくとも１つのｐＭＯＳゲートと少なくとも１つ
のｎＭＯｓＭＯＳゲート接続されたスイッチによって構
成したことを特徴とする特許請求の範囲第１項記載のコ
ンパレータ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10636984A JPS60250263A (ja) | 1984-05-28 | 1984-05-28 | コンパレ−タ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10636984A JPS60250263A (ja) | 1984-05-28 | 1984-05-28 | コンパレ−タ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60250263A true JPS60250263A (ja) | 1985-12-10 |
Family
ID=14431805
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10636984A Pending JPS60250263A (ja) | 1984-05-28 | 1984-05-28 | コンパレ−タ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60250263A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62258521A (ja) * | 1986-05-02 | 1987-11-11 | Nec Corp | Ａ−ｄ変換器 |
-
1984
- 1984-05-28 JP JP10636984A patent/JPS60250263A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62258521A (ja) * | 1986-05-02 | 1987-11-11 | Nec Corp | Ａ−ｄ変換器 |
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