KR0166610B1 - 비교기 회로 - Google Patents

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KR0166610B1
KR0166610B1 KR1019940033142A KR19940033142A KR0166610B1 KR 0166610 B1 KR0166610 B1 KR 0166610B1 KR 1019940033142 A KR1019940033142 A KR 1019940033142A KR 19940033142 A KR19940033142 A KR 19940033142A KR 0166610 B1 KR0166610 B1 KR 0166610B1
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Abstract

제1의 전압을 갖는 입력신호와 제2의 전압을 갖는 기준신호를 비교하여 입력신호전압이 상기 기준신호전압 보다 큰가 작은가를 판정하는 회로이다. 바람직한 실시예에 의하면, 비교기회로는 기본적으로 4개의 트랜지스터(2개의 인버터)를 포함하고 있다.
제1의 인버터를 형성하기 위해 제1및 제2의 상보형 트랜지스터가 직렬로 결합된다. 또, 제2의 인버터를 형성하기 위해 제3및 제4의 상보형 트랜지스터가 직렬로 결합된다. 제1과 제2의 트랜지스터 사이에는 제1의 노드가, 제3과 제4의 트랜지스터 사이에는 제2의 노드가 형성된다. 제1및 제3의 트랜지스터는 제3의 노드에 함께 결합된다. 제2및 제4의 트랜지스터는 제3의 노드에 함께 결합된다. 동작의 제1의 국면에서는 비교기 회로가 입력전압 및 기준전압을 수신한다. 입력전압 및 기준전압은 제1및 제2의 노드가 (기생 용량을 거쳐서)전압을 샘플링할 때 까지 2개의 스위치를 사용하여 제1및 제2의 노드에 인가된다. 동작의 제2의 국면에서는 비교기 회로가 증폭기로서 동작한다.
양쪽 인버터를 거쳐서 흐르는 증가 전류를 제3의 노드에서 제4의노드로 흐르게 하는 것에 의해 2개의 인버터가 제1및 제2의 노드에서의 전압차를 증폭한다. 다음에, 동작의 제3의 국면에서는 비교기 회로가 래치로서 동작한다. 하이 레벨의 논리전압(VDD)이 제3의 노드에 인가되고, 로우 레벨의 논리전압(VSS)이 제4의 노드에인가된다. 이때, 입력전압이 기준전압 보다 크면, 제1의 노드가 VDD로 상승하고 제2의 노드가 VSS로 하강한다. 또한, 입력전압이 기준전압 보다 작으면 제1의 노드가 VSS로 되고, 제2의 노드가 VDD로 상승한다. 마지막으로, 동작의 제4의 국면에서는 제1및 제2의 노드에서의 전압(이 국면에서, 회로의 출력)을 검출하는 것에 의해, 회로의 출력을 측정할 수 있게 된다.

Description

비교기 회로
제1도는 표준형 고속 비교기(100)의 단순화된 블럭도.
제2도는 본 발명의 바람직한 실시예에 의한 고속 비교기(200)의 회로도.
제3도는 본 발명의 바람직한 실시예에 의한 고속 비교기(200)동작의 4가지 다른 국면 Φ1- Φ4을 도시하는 타이밍도.
* 도면의 주요부분에 대한 부호의 설명
1,2,3,4 : 노드 200 : 고속 비교기
202,204 : 인버터
본 발명은 고속 비교기 회로에 관한 것이다.
비교기는 2개의 입력전압을 비교하여 2개의 입력 중에서 어느것이 더 큰 가를 판정하는 회로이다. 제1도는 표준형 고속 비교기(100)의 단순화된 블럭도이다. 고속 비교기(100)는 입력증폭기(102)와 래치(104)를 구비하고 있다. 고속 비교기(100)는 입력전압 VIN기준전압 VREF를 비교하여 상호 출력 Q,를 출력하는데, 여기서 Q=1,=0라는 것은 VREFVIN을 뜻하고, Q=0,=1이라는 것은 VREFVIN을 뜻한다.
비교기는 어떤 작은 입력전압 차에 의해서도 급변하는 출력을 나타내는 이상적인 스위칭 스위칭 회로로서 생각하는 것이 편리하다. 실질적으로, 비교기(100)의 스위칭 동작은 증폭기(102)의 이득 특성에 좌우된다. 입력신호가 작을 수록 전파지연이 더욱 증대되어 비교기(100)의 출력에 있어서의 상승 또는 하강 시간이 더욱 느려지는 경향이 있다. 그러므로, 증폭기는 고속 비교기(100)의 매우 중요한 요소이다.
일단, 증폭기(102)가 증폭을 완료하면, 증폭된 차동전압 VREF-VIN이 래치(104)에 의해 래치될 수 있다. 증폭기(102)는 차동전압을 충분히 증폭시켜야 하며, 그렇지 않으면 래치(104)가 그의 입력에 있어서의 노이즈로 인해 판정을 잘못하게 될 것이다.
IC 칩에 있어서, 비교기(100)는 여러가지 다른 용도로 광범위 하게 사용된다. 예를 들면, 비교기(100)는 1개의 플래쉬 컨버터가 대표적으로 100개 이상의 비교기를 갖는 플래쉬 컨버터들에 사용된다.
그러므로, 칩에서 비교기가 차지하는 면적(예를 들면, 실면적)이 더욱 작게 되도록 종래의 비교기의 크기를 줄일 필요가 있다. 또한, 전력 소비를 저감하여 속도가 증가되도록 비교기(100)에 사용되는 트랜지스터의 수를 감소시킬 필요가 있다.
본 발명의 목적은 종래의 비교기에 있어서의 래치단 및 증폭단을 1개의 회로로 결합시켜 비교기가 필요로 하는 면적과 전력을 크게 감소시키는 기술을 제공하는 것이다.
비교기 회로는 제1의 전압을 갖는 입력신호와 제2의 전압을 갖는 기준신호를 비교하여 입력신호전압이 기준신호전압보다 큰가 작은가를 판정한다.
본 발명의 바람직한 실시예에 의하면, 비교기 회로는 기본적으로 4개의 트랜지스터(2개의 인버터)를 포함하고 있다. 제1및 제2의 상보형트랜지스터는 직렬로 결합되어 제1의 인버터를 형성한다. 제3및 제4의 상보형트랜지스터가 직렬로 결합되어 제2의 인버터를 형성한다. 제1및 제2의 트랜지스터 사이에는 제1의 노드가 있고, 제3및 제4의 트랜지스터 사이에는 제2의 노드가 있다. 제1및 제3의 트랜지스터는 함께 제3의 노드에 결합된다. 제2및 제4의 트랜지스터는 함께 제3의 노드에 결합된다.
본 발명의 동작의 제1의 국면에서는, 비교기 회로가 입력전압 및 기준전압을 수신한다. 입력전압 및 기준전압은 제1및 제2의 노드가(기생 용량을 거쳐서)전압을 샘플할 때까지 2개의 스위치에 의해 제1및 제2의 노드에 인가된다.
본 발명의 동작의 제2의 국면에서는, 비교기 회로가 증폭기로서 동작한다. 2개의 인터버는 그들 양쪽 인버터를 거쳐서 흐르는 증가 전류를 제3의 노드에서 제4의 노드로 흐르게 하는 것에 의해 제1및 제2의 노드에서의 전압차를 증폭한다.
다음, 본 발명의 동작의 제3의 국면에서는, 비교기 회로가 래치로서 동작한다. 하이레벨의 논리전압(VDD)은 제3의 노드에 인가되고, 로우레벨의 논리전압(VSS)은 제4의 노드에 인가된다. 이때, 입력전압이 기준전압 보다 크면, 제1의 노드가 VDD로 상승하고 제2의 노드가 VSS로 하강한다. 한편, 입력전압이 기준전압보다 작으면 제1의 노드가 VSS로 되고, 제2의 노드가 VDD로 상승한다. 마지막으로, 본 발명의 동작의 제4의 국면에서는, 제1및 제2의 노드에서의 전압들(이 국면에서, 회로의 출력들)을 검출하는 것에 의해 회로의 출력을 측정할 수 있게 된다.
본 발명의 하나의 특징에 의하면, 2개의 인버터가 비교기(증폭기 및 래치)의 기능을 달성하는데 사용된다. 따라서, 비교기에서 필요한 전력을 저감할 수 있고, 비교기가 필요로 하는 면적을 저감할 수 있어, 비교기의 속도를 증가시킬 수 있다.
이하, 첨부 도면을 참조로 하여 본 발명의 그밖의 특징과 장점 및 본 발명의 여러 실시예의 구성 및 동작을 상세하게 설명한다.
제2도는 본 발명의 바람직한 실시예에 의한 고속 비교기(200)의 회로도를 도시한 것이다. 다음에 더욱 상세하게 설명하겠지만, 고속 비교기(200)는(동일한 트랜지스터를 사용하여)증폭기 및 래치를 1개로한 것이다. 이것에 의해, 고속 비교기(200)는 제1도에 도시한 바와 같은 종래의 비교기(100)의 2단 동작을 피할 수 있게 되어, 트랜지스터의 수를 저감할 수 있게 된다.
바람직한 실시예인 제2도에 있어서, 고속비교기(200)는 상보형 금속 산화물 실리콘(COMS) 기술을 사용하고 있다. 도면에서, 고속 비교기(200)는 2개의 인버터(202)(204)를 구비하고 있으며, 이들 2개의 인버터는 노드(1),(2),(3)및 (4)에 결합되어 있다. 인버터(202)는 트랜지스터(M1)및 (M3)를, 인버터(204)는 트랜지스터(M2)및(M4)를 구비하고 있다. 트랜지스터(M1, M2, M3 및 M4)는 후에 설명하는 바와 같이 래치 및 증폭기를 형성하고 있다.
바람직한 실시예에 있어서, 트랜지스터(M1, M2)는 N채널 소자이고, 트랜지스터(M3, M4)는 P채널 소자이다.
트랜지스터(M1 및 M3)의 게이트는 인버터(202)의 입력인 노드(2)에 결합된다. 인버터(202)의 출력은 노드(1)이다.
트랜지스터(M2 및 M4)의 게이트는 인버터(204)의 입력인 노드(1)에 결합된다. 인버터(204)의 출력은 노드(2)이다.
본 발명의 바람직한 실시예에 있어서, 트랜지스터(M5)는 N 채널 소자이고 트랜지스터(M6)는 P채널 소자이다. 트랜지스터(M6 및 M5)은 우선 전류원 및 전류씽크로서 각각 작용하고, 이어서 노드(3)및 (4)가 VDD및 VSS에 각각 접속되도록 하는 스위치로서 작용한다. 즉, 트랜지스터(M5 및 M6)가 도통상태로 될때, 인버터(202) 및(204)는 노드(3)에서 트랜지스터(M6)를 거쳐서 VDD에 결합되고, 인버터(202) 및 (204)는 노드(4)에서 트랜지스터(M5)를 거쳐서 VSS에 결합된다.
트랜지스터(MS1 및 MS2)는 트랜지스터(M1, M2, M3 및 M4)가 입력전압(VIN및 기준전압(VREF)에 접속되도록 하는 스위치이다. 즉, 인버터(202) 및 (204)는 노드(1)에서 트랜지스터(MS1)를 거쳐서 VIN에 결합되고, 노드(2)에서 트랜지스터(MS2)를 거쳐서 VREF에 결합된다. 트랜지스터(MS1 및 MS2)는 N채널 소자이다.
고속 비교기(200)는 다음과 같이 동작한다. 트랜지스터(M1, M2, M3 및 M4)는 초기에 전압차 VREF-VIN을 증폭하기 위한 증폭기로서의 기능을 갖도록 구성되어 있다. 이 모드에서는, M6이 전류원으로서 작용하고 M5가 전류씽크로서 작용한다. 트랜지스터(M1, M2 및 M5)는 N채널 차동증폭기로서 작용한다.
트랜지스터( M3, M4 및 M6)는 P 채널 차동증폭기를 구성한다. 이러한 증폭기들은 병렬로 동작을 실행하고, 인자 전압(VIN)과 (VREF)간의 차인 노드(1)과 (2) 양단간의 전압을 증폭하기 위해 정궤환 구성을 형성하도록 접속되어 있다. 노드(1) 및(2)에서의 신호가 일단 한번 증폭되면, 트랜지스터(M1, M2, M3 및 M4)가 래치로서 구성되어 VREF-VIN의 증폭결과를 래치하게 된다. 이러한 방법으로, 트랜지스터(M1, M2, M3 및 M4)는 증폭기로서, 또한 래치로서 연결된다. 트랜지스터((MS1, MS2, M5 및 M6)는 트랜지스터(M1, M2, M3 및 M4)가 증폭기로 작용한 후 래치로서 가능할 때 제어동작을 실행한다.
그후, 래치된 결과는 도시하지 않은 종래의 회로를 사용하여 노드(1) 및(2) 사이의 전압으로서 검출될 수 있다. 또한, 노드(1) 및 (2)의 출력은 래치된 출력을 필요로 하는 다른 회로(도시하지 않음)에 결합되어 다른 기능을 실행하게 된다.
이하, 제3도를 참고로 하여 고속 비교기(200)의 상세한 동작을 설명하기로 한다. 제3도는 본 발명의 바람직한 실시예에 의한 고속 비교기(200) 동작의 4가지 다른 국면 Φ1-Φ4을 도시하는 타이밍도이다. 도면에서 각각의 국면은 약 2.5 나노초이다. 타이밍은 FET의 크기에 따라 좌우된다. FET는 고속 동작을 위해 작은(일반적으로 1마이크로미터 미만의)채널 길이를 사용한다. 채널폭은 주어진 응용을 위해 구동시킬 필요가 있는 용량 부하에 따라 조정된다.
제2도 및 제3도에 있어서, 국면이 1일때 전압(VIN)과 (VREF)이 샘플링된다. 이것은 N채널 트랜지스터(MS1)와 (MS2)의 게이트(A)와(4B)에 논리 1의 전압(예를 들면, 5V)을 인가하는 것에 의해 달성된다. 동시에, 트랜지스터(MS1 및 MS2)가 도통상태로 되므로 VIN과 VREF에 인가된 전압은 노드(1),(2)에 전다로딘다. 다음에, 노드(1)과 (2)는 전압(VIN과 VREF)을 샘플 및 홀드하는 것에 의해 캐패시터로서 작용한다. 이들 노드에는 기생용량이 존재하기 때문에, 노드(1)과 (2)는 캐패시터로서 작용한다. 노드(1)과 (2)에서의 캐패시터가 충전(약 2.5 나노초)된 후, 트랜지스터(MS1과 MS2)는 게이트(4A)와 (4B)를 제3도에 도시한 바와 같이 논리 0으로 복귀시키는 것에 의해 비도통 상태로 된다. 또한, VIN과 VREF가 분리되어 전압입력으로서 더 이상 인가되지 않는다.
다음, 국면 Φ2에서, 트랜지스터(M5와 M6)의 게이트 및 소오스 전압의 크기를, 임계전압 보다 작은 값에서 임계전압 보다 큰값으로 램핑-업(ramping-up)시키는 것에 의해 회로에 전력이 공급된다. 제3도에 있어서, 노드(5)와 (6)의 전압은 각각 선형적으로 감소 및 증가하는 것으로 도시되어 있다. 그러나, 이것은 편의상일 뿐이고, 여러가지 다른 방법에 의해 이러한 전압이 달성될 수가 있다. 실제로, 모든 트랜지스터(M1-M6)는 그들의 작용이 바이폴라 트랜지스터의 작용과 유사한 소정 기간동안 서브(sub) 임계영역에서 동작한다. 이것이 본 발명의 중요한 특징이다. 이 단계에서, 트랜지스터(M1, M2, M3 및 M4)는 차동증폭기로서 작용한다. 즉, 트랜지스터(M5와 M6)가 서서히 도통상태로 됨에 따라, 이들은 전류원으로서 작용한다. VDD에서 VSS로 전류가 흘러, VIN과 VREF의 전압차에 비례하는 전류로 노드(1)과 (2)에서의 캐패시터를 충전시키게 된다. 달리 말해서, 트랜지스터(M5와 M6)가 램핑-업되면 이들이 전류원으로 되어 VIN과 VREF사이의 부(-)저항이 노드(1)와 (2)사이의 용량을 충전하게 된다.
국면 3에서, 게이트(5)와 (6)의 전압이 각각 논리 0과1로 됨에 따라 모든 전력이 트랜지스터(M1, M2, M3 및 M4)에 공급된다. 이로 인해, VDD와 VSS가 각각 노드(3)과 (4)에 접속된다. 따라서, 국면 3에서는 트랜지스터(M5와 M6)가 완전히 도통상태로 된다. 이때 터, 트랜지스터(M1, M2, M3 및 M4)는 함께 래치로서 작용한다. VINVREF이면, 노드(1)는 VDD로 상승하고 (노드(1)=논리 1), 노드(2)는 VSS로 하강한다(노드(2)=논리 0), VINVREF이면, 노드(1)은 VSS로 하강하고, 노드(2)는 VDD로 상승한다. 약 2 나노초후, 트랜지스터(M5와 M6)를 오프시키는 것(게이트(5)를 논리 1로, 게이트(6)을 논리 0으로 한다)에 의해 VDD와 VSS의 접속이 끊어지게 된다.
국면 4에서, 노드(1)과 (2)의 전압(VOUT)이 측정된다.
이 전압측정은 노드(1)과 (2)를 다른 논리 게이트(도시하지 않음)에 접속하는 또 다른 스위치(도시하지 않음)을 거쳐서 노드(1)과 (2)의 전압을 측정하는 것에 의해 달성된다. 이것은 제3도의 타이밍도에 있어서, Vout 에서의 SENSE로서 나타나 있다.
이상 설명한 바와 같이, 본 발명에 의하면, 비교기 회로에 필요한 스위치의 수를 증폭기 및 래치로서 작용하는 기본적인 4개의 트랜지스터로 저감할 수 있어(2개의 다른 단을 사용할 필요가 없음)회로의 구성을 단순화할 수 있다는 효과가 있다.
따라서, 본 발명에 의하면, 고속이며, 전력소모가 작고, 점유면적이 작은 비교기 회로를 제공할 수 있게 된다.
이상, 본 발명자에 의해 이루어진 발명을 상기 실시예에 따라 구체적으로 설명하였지만, 본 발명은 상기 실시예에 한정되는 것은 아니고 그 요지를 이탈하지 않는 범위에서 여러가지로 변경가능한 것은 물론이다.

Claims (8)

  1. 제1의 전압을 갖는 입력신호와 제2의 전압을 갖는 기준신호를 비교하여 입력신호전압이 상기 기준신호전압보다 큰가 작은가를 판정하는 비교기 회로에 있어서, 상기 비교기 회로는: 직렬로 결합된 제1의 상보형 트랜지스터쌍을 포함하고, 상기 제1의 상보형 트랜지스터쌍의 트랜지스터들 사이에는 제1의 노드가 형성되어 있는 제1인버터와; 직렬로 결합된 제2의 상보형 트랜지스터쌍을 포함하고, 상기 제2의 상보형 트랜지스터쌍의 트랜지스터들 사이에는 제2의 노드가 형성되어 있는 제2 인버터를 포함하며, 상기 제1의 상보형 트랜지스터쌍의 트랜지스터들은 상기 제2의 노드에 결합된 게이트를 갖고, 상기 제2의 상보형 트랜지스터쌍의 트랜지스터들은 상기 제1의 노드에 결합된 게이트를 갖고, 상기 제1및 제2의 인버터는 상기 제3및 제4의 노드 사이에 병렬로 결합되며, 제1의 전원 전압과 제3의 노드 사이에 결합된 제1의 트랜지스터와; 제2의 전원 전압과 제4의 노드 사이에 결합된 제2의 트랜지스터와; 제1의 이상 주기 동안 입력신호 및 기준신호를 상기 제1및 제2의 노드에 공급하는 수단과;(a) 제2의 이산 주기 동안 상기 제1및 제2의 인버터가 입력신호와 기준신호간의 전압차를 증포할 수 있도록, 또한 (b)상기 전압차의 상기 증폭에 따라 제3의 이산 주기동안 상기 제1및 제2의 인버터가 상기 제1 및 제2의 노드중의 1개를 상기 제1의 전원전압으로, 나머지 다른 1개를 상기 제2의 전원전압으로 될 수 있게 하도록, 상기 제1및 제2의 트랜지스터의 게이트 전압을 제어하는 수단과; 입력신호전압이 상기 기준신호보다 큰가 작은가를 판정하기 위해, 상기 제3의 이산 주기 후에 상기 제1및 제2의 노드에 걸리는 전압을 검출하는 수단을 포함하는 비교기회로.
  2. 제1의 전압을 갖는 입력신호와 제2의 전압을 갖는 기준신호를 비교하여 입력신호전압이 상기 기준 신호 전압 보다 큰가 작은가를 판정하는 비교기 회로에 있어서, 상기 비교기 회로는; 제1의 인버터를 형성하도록 직렬로 결합된 제1및 제2의 트랜지스터와; 제2의 인버터를 형성하도록 직렬로 결합된 제3및 제4의 트랜지스터를 포함하며; 상기 제1과 제2 트랜지스터 사이에는 제1노드가 형성되고, 상기 제3과 제4 트랜지스터 사이에는 제2 노드가 형성되고, 상기 제1및 제3의 트랜지스터는 함께 결합되어, 제3의 노드를 형성하고, 상기 제2및 제4의 트랜지스터는 함께 결합되어, 제4의 노드를 형성하며; 상기 비교기 회로는, 또한; 동작의 제1의 국면에서, 상기 제1의 노드에 입력신호를 공급하고, 상기 제2의 노드에 기준신호를 공급하는 수단과; 동작의 제2의 국면에서, 상기 제1과 제2의 노드 사이의 임의의 전압차를 증폭하기 위해, 상기 제3의 노드에서 상기 제4의 노드로 전류를 흐르게 하는 수단과; 동작의 제3의 국면에서, 하이 레벨의 논리전압(VDD)을 상기 제3의 노드에 공급하고, 로우 레벨의 논리전압(VSS)을 상기 제4의 노드에 공급하는 수단과; 동작의 제4의 국면에서, 상기 제1및 제2의 노드의 전압을 측정하는 수단을 포함하며, 상기 제3의 국면에서, 입력전압이 기준전압보다 크면 상기 제1의 노드가 VDD로 상승하고 상기 제2의 노드가 VSS로 하강하며, 입력전압이 기준전압보다 작으면 상기 제1의 노드가 VSS로 하강하고 상기 제2의 노드가 VDD로 상승하는 비교기 회로.
  3. 제2항에 있어서, 상기 입력신호 및 기준신호를 공급하는 수단은 제1및 제2의 스위치이고, 상기 제1의 스위치는 상기 입력신호와 상기 제1의 노드사이에 결합되며, 상기 제2의 스위치는 상기 기준신호와 상기 제2의 노드 사이에 결합되는 비교기 회로.
  4. 제3항에 있어서, 상기 스위치는 트랜지스터인 비교기 회로.
  5. 제2항에 있어서, 상기 전류를 흐르게 하는 수단은 전류원과 전류씽크이고, 상기 전류원은 상기 제3의 노드에 결합되며, 상기 전류씽크는 상기 제4의 노드에 결합되는 비교기 회로.
  6. 제5항에 있어서, 상기 전류원 P채널 소자로서, 그의 임계전압레벨 보다 낮은 전압 레벨에서 동작하며; 상기 전류씽크는 N채널 소자로서, 그의 임계전압레벨 보다 낮은 전압레벨에서 동작하는 비교기 회로.
  7. 제2항에 있어서, 상기 하이레벨의 논리전압 및 로우레벨의 논리전압을 공급하는 수단은 제1및 제2의 스위치이고, 상기 제1의 스위치는 VDD와 상기 제3의 노드 사이에 결합되며, 상기 제2의 스위치는 VSS와 상기 제4의 노드 사이에 결합되는 비교기 회로.
  8. 제7항에 있어서, 상기 제1의 스위치는 P채널 소자로서, 그의 임계전압레벨 보다 높은 전압레벨에서 동작하며; 상기 제2의 스위치는 N채널 소자로서, 그의 임계 전압레벨 보다 높은 전압레벨에서 동작하는 비교기 회로.
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