JPS603249B2 - 低消費電力の相補型比較器／インバータ回路 - Google Patents
低消費電力の相補型比較器／インバータ回路Info
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- JPS603249B2 JPS603249B2 JP53034003A JP3400378A JPS603249B2 JP S603249 B2 JPS603249 B2 JP S603249B2 JP 53034003 A JP53034003 A JP 53034003A JP 3400378 A JP3400378 A JP 3400378A JP S603249 B2 JPS603249 B2 JP S603249B2
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- node
- input signal
- coupled
- differential amplifier
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/22—Circuits having more than one input and one output for comparing pulses or pulse trains with each other according to input signal characteristics, e.g. slope, integral
- H03K5/24—Circuits having more than one input and one output for comparing pulses or pulse trains with each other according to input signal characteristics, e.g. slope, integral the characteristic being amplitude
- H03K5/2472—Circuits having more than one input and one output for comparing pulses or pulse trains with each other according to input signal characteristics, e.g. slope, integral the characteristic being amplitude using field effect transistors
- H03K5/2481—Circuits having more than one input and one output for comparing pulses or pulse trains with each other according to input signal characteristics, e.g. slope, integral the characteristic being amplitude using field effect transistors with at least one differential stage
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Description
【発明の詳細な説明】
本発明は、低消費函力の相補型比較器ノィンバータ回路
に関する。
に関する。
通常のＣＭＯＳインバー外ま、電源の正端子及び負端子
間に接続されるＰチャンネルＭＯＳＦＥＴ及びＮチャン
ネルＭＯＳＦＥＴを具える。
間に接続されるＰチャンネルＭＯＳＦＥＴ及びＮチャン
ネルＭＯＳＦＥＴを具える。
Ｐチャンネル及びＮチャンネルＭＯＳＦＥＴのゲート電
極は、入力を形成するように１緒に結合され、ドレィン
は、出力を形成するように１緒に接続される。出力を電
源電圧の１／２に等しくするのに必要な入力電圧として
定義される転移点は、ＰチャンネルＭＯＳＦＥＴ及びチ
ャンネルＭＯＳＦＥＴの相対的チャンネル長一チャンネ
ル幅の比を含む多数のパラメータによって決定される。
転移点は、部分的にはＮチャンネルＭＯＳＦＥＴ及びＰ
チャンネルＭＯＳＦＥＴの閥値電圧の大きさにより決定
される。ＮチャンネルＭＯＳＦＥＴ及びＰチャンネルＭ
ＯＳＦＥＴのチャンネル領域における易敷度は、また、
転移点に影響するパラメータでもある。通常の製造プロ
セスに対して、１０Ｖ電源を有するＣＭＯＳィンバータ
の転移点の変化は、転移点の公称値から±ＩＶのオーダ
で変化できる。ある通用例、特に比較器の適用において
、製造パラメータ・の変化に依存しない極めて厳しい転
移点が望ましい。本発明の目的は、処理パラメータ変化
に殆んど無関係である正確な転移点を有し、電力を節約
する相補型比較器／ィンバータ回路を提供することであ
る。
極は、入力を形成するように１緒に結合され、ドレィン
は、出力を形成するように１緒に接続される。出力を電
源電圧の１／２に等しくするのに必要な入力電圧として
定義される転移点は、ＰチャンネルＭＯＳＦＥＴ及びチ
ャンネルＭＯＳＦＥＴの相対的チャンネル長一チャンネ
ル幅の比を含む多数のパラメータによって決定される。
転移点は、部分的にはＮチャンネルＭＯＳＦＥＴ及びＰ
チャンネルＭＯＳＦＥＴの閥値電圧の大きさにより決定
される。ＮチャンネルＭＯＳＦＥＴ及びＰチャンネルＭ
ＯＳＦＥＴのチャンネル領域における易敷度は、また、
転移点に影響するパラメータでもある。通常の製造プロ
セスに対して、１０Ｖ電源を有するＣＭＯＳィンバータ
の転移点の変化は、転移点の公称値から±ＩＶのオーダ
で変化できる。ある通用例、特に比較器の適用において
、製造パラメータ・の変化に依存しない極めて厳しい転
移点が望ましい。本発明の目的は、処理パラメータ変化
に殆んど無関係である正確な転移点を有し、電力を節約
する相補型比較器／ィンバータ回路を提供することであ
る。
簡単に云えば、本発明は、正確な転移点を有する回路で
ある。
ある。
その回路は、第１，第２電圧導体間に接続される基準回
路を具え、基準電圧を発生する。その回路は、また、基
準回路に結合する増幅器を具え、増幅器に印加される入
力信号に応じて増幅信号を発生する。回路の転移点は、
主として基準電圧により決定される。第２増幅器は、第
１増幅器の出力に接続され、増幅された反転出力信号を
発生する。回路の転移点は、主として基準回路により決
定される。好ましい実施例において、相補型電界効果ト
ランジスタが利用され、基準回路、第１増幅器及び第２
増幅器を実行する。他の好ましい実施例において、基準
回路及び第１増幅器は、入力信号が特定の電圧レベルに
ある場合、入力信号に応敷する電界効果トランジスタに
よって全回路を低消費電力にせしめるように電源電圧に
結合される。第１図の回路は、低消費電力の単一入力の
比較器／ィンジータ回路である。
路を具え、基準電圧を発生する。その回路は、また、基
準回路に結合する増幅器を具え、増幅器に印加される入
力信号に応じて増幅信号を発生する。回路の転移点は、
主として基準電圧により決定される。第２増幅器は、第
１増幅器の出力に接続され、増幅された反転出力信号を
発生する。回路の転移点は、主として基準回路により決
定される。好ましい実施例において、相補型電界効果ト
ランジスタが利用され、基準回路、第１増幅器及び第２
増幅器を実行する。他の好ましい実施例において、基準
回路及び第１増幅器は、入力信号が特定の電圧レベルに
ある場合、入力信号に応敷する電界効果トランジスタに
よって全回路を低消費電力にせしめるように電源電圧に
結合される。第１図の回路は、低消費電力の単一入力の
比較器／ィンジータ回路である。
回路１０は、ＶＩＮとして参照される入力１２、Ｖｏｍ
として参照される出力１４を具え、Ｖｏｏ導体１８及び
接地導体１６間に接続される。回路１０は、菱勤増幅器
２０、基準回路２２及びインバータ２４は、Ｖｏｏと接
地との間に直列に接続されるＰチャンネルＭＯＳＦＥＴ
７４及びＮチャンネルＭＯＳＦＥＴ７６を具える通常の
ＣＭＯＳィンバータである。ＭＯＳＦＥＴ７４及び７６
のドレィンは、Ｖｏｍに接続され、ゲート鰭極は、ノー
ド５６に接続される。
として参照される出力１４を具え、Ｖｏｏ導体１８及び
接地導体１６間に接続される。回路１０は、菱勤増幅器
２０、基準回路２２及びインバータ２４は、Ｖｏｏと接
地との間に直列に接続されるＰチャンネルＭＯＳＦＥＴ
７４及びＮチャンネルＭＯＳＦＥＴ７６を具える通常の
ＣＭＯＳィンバータである。ＭＯＳＦＥＴ７４及び７６
のドレィンは、Ｖｏｍに接続され、ゲート鰭極は、ノー
ド５６に接続される。
基準回路２２は、ＭＯＳＦＥＴ６９，７２及び６４、抵
抗６５及び６８を具える。夫々Ｒ，及びＲ２と指定され
る抵抗６８，６５は、多結晶シリコン抵抗のような精密
分離抵抗、拡散抵抗或いは薄膜抵抗である。基準回路２
２は、ノード６６において基準電圧ＶＲ８Ｆを発生する
。ＰチャンネルＭＯＳＦＥＴ６９は、Ｖｏｏとノード７
０との間に接続され、Ｖ，Ｎに接続されたゲートを有す
る。抵抗６８は、ノード６６とノード７０との間に接続
される。抵抗６５は、ノード６６とノード６３との間に
接続される。ＮチャンネルＭＯＳＦＥＴ６４はＶ，Ｎに
接続されたゲート、ノード６３に接続されたドレィン及
び接地されたソースを有する。差動増幅器２０は、ＭＯ
ＳＦＥＴ２６，３０，３５，４２及び４４、抵抗２８と
を具える電流源回路を具える。ＰチヤンネルＭＯＳＦＥ
Ｔ２６は、Ｖ。。と／ード３２との間に接続され、Ｖ，
Ｎに接続されたゲートを有する。抵抗２８は、／ード３
２とノード３４との間に接続される。ＭＯＳＦＥＴ３０
は、／ード３４に接続されたゲート及びドレィン、ノー
ド３６に接続されたソースを有する。ＮチャンネルＭＯ
ＳＦＥＴ３５は、Ｖ，Ｎに接続されたゲート、接地され
たソース、及びノ−ド３６に接続されたドレィンを有す
る。ＮチャンネルＭＯＳＦＥＴ４４は、／ード６３に接
続されたゲート、接地されたソース、及び／一ド４６に
接続されたドレィンを有する。差動増幅器２０の増幅器
部分は、ＮチャンネルＭＯＳＦＥＴ３８及び４０、Ｐチ
ャンネルＭＯＳＦＥＴ４８及び５２、及び電力制御ＭＯ
ＳＦＥＴ５０，６０，６１，６２を具える。ＭＯＳＦＥ
Ｔ３８は、Ｖ，Ｎに接続されたゲート、ノード４６に接
続されたソース、ノード５４に接続されたドレインを有
する。ＭＯＳＦＥＴ４０は、ノード６６に接続されたゲ
ート、／ード４６に接続されたソース、ノード５６に接
続されたドレィンを有する。ＭＯＳＦＥＴ４８は、ノー
ド５８に接続されたソース、ノード５４に接続されたゲ
ート、ノード５４に鼓銃されたドレィンを有する。ＭＯ
ＳＦＥＴ５２は、ノード５６に接続されたドレィン、ノ
ード５４に接続されたゲート及びノード５８に接続され
たソースを有する。ＰチャンネルＭＯＳＦＥＴ５０は、
ノード５７に接続されたゲート、ノード５８に接続され
たソース、ノード５４に接続されたドレィンを有する。
ＰチャンネルＭＯＳＦＥＴ６０は、ノードＶｏｏに接続
されたソース、Ｖ，Ｎに接続されたゲート及びノード５
８に接続されたドレインを有する。ＰチャンネルＭＯＳ
ＦＥＴ６１及びＮチャンネルＭＯＳＦＥＴ６２は、ノー
ド５７に接続された出力とノード６３に接続された入力
とを有するＣＭＯＳィンバータを構成する。第２図は、
第１図の回路において、ＭＯＢＦＥＴ２６，６０及び６
９が省略され、抵抗２８と６８、及びノード５８が、す
べてＶｏｏに直結されていることを除け‘よ、第１図の
回路と同一の単一入力比較器／ィンバータ回路を図示す
るものである。
抗６５及び６８を具える。夫々Ｒ，及びＲ２と指定され
る抵抗６８，６５は、多結晶シリコン抵抗のような精密
分離抵抗、拡散抵抗或いは薄膜抵抗である。基準回路２
２は、ノード６６において基準電圧ＶＲ８Ｆを発生する
。ＰチャンネルＭＯＳＦＥＴ６９は、Ｖｏｏとノード７
０との間に接続され、Ｖ，Ｎに接続されたゲートを有す
る。抵抗６８は、ノード６６とノード７０との間に接続
される。抵抗６５は、ノード６６とノード６３との間に
接続される。ＮチャンネルＭＯＳＦＥＴ６４はＶ，Ｎに
接続されたゲート、ノード６３に接続されたドレィン及
び接地されたソースを有する。差動増幅器２０は、ＭＯ
ＳＦＥＴ２６，３０，３５，４２及び４４、抵抗２８と
を具える電流源回路を具える。ＰチヤンネルＭＯＳＦＥ
Ｔ２６は、Ｖ。。と／ード３２との間に接続され、Ｖ，
Ｎに接続されたゲートを有する。抵抗２８は、／ード３
２とノード３４との間に接続される。ＭＯＳＦＥＴ３０
は、／ード３４に接続されたゲート及びドレィン、ノー
ド３６に接続されたソースを有する。ＮチャンネルＭＯ
ＳＦＥＴ３５は、Ｖ，Ｎに接続されたゲート、接地され
たソース、及びノ−ド３６に接続されたドレィンを有す
る。ＮチャンネルＭＯＳＦＥＴ４４は、／ード６３に接
続されたゲート、接地されたソース、及び／一ド４６に
接続されたドレィンを有する。差動増幅器２０の増幅器
部分は、ＮチャンネルＭＯＳＦＥＴ３８及び４０、Ｐチ
ャンネルＭＯＳＦＥＴ４８及び５２、及び電力制御ＭＯ
ＳＦＥＴ５０，６０，６１，６２を具える。ＭＯＳＦＥ
Ｔ３８は、Ｖ，Ｎに接続されたゲート、ノード４６に接
続されたソース、ノード５４に接続されたドレインを有
する。ＭＯＳＦＥＴ４０は、ノード６６に接続されたゲ
ート、／ード４６に接続されたソース、ノード５６に接
続されたドレィンを有する。ＭＯＳＦＥＴ４８は、ノー
ド５８に接続されたソース、ノード５４に接続されたゲ
ート、ノード５４に鼓銃されたドレィンを有する。ＭＯ
ＳＦＥＴ５２は、ノード５６に接続されたドレィン、ノ
ード５４に接続されたゲート及びノード５８に接続され
たソースを有する。ＰチャンネルＭＯＳＦＥＴ５０は、
ノード５７に接続されたゲート、ノード５８に接続され
たソース、ノード５４に接続されたドレィンを有する。
ＰチャンネルＭＯＳＦＥＴ６０は、ノードＶｏｏに接続
されたソース、Ｖ，Ｎに接続されたゲート及びノード５
８に接続されたドレインを有する。ＰチャンネルＭＯＳ
ＦＥＴ６１及びＮチャンネルＭＯＳＦＥＴ６２は、ノー
ド５７に接続された出力とノード６３に接続された入力
とを有するＣＭＯＳィンバータを構成する。第２図は、
第１図の回路において、ＭＯＢＦＥＴ２６，６０及び６
９が省略され、抵抗２８と６８、及びノード５８が、す
べてＶｏｏに直結されていることを除け‘よ、第１図の
回路と同一の単一入力比較器／ィンバータ回路を図示す
るものである。
第２図の回路は、Ｖ，ＮがＶｏｏの電圧にあるのではな
く、接地電位にある時のみ低消費電力である。この実施
例は、“電力低減”モードが必要な場合、多くの適用例
に適合するものとなり、第１図の実施例より複雑ではな
く、かつ高価ではない。第３図は、２入力比較器／ィン
バータ回路の結線図を示す。
く、接地電位にある時のみ低消費電力である。この実施
例は、“電力低減”モードが必要な場合、多くの適用例
に適合するものとなり、第１図の実施例より複雑ではな
く、かつ高価ではない。第３図は、２入力比較器／ィン
バータ回路の結線図を示す。
基準回路、差敷増幅器及び故カインバータは、第１図に
おけるものと袷んど同様である。然し、入力回路は、第
３図において、２入力に対して所望の応答を達成するよ
うに付加されている。第３図は、Ｖ，Ｎ，と符号づけし
た入力１２Ａ及びＶ，Ｎ２と符号づけした入力１２Ｂと
を具える。ＰチャンネルＭＯＳＦＥＴＩ ０２及び１
０４は、Ｖｏｏとノード１０６との間で直列に結合され
ている。ＭＯＳＦＥＴＩ０２のゲートは、入力１２Ａに
接続され、ＭＯＳＦＥＴＩ０４のゲートは、入力１２Ｂ
に接続される。ＮチャンネルＭＯＳＦＥＴＩ１４及び１
１６は、接地とノード１１８との間で並列で接続される
。ＭＯＳＦＥＴＩ １ ４のゲートは、Ｖ，Ｎ，に接続
され、ＭＯＳＦＥＴＩ １６のゲートは、Ｖ，Ｎ２に暖
緩される。ＰチャンルＭＯＳＦＥＴＩＩＯ及びＮチャン
ネルＭＯＳＦＥＴＩ０８はＶｏｏと接地との間でィンバ
ータを構成するように接続される。第３図において、対
応するＭＯＳＦＥＴは、第１図と同一の参照番号を有し
ていることは注目すべきである。ノード１０６は、また
、ＰチャンネルＭＯＳＦＥＴ７２のゲートに接続される
。ＭＯＳＦＥＴＩ０８及び１１０のドレインは１１２に
接続され、１ １２は、ＭＯＳＦＥＴ２６及び６０の入
力に接続される。ＰチャンネルＭＯＳＦＥＴ１２０及び
Ｎチャンネル１２２は、Ｖｏｏと接地との間に接続され
る他のィンバータを構成する。
おけるものと袷んど同様である。然し、入力回路は、第
３図において、２入力に対して所望の応答を達成するよ
うに付加されている。第３図は、Ｖ，Ｎ，と符号づけし
た入力１２Ａ及びＶ，Ｎ２と符号づけした入力１２Ｂと
を具える。ＰチャンネルＭＯＳＦＥＴＩ ０２及び１
０４は、Ｖｏｏとノード１０６との間で直列に結合され
ている。ＭＯＳＦＥＴＩ０２のゲートは、入力１２Ａに
接続され、ＭＯＳＦＥＴＩ０４のゲートは、入力１２Ｂ
に接続される。ＮチャンネルＭＯＳＦＥＴＩ１４及び１
１６は、接地とノード１１８との間で並列で接続される
。ＭＯＳＦＥＴＩ １ ４のゲートは、Ｖ，Ｎ，に接続
され、ＭＯＳＦＥＴＩ １６のゲートは、Ｖ，Ｎ２に暖
緩される。ＰチャンルＭＯＳＦＥＴＩＩＯ及びＮチャン
ネルＭＯＳＦＥＴＩ０８はＶｏｏと接地との間でィンバ
ータを構成するように接続される。第３図において、対
応するＭＯＳＦＥＴは、第１図と同一の参照番号を有し
ていることは注目すべきである。ノード１０６は、また
、ＰチャンネルＭＯＳＦＥＴ７２のゲートに接続される
。ＭＯＳＦＥＴＩ０８及び１１０のドレインは１１２に
接続され、１ １２は、ＭＯＳＦＥＴ２６及び６０の入
力に接続される。ＰチャンネルＭＯＳＦＥＴ１２０及び
Ｎチャンネル１２２は、Ｖｏｏと接地との間に接続され
る他のィンバータを構成する。
ＭＯＳＦＥＴ１２０と１２２のゲートは、／ード１１８
に接続され、ドレインは、ノード１２４に接続される。
ノード１２４は、ＭＯＳＦＥＴ３５のゲートとＭＯＳＦ
ＥＴ５０のゲートとに接続される。基準回路の抵抗Ｒ，
は、／−ド６６と１０６との間に接続され、抵抗Ｒ２は
ノード６６と１１８との間に接続される。第１図は、極
めて正確な転移点を有するＣＭＯＳインバータと本質的
に等価であることは理解される。また、ィンバータの直
流電流は、入力がＶｏｏ或いは接地である場合に零に低
下ることは、ＣＭＯＳインバータと等価である。この回
路により転移点は殆んど製造プロセスの変化と無関係と
なる。これは、標準的ＣＭＯＳィンバータについて真実
ではない。転移点は、出力信号をＶｏｏの１／２に等し
くせしめるのに必要なＶ，Ｎの値として定義される。通
常のＣＭＯＳ製造プロセスに対して、特定の設計のＣＭ
ＯＳィンバータの転移点は、１ＯＷこ等しいＶ。。に対
する公称値から±ＩＶだけ変化する。第１図の回路は、
この欠陥を克服するもので、その転移点が、通常の製造
プロセスの範囲にわたってＩＯＮに等しいＶｏｏに対し
て約±５０ミリボルトにすぎない。第１図の回路は、製
造プロセス変化及び種々のＰチャンネル、Ｎチャネル装
置の相対的インピーダンスと殆んど無関係である。Ｎチ
ャンネルＭＯＳＦＥＴの対は、ＮチャンネルＭＯＳＦＥ
Ｔ３８及び４０から成り、ＰチャンネルＭＯＳＦＥＴ４
８及び５２の対は、オフセット鰭圧（即ち閥値電圧の差
）をできるだけ低下せしめたことは重要である。集積回
路の実行におて、オフセット電圧の変化は、基板状態の
レイアウト技術により最小化できる。第１図の回路は、
本質的に蟹流ミラー型電流源、差動増幅器、出力バッフ
ァ及び組合せスイッチ装置から構成され、論理“１”及
び“０”入力に対して低消費電力回雛を形成する。
に接続され、ドレインは、ノード１２４に接続される。
ノード１２４は、ＭＯＳＦＥＴ３５のゲートとＭＯＳＦ
ＥＴ５０のゲートとに接続される。基準回路の抵抗Ｒ，
は、／−ド６６と１０６との間に接続され、抵抗Ｒ２は
ノード６６と１１８との間に接続される。第１図は、極
めて正確な転移点を有するＣＭＯＳインバータと本質的
に等価であることは理解される。また、ィンバータの直
流電流は、入力がＶｏｏ或いは接地である場合に零に低
下ることは、ＣＭＯＳインバータと等価である。この回
路により転移点は殆んど製造プロセスの変化と無関係と
なる。これは、標準的ＣＭＯＳィンバータについて真実
ではない。転移点は、出力信号をＶｏｏの１／２に等し
くせしめるのに必要なＶ，Ｎの値として定義される。通
常のＣＭＯＳ製造プロセスに対して、特定の設計のＣＭ
ＯＳィンバータの転移点は、１ＯＷこ等しいＶ。。に対
する公称値から±ＩＶだけ変化する。第１図の回路は、
この欠陥を克服するもので、その転移点が、通常の製造
プロセスの範囲にわたってＩＯＮに等しいＶｏｏに対し
て約±５０ミリボルトにすぎない。第１図の回路は、製
造プロセス変化及び種々のＰチャンネル、Ｎチャネル装
置の相対的インピーダンスと殆んど無関係である。Ｎチ
ャンネルＭＯＳＦＥＴの対は、ＮチャンネルＭＯＳＦＥ
Ｔ３８及び４０から成り、ＰチャンネルＭＯＳＦＥＴ４
８及び５２の対は、オフセット鰭圧（即ち閥値電圧の差
）をできるだけ低下せしめたことは重要である。集積回
路の実行におて、オフセット電圧の変化は、基板状態の
レイアウト技術により最小化できる。第１図の回路は、
本質的に蟹流ミラー型電流源、差動増幅器、出力バッフ
ァ及び組合せスイッチ装置から構成され、論理“１”及
び“０”入力に対して低消費電力回雛を形成する。
‘第１図の回路の動作は、下記の通りである。
最初、Ｖ，Ｎは溝ボルトにあるものと仮定する。その時
ＭＯＳＦＥＴ３５はオフとなり、電流源のノード３４に
は電流が流れない。差動増幅器部分のＭＯＳＦＥＴ３８
は、またオフとなり、差動増幅器２０の脚を介して電流
が流れないようにする。負荷装置４８及び５２の作用の
ために、ＭＯＳＦＥＴ５２は、極めて高インピーダンス
状態となるであろう。ＭＯＳＦＥＴ５２がオフとなるこ
とを保証するために、ＭＯＳＦＥＴ５０は、／ード５４
をＶ。。に引きよせる。ＭＯＳＦＥＴ６４は、オフとな
るかり、ノード６３及び６６はＶｏｏとなる。ＭＯＳＦ
ＥＴ４０と４４は、ターンオフされ、ノード５６を接地
に保持し、次に、ＶｏＵＴを電圧Ｖｏｏに保持せしめる
ことを保証する。
ＭＯＳＦＥＴ３５はオフとなり、電流源のノード３４に
は電流が流れない。差動増幅器部分のＭＯＳＦＥＴ３８
は、またオフとなり、差動増幅器２０の脚を介して電流
が流れないようにする。負荷装置４８及び５２の作用の
ために、ＭＯＳＦＥＴ５２は、極めて高インピーダンス
状態となるであろう。ＭＯＳＦＥＴ５２がオフとなるこ
とを保証するために、ＭＯＳＦＥＴ５０は、／ード５４
をＶ。。に引きよせる。ＭＯＳＦＥＴ６４は、オフとな
るかり、ノード６３及び６６はＶｏｏとなる。ＭＯＳＦ
ＥＴ４０と４４は、ターンオフされ、ノード５６を接地
に保持し、次に、ＶｏＵＴを電圧Ｖｏｏに保持せしめる
ことを保証する。
Ｖ，Ｎは立上りを開始し、Ｎチャンネル閥値電圧を通過
するから、ＭＯＳＦＥＴ３５及び６４はターンオンする
。
するから、ＭＯＳＦＥＴ３５及び６４はターンオンする
。
それから電流源に電流が流れる。電流源に流れる電流は
、本質的に抵抗Ｒ３によって決定されるものと仮定する
。また、ノード６３は、接地電位に引きよせられる。ま
た、Ｒ，及びＲ２の直列抵抗は、ＭＯＳＦＥＴ６４及び
６９のオン抵抗より極めて大きいものと仮定する。ノー
ド６６は、ＶＲＥＦ＝〔Ｒ２／（Ｒ，十Ｒ２）〕Ｖ血と
なる。ＭＯＳＦＥＴ５０及び４４は、ターンオフされる
から、差動増幅器は、能動領域になる。Ｖ・ＮがＶＲＥ
Ｆ値に近づく場合、差動増幅器は、高利得動作領域にな
り、ノード５６は、急激な速度でＶ血に近接するであろ
う。この転移中に、ノード５６は、ＭＯＳＦＥＴ７４及
び７６でつくられる出力バッファの転移点を通過する。
そして、ＶｏＵｒは、Ｖｏｏから接地電位に移行する。
特に、ＭＯＳＦＥＴ５０及び４４がターンオフされる時
、差動増幅器２０の増幅器部分のトランジスタ３８，４
０が、差動増幅器として機能することが可能である。
、本質的に抵抗Ｒ３によって決定されるものと仮定する
。また、ノード６３は、接地電位に引きよせられる。ま
た、Ｒ，及びＲ２の直列抵抗は、ＭＯＳＦＥＴ６４及び
６９のオン抵抗より極めて大きいものと仮定する。ノー
ド６６は、ＶＲＥＦ＝〔Ｒ２／（Ｒ，十Ｒ２）〕Ｖ血と
なる。ＭＯＳＦＥＴ５０及び４４は、ターンオフされる
から、差動増幅器は、能動領域になる。Ｖ・ＮがＶＲＥ
Ｆ値に近づく場合、差動増幅器は、高利得動作領域にな
り、ノード５６は、急激な速度でＶ血に近接するであろ
う。この転移中に、ノード５６は、ＭＯＳＦＥＴ７４及
び７６でつくられる出力バッファの転移点を通過する。
そして、ＶｏＵｒは、Ｖｏｏから接地電位に移行する。
特に、ＭＯＳＦＥＴ５０及び４４がターンオフされる時
、差動増幅器２０の増幅器部分のトランジスタ３８，４
０が、差動増幅器として機能することが可能である。
トランジスタ５０が、零ボルトである入力電圧Ｖ，Ｎの
結果としてターンオンされる時、負荷トランジスタ４８
と５２はターンオフされ、トランジスタ３８，４０はタ
ーンオンされない。差動増幅器は能動領域にはないので
、電力消費は最４・である。トランジスタ５０は、Ｖ，
Ｎが上昇するにつれて急速にターンオフを開始する。こ
れは、大きな値の抵抗６５，６８によって設定される電
流によりトランジスタ６４が急速に夕−ンオンするから
である。トランジスタ５０のゲート電圧は、またィンバ
ータトランジスタ６１，６２により増幅される。
結果としてターンオンされる時、負荷トランジスタ４８
と５２はターンオフされ、トランジスタ３８，４０はタ
ーンオンされない。差動増幅器は能動領域にはないので
、電力消費は最４・である。トランジスタ５０は、Ｖ，
Ｎが上昇するにつれて急速にターンオフを開始する。こ
れは、大きな値の抵抗６５，６８によって設定される電
流によりトランジスタ６４が急速に夕−ンオンするから
である。トランジスタ５０のゲート電圧は、またィンバ
ータトランジスタ６１，６２により増幅される。
トランジスタ５０がオフである時、トランジスタ４８，
５２は、電流ミラー負荷デバイスとして機能することが
可能であり、そのドレィンをトランジスタ６０を経てＶ
ｏｏに結合させている。トランジスタ６川よ、Ｖ，Ｎが
上昇するにつれて極めて急速にターンオフしない。その
理由は、導通される蚤流はそれにより小さくなるからで
ある。前述したように、同時に、トランジスタ４４はタ
ーンオフする。これは、差敷比較器の増幅器が、トラン
ジスタ３８及び４０のドレィン電極からクランプされた
接地電位を除くことによって、その能動領域に入ること
が可能にする。基準電圧は、トランジスタ４０のゲート
に印加される。Ｖ，Ｎが増加する時、トランジスタ３８
は、電流ミラー３８，４０の結果としてトランジスタ４
０の電流に影響を与える。トランジスタ３８がより導通
になる時、ノード５６の電圧電位は、速い速度又は極端
な速度で増大する。トランジスタ４０のゲート上の電圧
電位は、ＶＲ８Ｆに固定される。比較器ノィンバータの
差鰯増幅器と共にトランジスタ４０は、ソースホロワー
として機能する。トランジスタ３８，４０を介して流れ
る電流が等しい場合には、ィンバータ７４，７６のトリ
ップ点ＶＲ８Ｆに達する。差動増幅器は、高利得の動作
領域にある。これは、増幅器の利得が、トランジスタの
差動対のトランスコンダクタンスとノード５６のインピ
−ダンスの積であるからである。ノード５６は、高イン
ピーダンスノードであり、トランジスタ３８と４０のト
ランスコンダクタンスは高にされる。基準回路２２の転
移点は、差動比較器／増幅器機造により与えられる固有
の利点を有するから精確である。回路の対称性のために
、トランジスタは、寄生振動が取消されるように整合さ
れる。転移点は精確であるが、その点は、電源変動によ
り影響を受け、また、抵抗Ｒ，とＲ２の比の値により決
定される。しかしながら、抵抗比は精確に決定される。
Ｖ…−Ｖｏｏの大きさが、Ｐチャンネル閥値電圧より小
さくなる場合、ＭＯＳＦＥＴ２６及び６０は、ターンオ
フし、電流源及び差動増幅器を介する電流が遮断される
ようにする。
５２は、電流ミラー負荷デバイスとして機能することが
可能であり、そのドレィンをトランジスタ６０を経てＶ
ｏｏに結合させている。トランジスタ６川よ、Ｖ，Ｎが
上昇するにつれて極めて急速にターンオフしない。その
理由は、導通される蚤流はそれにより小さくなるからで
ある。前述したように、同時に、トランジスタ４４はタ
ーンオフする。これは、差敷比較器の増幅器が、トラン
ジスタ３８及び４０のドレィン電極からクランプされた
接地電位を除くことによって、その能動領域に入ること
が可能にする。基準電圧は、トランジスタ４０のゲート
に印加される。Ｖ，Ｎが増加する時、トランジスタ３８
は、電流ミラー３８，４０の結果としてトランジスタ４
０の電流に影響を与える。トランジスタ３８がより導通
になる時、ノード５６の電圧電位は、速い速度又は極端
な速度で増大する。トランジスタ４０のゲート上の電圧
電位は、ＶＲ８Ｆに固定される。比較器ノィンバータの
差鰯増幅器と共にトランジスタ４０は、ソースホロワー
として機能する。トランジスタ３８，４０を介して流れ
る電流が等しい場合には、ィンバータ７４，７６のトリ
ップ点ＶＲ８Ｆに達する。差動増幅器は、高利得の動作
領域にある。これは、増幅器の利得が、トランジスタの
差動対のトランスコンダクタンスとノード５６のインピ
−ダンスの積であるからである。ノード５６は、高イン
ピーダンスノードであり、トランジスタ３８と４０のト
ランスコンダクタンスは高にされる。基準回路２２の転
移点は、差動比較器／増幅器機造により与えられる固有
の利点を有するから精確である。回路の対称性のために
、トランジスタは、寄生振動が取消されるように整合さ
れる。転移点は精確であるが、その点は、電源変動によ
り影響を受け、また、抵抗Ｒ，とＲ２の比の値により決
定される。しかしながら、抵抗比は精確に決定される。
Ｖ…−Ｖｏｏの大きさが、Ｐチャンネル閥値電圧より小
さくなる場合、ＭＯＳＦＥＴ２６及び６０は、ターンオ
フし、電流源及び差動増幅器を介する電流が遮断される
ようにする。
ＭＯＳＦＥＴ６９は、ターンオフし、ノード６６及び７
０を接地電位に引きよせる。これは、順次にＭＯＳＦＥ
Ｔ７２を導通せしめ、／ード５６が電圧Ｖ。。に保持さ
れるのを保証する。従って、回路１０は、極めて精確な
転移点の比較器／ィンバータとして作用し、Ｖ，Ｎが、
接地電位或いは電圧Ｖｏｏの何れかにある場合低消費電
力となる。第２図は、第１図の回路と同一の型であるが
、Ｖ，Ｎが接地電位の場合に低消費電力であるにすぎな
い。
０を接地電位に引きよせる。これは、順次にＭＯＳＦＥ
Ｔ７２を導通せしめ、／ード５６が電圧Ｖ。。に保持さ
れるのを保証する。従って、回路１０は、極めて精確な
転移点の比較器／ィンバータとして作用し、Ｖ，Ｎが、
接地電位或いは電圧Ｖｏｏの何れかにある場合低消費電
力となる。第２図は、第１図の回路と同一の型であるが
、Ｖ，Ｎが接地電位の場合に低消費電力であるにすぎな
い。
この回路は、例えば、零電力モード‘こ準備されている
ワンショツト回路或いはワンピン発振器が所望されてい
る場合のようなＬＳＩ型回路に有効となる。第３図の回
路は、付加された入力を除け‘よ第１図の回路と本質的
に等価である。
ワンショツト回路或いはワンピン発振器が所望されてい
る場合のようなＬＳＩ型回路に有効となる。第３図の回
路は、付加された入力を除け‘よ第１図の回路と本質的
に等価である。
回路の出力は、一方或いは両方の入力がＶＲ８Ｆより大
きいＶ，Ｎを有する場合に低減する。この回路は、第１
図の単一入力比較器と関連して動作する場合の応用例が
ある。第３図を参照するに、先づＶＩＮＩ及びＶ・Ｎ２
が両方とも接地電位にあると仮定する。
きいＶ，Ｎを有する場合に低減する。この回路は、第１
図の単一入力比較器と関連して動作する場合の応用例が
ある。第３図を参照するに、先づＶＩＮＩ及びＶ・Ｎ２
が両方とも接地電位にあると仮定する。
ＭＯＳＦＥＴＩ１４及び１１６は、オフとなるから、ノ
ード１１８及び１０６はＶｏｏとなる。従って、ノード
６６は、電圧Ｖｏｏにあり、参照抵抗Ｒ，及びＲ２を介
して電流は流れない。ノード１２４及び１１２は接地電
位にあり、従ってＭＯＳＦＥＴ３５はオフとなり、差動
増幅器の電流源を介して流れるいかなる電流をも防止す
る。ＭＯＳＦＥＴ４０及び４４はオンとなり、従ってノ
ード５６は接地電位になり、出力がＶ。ｏになることに
帰着する。ＶＩＮＩ或いはＶＩＮ２の何れかが立上りを
開始し、Ｎチャンネル関値電圧を通過する時に、ノード
１１８は、接地状態になるであろう。
ード１１８及び１０６はＶｏｏとなる。従って、ノード
６６は、電圧Ｖｏｏにあり、参照抵抗Ｒ，及びＲ２を介
して電流は流れない。ノード１２４及び１１２は接地電
位にあり、従ってＭＯＳＦＥＴ３５はオフとなり、差動
増幅器の電流源を介して流れるいかなる電流をも防止す
る。ＭＯＳＦＥＴ４０及び４４はオンとなり、従ってノ
ード５６は接地電位になり、出力がＶ。ｏになることに
帰着する。ＶＩＮＩ或いはＶＩＮ２の何れかが立上りを
開始し、Ｎチャンネル関値電圧を通過する時に、ノード
１１８は、接地状態になるであろう。
基準抵抗Ｒ，及びＲ２の抵抗値の和が、ＭＯＳＦＥＴＩ
１４，１１６，１０４及び１０２の‘‘オン”抵抗より
極めて大きいものと仮定する。ノード６６は、前述の式
に与えられている電圧Ｖ。。からＶＲ８Ｆに変化するで
あろう。ノード１ ２４は、ＭＯＳＦＥＴ３５をターン
オンせしめる電圧ＶＤｏになり、差動増幅器部分は、能
動的となる。Ｖ，Ｎ１或いはＶ，Ｎ２がＶＲＥＦに近づ
くにつれて、差動増幅器は高利得動作領域になり、ノ一
ド５６は、差動増幅器部分の利得に対応して急激な速度
でＶｏ。に近づくであろう。／ード５６は、ＭＯＳＦＥ
Ｔ７４及び７６から成る出力バッファの転移点を通過し
、ＶｏＵＴは、Ｖｏｏから接地電位に移行するであろう
。ＶＩＮ−Ｖｏｏの大きさは、Ｐチャンネル閥値電圧よ
り４・さくなる場合に、／ード１１８及び１０６は、接
地電位に移行するであろう。基準ノード６６もまた、接
地爵位に移行するであろう。ノード１１２は、Ｖ。Ｄに
移行し、ＭＯＳＦＥＴ２６及び６０をターンオンせしめ
、それによって、差動増幅器の電流源を介して流れるい
かなる電流をも防止する。ＭＯＳＦＥＴ７２は、ターン
オンされ、ノード５６はハイ（ｈｉ奴）に保持され、Ｖ
ｏＵＴをロー（ｌｏｗ）に保持せしめる。Ｖｏｏ或いは
接地電位になる入力のすべての組み合わせに対して、回
路は低消費電力となる。
１４，１１６，１０４及び１０２の‘‘オン”抵抗より
極めて大きいものと仮定する。ノード６６は、前述の式
に与えられている電圧Ｖ。。からＶＲ８Ｆに変化するで
あろう。ノード１ ２４は、ＭＯＳＦＥＴ３５をターン
オンせしめる電圧ＶＤｏになり、差動増幅器部分は、能
動的となる。Ｖ，Ｎ１或いはＶ，Ｎ２がＶＲＥＦに近づ
くにつれて、差動増幅器は高利得動作領域になり、ノ一
ド５６は、差動増幅器部分の利得に対応して急激な速度
でＶｏ。に近づくであろう。／ード５６は、ＭＯＳＦＥ
Ｔ７４及び７６から成る出力バッファの転移点を通過し
、ＶｏＵＴは、Ｖｏｏから接地電位に移行するであろう
。ＶＩＮ−Ｖｏｏの大きさは、Ｐチャンネル閥値電圧よ
り４・さくなる場合に、／ード１１８及び１０６は、接
地電位に移行するであろう。基準ノード６６もまた、接
地爵位に移行するであろう。ノード１１２は、Ｖ。Ｄに
移行し、ＭＯＳＦＥＴ２６及び６０をターンオンせしめ
、それによって、差動増幅器の電流源を介して流れるい
かなる電流をも防止する。ＭＯＳＦＥＴ７２は、ターン
オンされ、ノード５６はハイ（ｈｉ奴）に保持され、Ｖ
ｏＵＴをロー（ｌｏｗ）に保持せしめる。Ｖｏｏ或いは
接地電位になる入力のすべての組み合わせに対して、回
路は低消費電力となる。
第１図は、本発明の好ましい実施例の概略結線タ図であ
る。 第２図は、本発明の他の実施例の結線図を示す。第３図
は、本発明の更に他の実施例の結線図を示す。第１図に
おいて、１０は低消費電力の単一入力の比較器／ィンバ
ータ回路、１２は入力Ｖ，Ｎ、ｏ１４は出力ＶｏＵＴ、
１８はＶｏｏ、１６は接地、２０は差動増幅器、２２は
基準回路、２ ４はィンバ−夕。 ＦＩＧ．ｌ ＦＩＧＵ２ ＦＩＧ．３
る。 第２図は、本発明の他の実施例の結線図を示す。第３図
は、本発明の更に他の実施例の結線図を示す。第１図に
おいて、１０は低消費電力の単一入力の比較器／ィンバ
ータ回路、１２は入力Ｖ，Ｎ、ｏ１４は出力ＶｏＵＴ、
１８はＶｏｏ、１６は接地、２０は差動増幅器、２２は
基準回路、２ ４はィンバ−夕。 ＦＩＧ．ｌ ＦＩＧＵ２ ＦＩＧ．３
Claims (1)
- 【特許請求の範囲】 １ 入力信号を受信する入力手段、第１，第２電圧導体
、前記第１，第２電圧導体の間に結合され、基準電圧を
発生する基準手段、前記基準手段に結合され、前記入力
信号に応動して増幅信号を発生する増幅器手段、前記増
幅信号は前記基準電圧により決定される第１転移点を有
するものであり、前記第１増幅器手段に結合され、前記
増幅信号に応動して前記第１転移点により決定される第
２転移点をする増幅された反転出力を発生する第２増幅
器手段及び前記入力信号に応動して前記基準手段を前記
第１或いは第２電力導体に選択的にかつ電気的に結合せ
しめる第１電力制御手段、前記入力信号に応動して前記
第１増幅器手段を前記第１或いは第２電力導体に選択的
にかつ電気的に結合せしめる第２電力制御手段、から構
成されることを特徴とする精確な転移点を有する回路。 ２ 第１，第２電圧手段、入力信号を導通せしめる入力
手段、前記第１，第２電圧手段に結合され、また前記入
力手段に結合され、前記入力信号が第１閾値電圧より大
きい大きさである場合に基準電圧を発生する基準手段、
前記入力手段及び前記基準手段に結合され、若し前記入
力信号が前記基準電圧より低い場合には前記第１電圧手
段の電圧に殆んど等しく、若し前記入力信号が前記基準
電圧より大きい場合には前記第２電圧手段の電圧に殆ん
ど等しい第１出力信号を発生する差動増幅器手段、前記
第１，第２電圧手段、前記基準手段及び前記差動増幅器
手段に結合され、かつ前記入力信号に応動し、前記基準
手段及び前記差動増幅器手段の両者を前記第１電圧手段
に結合せしめ、前記入力信号が前記第２電圧手段の電圧
に殆んど等しい電圧にある場合、前記基準手段及び前記
差動増幅手段を前記第２電圧手段より電気的に減結合せ
しめる第１手段、前記第１，第２電圧手段、前記基準手
段及び前記入力信号に応動する前記差動増幅器手段に結
合され、前記基準手段及び前記差動増幅器手段の両者を
前記第２電圧手段に電気的に結合せしめ、前記入力信号
が前記第１電圧手段の電圧に殆んど等しい電圧にある場
合に、前記基準手段及び前記差動増幅器手段を前記第１
電圧手段に電気的に減結合せしめる第２手段、から構成
されることを特徴とする相補型ＭＯＳ比較器回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US05/781,076 US4103190A (en) | 1977-03-25 | 1977-03-25 | Complementary power saving comparator/inverter circuits |
| US781076 | 1977-03-25 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS53119647A JPS53119647A (en) | 1978-10-19 |
| JPS603249B2 true JPS603249B2 (ja) | 1985-01-26 |
Family
ID=25121606
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP53034003A Expired JPS603249B2 (ja) | 1977-03-25 | 1978-03-24 | 低消費電力の相補型比較器／インバータ回路 |
Country Status (7)
| Country | Link |
|---|---|
| US (1) | US4103190A (ja) |
| JP (1) | JPS603249B2 (ja) |
| DE (1) | DE2811074C2 (ja) |
| FR (1) | FR2385269A1 (ja) |
| GB (1) | GB1596226A (ja) |
| HK (1) | HK40882A (ja) |
| MY (1) | MY8300193A (ja) |
Families Citing this family (25)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4183020A (en) * | 1977-09-19 | 1980-01-08 | Rca Corporation | Amplifier with field effect and bipolar transistors |
| US4262221A (en) * | 1979-03-09 | 1981-04-14 | Rca Corporation | Voltage comparator |
| US4463270A (en) * | 1980-07-24 | 1984-07-31 | Fairchild Camera & Instrument Corp. | MOS Comparator circuit |
| US4409501A (en) * | 1981-07-20 | 1983-10-11 | Motorola Inc. | Power-on reset circuit |
| DE3300869A1 (de) * | 1982-01-26 | 1983-08-04 | Deutsche Itt Industries Gmbh, 7800 Freiburg | Logischer cmos-schaltkreis |
| JPS59186406A (ja) * | 1983-04-07 | 1984-10-23 | Sony Corp | レベル検出回路 |
| US4518879A (en) * | 1983-08-31 | 1985-05-21 | Solid State Scientific, Inc. | Stable rail sense amplifier in CMOS memories |
| US4533876A (en) * | 1983-10-18 | 1985-08-06 | American Microsystems, Inc. | Differential operational amplifier with common mode feedback |
| US4612499A (en) * | 1983-11-07 | 1986-09-16 | Texas Instruments Incorporated | Test input demultiplexing circuit |
| GB2155715B (en) * | 1984-03-14 | 1987-07-08 | Motorola Inc | Cmos power-on detection circuit |
| GB2176959B (en) * | 1985-06-18 | 1989-07-19 | Motorola Inc | Cmos power-on detection circuit |
| US4667337A (en) * | 1985-08-28 | 1987-05-19 | Westinghouse Electric Corp. | Integrated circuit having outputs configured for reduced state changes |
| US4670671A (en) * | 1986-02-19 | 1987-06-02 | Advanced Micro Devices, Inc. | High speed comparator having controlled hysteresis |
| EP0264614A1 (en) * | 1986-09-11 | 1988-04-27 | Matsushita Electric Industrial Co., Ltd. | Mos fet drive circuit providing protection against transient voltage breakdown |
| JPH0564424A (ja) * | 1991-08-28 | 1993-03-12 | Sharp Corp | 半導体装置の電圧降下回路 |
| DE69330219T2 (de) * | 1992-06-15 | 2001-08-30 | Fujitsu Ltd | Integrierte Halbleiterschaltung mit für einen Betrieb mit geringer Amplitude angepasster Eingangs/Ausgangs-Schnittstelle |
| US5517134A (en) * | 1994-09-16 | 1996-05-14 | Texas Instruments Incorporated | Offset comparator with common mode voltage stability |
| JP3258229B2 (ja) * | 1996-03-18 | 2002-02-18 | 株式会社東芝 | レベル変換回路及び半導体集積回路 |
| US6909659B2 (en) * | 2001-08-30 | 2005-06-21 | Micron Technology, Inc. | Zero power chip standby mode |
| US6953328B2 (en) * | 2002-10-10 | 2005-10-11 | Independent Natural Resources, Inc. | Buoyancy pump device |
| US7640444B2 (en) * | 2006-01-26 | 2009-12-29 | Nils Graef | Systems and methods for low power bus operation |
| US20070208968A1 (en) * | 2006-03-01 | 2007-09-06 | Anand Krishnamurthy | At-speed multi-port memory array test method and apparatus |
| US20080030240A1 (en) * | 2006-08-04 | 2008-02-07 | Eric Scheuerlein | Low systematic offset, temperature independent voltage buffering |
| FR2911445B1 (fr) * | 2007-01-16 | 2009-02-27 | Commissariat Energie Atomique | Amplificateur a transconductance a linearite amelioree |
| DE102007019356A1 (de) * | 2007-04-23 | 2008-10-30 | Micronas Gmbh | LIN-Receiver |
Family Cites Families (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3676702A (en) * | 1971-01-04 | 1972-07-11 | Rca Corp | Comparator circuit |
| FR2199123B3 (ja) * | 1972-09-13 | 1975-10-17 | Schlumberger Compteurs | |
| US3943380A (en) * | 1974-07-26 | 1976-03-09 | Rca Corporation | Keyed comparator |
| US3956708A (en) * | 1974-09-11 | 1976-05-11 | Motorola, Inc. | MOSFET comparator |
| US3947778A (en) * | 1974-09-11 | 1976-03-30 | Motorola, Inc. | Differential amplifier |
| US3984780A (en) * | 1974-09-11 | 1976-10-05 | Motorola, Inc. | CMOS voltage controlled current source |
| DE2542403A1 (de) * | 1974-11-26 | 1976-08-12 | Rca Corp | Komparatorschaltung |
| US3961279A (en) * | 1975-01-29 | 1976-06-01 | National Semiconductor Corporation | CMOS differential amplifier circuit utilizing a CMOS current sinking transistor which tracks CMOS current sourcing transistors |
| US3976895A (en) * | 1975-03-18 | 1976-08-24 | Bell Telephone Laboratories, Incorporated | Low power detector circuit |
-
1977
- 1977-03-25 US US05/781,076 patent/US4103190A/en not_active Expired - Lifetime
-
1978
- 1978-02-06 GB GB4716/78A patent/GB1596226A/en not_active Expired
- 1978-02-22 FR FR7805121A patent/FR2385269A1/fr active Granted
- 1978-03-14 DE DE2811074A patent/DE2811074C2/de not_active Expired
- 1978-03-24 JP JP53034003A patent/JPS603249B2/ja not_active Expired
-
1982
- 1982-09-16 HK HK408/82A patent/HK40882A/xx unknown
-
1983
- 1983-12-30 MY MY193/83A patent/MY8300193A/xx unknown
Also Published As
| Publication number | Publication date |
|---|---|
| MY8300193A (en) | 1983-12-31 |
| US4103190A (en) | 1978-07-25 |
| GB1596226A (en) | 1981-08-19 |
| FR2385269A1 (fr) | 1978-10-20 |
| HK40882A (en) | 1982-09-24 |
| DE2811074C2 (de) | 1983-10-27 |
| FR2385269B1 (ja) | 1982-08-13 |
| DE2811074A1 (de) | 1978-10-05 |
| JPS53119647A (en) | 1978-10-19 |
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