JPH0252460B2 - - Google Patents
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- JPH0252460B2 JPH0252460B2 JP55093370A JP9337080A JPH0252460B2 JP H0252460 B2 JPH0252460 B2 JP H0252460B2 JP 55093370 A JP55093370 A JP 55093370A JP 9337080 A JP9337080 A JP 9337080A JP H0252460 B2 JPH0252460 B2 JP H0252460B2
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- Japan
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- input
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/0175—Coupling arrangements; Interface arrangements
- H03K19/0185—Coupling arrangements; Interface arrangements using field effect transistors only
- H03K19/018507—Interface arrangements
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/01—Modifications for accelerating switching
- H03K19/017—Modifications for accelerating switching in field-effect transistor circuits
- H03K19/01707—Modifications for accelerating switching in field-effect transistor circuits in asynchronous circuits
- H03K19/01714—Modifications for accelerating switching in field-effect transistor circuits in asynchronous circuits by bootstrapping, i.e. by positive feed-back
Description
【発明の詳細な説明】
本発明は、TTL入力信号をより高いFETレベ
ルに電圧レベル変換するためのFET回路配列に
関する。本発明は、主としてデータ処理システム
の集積された半導体ストーレツジ成分に適してい
る。
ルに電圧レベル変換するためのFET回路配列に
関する。本発明は、主としてデータ処理システム
の集積された半導体ストーレツジ成分に適してい
る。
今日データ処理装置に使用されている集積され
た半導体ストーレツジは、主にFET技術である。
しかしながら、それらはより高速のスイツチング
速度のために、そのようなデータ処理装置はま
た、例えば高速度レジスタ、論理手段等のために
数多くの点でバイポーラ技術で集積された回路を
用いている。バイポーラ及び電界効果の成分より
成る複雑な回路網が満足に機能することを保証す
るために、もちろん、動作を監視し必要な電圧レ
ベルを制御すること必要である。典型的な場合に
は、FETストーレツジ成分がバイポーラ成分の
出力からそれらの入力信号を受け取るようにされ
るので、このようなインターフエイスでは関連す
るレベルを適用する必要がある。
た半導体ストーレツジは、主にFET技術である。
しかしながら、それらはより高速のスイツチング
速度のために、そのようなデータ処理装置はま
た、例えば高速度レジスタ、論理手段等のために
数多くの点でバイポーラ技術で集積された回路を
用いている。バイポーラ及び電界効果の成分より
成る複雑な回路網が満足に機能することを保証す
るために、もちろん、動作を監視し必要な電圧レ
ベルを制御すること必要である。典型的な場合に
は、FETストーレツジ成分がバイポーラ成分の
出力からそれらの入力信号を受け取るようにされ
るので、このようなインターフエイスでは関連す
るレベルを適用する必要がある。
バイポーラ・トランジスタによる電圧レベルの
典型的な構成はいわゆるTTLレベル構成である。
このために、例えば、一方の２進状態、例えば論
理“０”は０乃至0.6Vの範囲の電圧を表わし、
他方の２進状態、例えば論理“１”は2.4Vから
例えば5Vの動作電圧までの範囲の電圧値を表わ
すようにすることができる。これと比較すると、
FET回路の典型的な制御及び動作電圧は、著し
く高い。この結果最悪の場合、２進の上位状態と
して2.4Vと同じ位小さい入力信号により制御さ
れるFETは約1.5Vのしきい電圧VTでは比較的に
弱い導電性となるであろう。言い換えれば、この
ように制御されるFETは導電状態でさえ比較的
高い抵抗のままであり、それでさらに回路の接続
点、負荷キヤパシタンス等は比較的ゆつくりと放
電することになる。このために、バイポーラと
FETのチツプの間のインターフエイスには、前
もつてバイポーラ技術の分離レベル・コンバータ
のチツプが提供されている。そしてこの出力電圧
は、FET成分の特定の入力の必要条件に適して
いる。しかしながら、さらに開発しているうち
に、完全なTTLコンパチブルFETのストーレツ
ジ成分の要求が増してきた。
典型的な構成はいわゆるTTLレベル構成である。
このために、例えば、一方の２進状態、例えば論
理“０”は０乃至0.6Vの範囲の電圧を表わし、
他方の２進状態、例えば論理“１”は2.4Vから
例えば5Vの動作電圧までの範囲の電圧値を表わ
すようにすることができる。これと比較すると、
FET回路の典型的な制御及び動作電圧は、著し
く高い。この結果最悪の場合、２進の上位状態と
して2.4Vと同じ位小さい入力信号により制御さ
れるFETは約1.5Vのしきい電圧VTでは比較的に
弱い導電性となるであろう。言い換えれば、この
ように制御されるFETは導電状態でさえ比較的
高い抵抗のままであり、それでさらに回路の接続
点、負荷キヤパシタンス等は比較的ゆつくりと放
電することになる。このために、バイポーラと
FETのチツプの間のインターフエイスには、前
もつてバイポーラ技術の分離レベル・コンバータ
のチツプが提供されている。そしてこの出力電圧
は、FET成分の特定の入力の必要条件に適して
いる。しかしながら、さらに開発しているうち
に、完全なTTLコンパチブルFETのストーレツ
ジ成分の要求が増してきた。
FETを含み且つTTLレベルの構成の入力信号
により動作する入力回路は公知である。例えば、
IEEE Journal of Solid−State Circuits、Vol.
Sc−13、No.３、Jure 1978、pp.333to338、特に第
335頁の第５図の他に、米国特許第3739194号公報
に示されている。これらの引用例に示されている
回路は、入力FETのターン・オン電圧（しきい
電圧）がスイツチ・オフの状態に関連する入力信
号の電圧レベルよりも低いようにされている。こ
れ故に、一定量が加わらなければ、入力FETは
TTL入力信号により確実にはスイツチ・オフさ
れない。FETの製造においては、FETがむしろ
より高いしきい電圧となるように設計されること
を保証する改良されたプロセスを用いる必要があ
るだろう（例えば、Ｎチヤンネル・エンハンスメ
ントFETを用いるように）。前記引用例の入力
FETは、ソース電極に印加されるバイアスによ
りスイツチ・オフのレベル以上にそのターン・オ
ン電圧を上昇させることにより、確実にスイツ
チ・オフされている。しかしながら、そのような
上昇は入力FETのスイツチ・オン・プロセスに
不利な影響を及ぼすので、それで第２の引用例で
は、入力信号フエイスが逆にされる。
により動作する入力回路は公知である。例えば、
IEEE Journal of Solid−State Circuits、Vol.
Sc−13、No.３、Jure 1978、pp.333to338、特に第
335頁の第５図の他に、米国特許第3739194号公報
に示されている。これらの引用例に示されている
回路は、入力FETのターン・オン電圧（しきい
電圧）がスイツチ・オフの状態に関連する入力信
号の電圧レベルよりも低いようにされている。こ
れ故に、一定量が加わらなければ、入力FETは
TTL入力信号により確実にはスイツチ・オフさ
れない。FETの製造においては、FETがむしろ
より高いしきい電圧となるように設計されること
を保証する改良されたプロセスを用いる必要があ
るだろう（例えば、Ｎチヤンネル・エンハンスメ
ントFETを用いるように）。前記引用例の入力
FETは、ソース電極に印加されるバイアスによ
りスイツチ・オフのレベル以上にそのターン・オ
ン電圧を上昇させることにより、確実にスイツ
チ・オフされている。しかしながら、そのような
上昇は入力FETのスイツチ・オン・プロセスに
不利な影響を及ぼすので、それで第２の引用例で
は、入力信号フエイスが逆にされる。
これに比べて、本発明は異なる回路状態が行な
われる。本発明は、FETの入力回路に関し、そ
のしきい電圧はTTL入力信号のスイツチ・オン
とスイツチ・オフのレベル間にある。それで、こ
の地点で一般に入力FETをオン又はオフにスイ
ツチすることが可能である。解決される問題は、
上記の回路状態であり、即ちしきい電圧に比べて
オーバードライブである。大変低いレベルで制御
されるFETが比較的長いスイツチング時間を有
し、その導電状態であつても比較的高い抵抗のま
まである問題である。この結果、このように制御
されるFETは、ゆつくり応答してさらに回路の
接続点等を放電することになる。
われる。本発明は、FETの入力回路に関し、そ
のしきい電圧はTTL入力信号のスイツチ・オン
とスイツチ・オフのレベル間にある。それで、こ
の地点で一般に入力FETをオン又はオフにスイ
ツチすることが可能である。解決される問題は、
上記の回路状態であり、即ちしきい電圧に比べて
オーバードライブである。大変低いレベルで制御
されるFETが比較的長いスイツチング時間を有
し、その導電状態であつても比較的高い抵抗のま
まである問題である。この結果、このように制御
されるFETは、ゆつくり応答してさらに回路の
接続点等を放電することになる。
完全なFETのレベルで入力信号を用いる適用
例では、例えば、German
Offenlegungsschrift22 43 671又は米国特許第
3710271号公報に示されているようなFETから成
る回路は、高速のスイツチング速度及び高出力電
圧レベルに関して非常に有利であることがわかつ
ている。このような回路は改良されたブートスト
ラツプの駆動段であり、このブートストラツプの
キヤパシタは、出力反転段に平行に配列された負
荷を有さない類似の反転段に提供される。比較的
低い入力信号レベルで制御されるのだが（TTL
の入力信号のそれらに対応して）、このような回
路をしかしながら用いることが望ましいし、また
それに関係するより高い（FET）レベルへ電圧
レベルを変換するための入力回路として用いるの
が望ましい。
例では、例えば、German
Offenlegungsschrift22 43 671又は米国特許第
3710271号公報に示されているようなFETから成
る回路は、高速のスイツチング速度及び高出力電
圧レベルに関して非常に有利であることがわかつ
ている。このような回路は改良されたブートスト
ラツプの駆動段であり、このブートストラツプの
キヤパシタは、出力反転段に平行に配列された負
荷を有さない類似の反転段に提供される。比較的
低い入力信号レベルで制御されるのだが（TTL
の入力信号のそれらに対応して）、このような回
路をしかしながら用いることが望ましいし、また
それに関係するより高い（FET）レベルへ電圧
レベルを変換するための入力回路として用いるの
が望ましい。
これ故に、本発明の目的は一般に、比較的小さ
な入力信号、例えばTTL信号と、このような
FETの入力回路とが両立できるようにすること
である。本発明は、入力トランジスタの面積増加
を許容することなく、比較的低い（FETのレベ
ルに比べて）入力信号レベルに対してさえ、改良
された駆動特性、特に高速スイツチング速度が得
られるように、本来知られているFETの回路配
列を拡張する方法に関する。要約すると、入力ト
ランジスタのソースにおいて、各ゲート電位の変
化と反応の方向にされ、さらに詳細に述べられる
ような方法で入力信号制御された補助電流分岐路
の機能として設定される電位シフトが作られるよ
うに、導電及びブロツクされた両状態において入
力トランジスタのゲート及びソース間の各実効電
位差が、入力信号の各電位に対して増加される。
一般的に、電流切換え動作の原理がこの目的のた
めに用いられる。この原理によると、あるスイツ
チング状態で流れる電流は、他のスイツチング状
態で隣接の補助電流分岐路へ切換えられる。この
分岐路は、反応方向に電位をシフトするためのそ
してそれ故に入力FETのゲート及びソース間の
実効電位差を増加するための、比較的低い付加的
な補助電流のみを必要とするのである。FETの
レベルに比べて低い信号振動により制御される入
力FETにとつては、これは、前もつて絶対に必
要な入力FETの大きさを余り増加することなく、
かなり改良されたスイツチング速度を導くことに
なる。
な入力信号、例えばTTL信号と、このような
FETの入力回路とが両立できるようにすること
である。本発明は、入力トランジスタの面積増加
を許容することなく、比較的低い（FETのレベ
ルに比べて）入力信号レベルに対してさえ、改良
された駆動特性、特に高速スイツチング速度が得
られるように、本来知られているFETの回路配
列を拡張する方法に関する。要約すると、入力ト
ランジスタのソースにおいて、各ゲート電位の変
化と反応の方向にされ、さらに詳細に述べられる
ような方法で入力信号制御された補助電流分岐路
の機能として設定される電位シフトが作られるよ
うに、導電及びブロツクされた両状態において入
力トランジスタのゲート及びソース間の各実効電
位差が、入力信号の各電位に対して増加される。
一般的に、電流切換え動作の原理がこの目的のた
めに用いられる。この原理によると、あるスイツ
チング状態で流れる電流は、他のスイツチング状
態で隣接の補助電流分岐路へ切換えられる。この
分岐路は、反応方向に電位をシフトするためのそ
してそれ故に入力FETのゲート及びソース間の
実効電位差を増加するための、比較的低い付加的
な補助電流のみを必要とするのである。FETの
レベルに比べて低い信号振動により制御される入
力FETにとつては、これは、前もつて絶対に必
要な入力FETの大きさを余り増加することなく、
かなり改良されたスイツチング速度を導くことに
なる。
即ち、本発明は、入力ノードに印加された所定
の電圧範囲の低電圧レベルの２値論理入力信号を
出力ノード上の所定の電圧範囲の高電圧レベルの
２値論理出力信号に変換する電圧レベル変換回路
において、ゲート電極が前記入力ノードに接続さ
れ、ドレイン電極が前記出力ノードに接続されて
いる入力FETと、前記入力ノード上の入力信号
に応答して、入力信号が前記入力FETを非導通
とすべき電位レベルに変化する時には該FETの
みかけ上のしきい値電圧を大きくし且つ入力信号
が前記入力FETを導通とすべき電位レベルに変
化する時には該FETのみかけのしきい値電圧を
小さくするように前記入力FETのソースの電位
を変化させるソース電位制御手段と、を有するこ
とを特徴とする電圧レベル変換回路であり、前記
入力FETのオン時及びオフ時のいずれについて
もスイツチング速度を向上させることができる。
なお、みかけのしきい値を大きくするとは該
FETのソース電位が接地レベルのときのしきい
値電位レベルよりも（オンさせやすい電位レベル
の方向に）しきい値電位を大きくすることをい
い、みかけのしきい値を小さくするとは該FET
のソース電位が接地レベルのときのしきい値電位
レベルよりもしきい値電位を小さくすることをい
う。
の電圧範囲の低電圧レベルの２値論理入力信号を
出力ノード上の所定の電圧範囲の高電圧レベルの
２値論理出力信号に変換する電圧レベル変換回路
において、ゲート電極が前記入力ノードに接続さ
れ、ドレイン電極が前記出力ノードに接続されて
いる入力FETと、前記入力ノード上の入力信号
に応答して、入力信号が前記入力FETを非導通
とすべき電位レベルに変化する時には該FETの
みかけ上のしきい値電圧を大きくし且つ入力信号
が前記入力FETを導通とすべき電位レベルに変
化する時には該FETのみかけのしきい値電圧を
小さくするように前記入力FETのソースの電位
を変化させるソース電位制御手段と、を有するこ
とを特徴とする電圧レベル変換回路であり、前記
入力FETのオン時及びオフ時のいずれについて
もスイツチング速度を向上させることができる。
なお、みかけのしきい値を大きくするとは該
FETのソース電位が接地レベルのときのしきい
値電位レベルよりも（オンさせやすい電位レベル
の方向に）しきい値電位を大きくすることをい
い、みかけのしきい値を小さくするとは該FET
のソース電位が接地レベルのときのしきい値電位
レベルよりもしきい値電位を小さくすることをい
う。
本発明を実施する１方法が、１つの特定の実施
例を示す図面を参照して、以下詳細に述べられ
る。この場合、トランジスタはエンハンスメント
型の通常のＮチヤンネルMOS FETであり、動
作電圧VHは典型的には約＋8.5Vであり、しきい
電圧は約1.5Vである。しかしながら、本発明は
また他の型の、例えば、対応して変更される動作
電圧の極性において、他の導電型のFETを用い
ることも認識される。
例を示す図面を参照して、以下詳細に述べられ
る。この場合、トランジスタはエンハンスメント
型の通常のＮチヤンネルMOS FETであり、動
作電圧VHは典型的には約＋8.5Vであり、しきい
電圧は約1.5Vである。しかしながら、本発明は
また他の型の、例えば、対応して変更される動作
電圧の極性において、他の導電型のFETを用い
ることも認識される。
先に述べたように、本図面に示されている
FET１乃至５を有する回路部分は、本来知られ
ている回路である。公知の説明によると、Ｄと印
された回路の接続点は固定電位（大地）に接続さ
れる。この回路はいわゆる高速度のブートストラ
ツプ駆動段を構成し、このうちのブートストラツ
プ・キヤパシタCB１は、出力反転段（トランジ
スタ２及び４）に平行に配列された負荷のない類
似の反転段（トランジスタ１及び３）に提供され
る。２つの入力FET１及び２のゲート電極は、
信号入力SSに結合して接続される。信号出力SA
は、入力FET２及びその負荷FET４の間にＢと
印された接続点に配列される。出力における実効
負荷はCLにより示されている。FET４のゲート
が、１，３，４及びCB１のブートストラツプ配
列により動作電圧値VH以上に上昇されることに
より、この回路の出力信号が動作電圧VHの完全
な値に到達することは、特に重要なことである。
さらにこの回路の設計及び動作に関する詳細は、
それらが公知の回路に関するものであるので、こ
の場合には省略される。しかしながら、前記の知
識を補うために、前述の引用例（German
Offenlegungsschrift22 43 671、米国特許第
3710271号公報）が参照される。
FET１乃至５を有する回路部分は、本来知られ
ている回路である。公知の説明によると、Ｄと印
された回路の接続点は固定電位（大地）に接続さ
れる。この回路はいわゆる高速度のブートストラ
ツプ駆動段を構成し、このうちのブートストラツ
プ・キヤパシタCB１は、出力反転段（トランジ
スタ２及び４）に平行に配列された負荷のない類
似の反転段（トランジスタ１及び３）に提供され
る。２つの入力FET１及び２のゲート電極は、
信号入力SSに結合して接続される。信号出力SA
は、入力FET２及びその負荷FET４の間にＢと
印された接続点に配列される。出力における実効
負荷はCLにより示されている。FET４のゲート
が、１，３，４及びCB１のブートストラツプ配
列により動作電圧値VH以上に上昇されることに
より、この回路の出力信号が動作電圧VHの完全
な値に到達することは、特に重要なことである。
さらにこの回路の設計及び動作に関する詳細は、
それらが公知の回路に関するものであるので、こ
の場合には省略される。しかしながら、前記の知
識を補うために、前述の引用例（German
Offenlegungsschrift22 43 671、米国特許第
3710271号公報）が参照される。
完全なFETのレベル以上に減少され、典型的
には、例えば、TTL回路の概念である信号レベ
ルにより前述の回路を制御すること、即ちFET
のチツプ上のTTL−FETのレベル・コンバータ
のような回路を提供することは、以下の不利な点
を有する。このような場合には、入力トランジス
タ１及び２のゲート及びソース間の実効電圧
（VGS−VT）はむしろ低い。TTL信号に対して
考えられる典型的な上昇及び下降レベルの限界
は、各々LPUL＝2.4V及びMPDL＝0.6Vと示さ
れているが、図面ではしきい電圧VT＝1.5Vと共
に示されている。このように低い入力信号レベル
では、しきい電圧はわずかにのみ越えるか、又は
その値はわずかにのみ入力信号のものよりも小さ
いので、リーゾナブルな駆動特性、特にかなり短
いスイツチング遅延のために、入力トランジスタ
１及び２の大きさを対応して大きくする必要があ
る。しかしながら、これにより必然的に寄生容量
の増加そしてこれ故にスイツチング速度の損失を
まねくことになる。
には、例えば、TTL回路の概念である信号レベ
ルにより前述の回路を制御すること、即ちFET
のチツプ上のTTL−FETのレベル・コンバータ
のような回路を提供することは、以下の不利な点
を有する。このような場合には、入力トランジス
タ１及び２のゲート及びソース間の実効電圧
（VGS−VT）はむしろ低い。TTL信号に対して
考えられる典型的な上昇及び下降レベルの限界
は、各々LPUL＝2.4V及びMPDL＝0.6Vと示さ
れているが、図面ではしきい電圧VT＝1.5Vと共
に示されている。このように低い入力信号レベル
では、しきい電圧はわずかにのみ越えるか、又は
その値はわずかにのみ入力信号のものよりも小さ
いので、リーゾナブルな駆動特性、特にかなり短
いスイツチング遅延のために、入力トランジスタ
１及び２の大きさを対応して大きくする必要があ
る。しかしながら、これにより必然的に寄生容量
の増加そしてこれ故にスイツチング速度の損失を
まねくことになる。
これらの問題を解決するために、本発明は以下
述べられるように上記回路の拡張を提供する。入
力トランジスタ１及び２の共通のソース接続点Ｄ
を固定基準電位、例えば大地に接続する代わり
に、Ｄはこの場合には抵抗素子Ｒを通つて負の電
圧源Vsubに接続される。このために、Ｒは残り
の回路素子と一緒に集積できる拡散した抵抗体と
して設計されると有利である。Vsubはその電位
が入力信号のスイツチ・オフ・レベル以下である
電圧源であり、好ましくはFETのために提供さ
れるように基板電圧源により形成されると良い。
共通のソース接続点Ｄは又FET６を通つて電圧
源VLに接続され、これ故に接続点Ｄへ流れる補
助電流IHのための補助電流分岐路を形成する。
その電圧がVHより小さい電圧源VLに接続され
る代わりに、トランジスタ６はまたVHにも接続
される。しかしながら、より低い電圧で補助電圧
源VLを選択することは電力損失の減少を可能に
する。
述べられるように上記回路の拡張を提供する。入
力トランジスタ１及び２の共通のソース接続点Ｄ
を固定基準電位、例えば大地に接続する代わり
に、Ｄはこの場合には抵抗素子Ｒを通つて負の電
圧源Vsubに接続される。このために、Ｒは残り
の回路素子と一緒に集積できる拡散した抵抗体と
して設計されると有利である。Vsubはその電位
が入力信号のスイツチ・オフ・レベル以下である
電圧源であり、好ましくはFETのために提供さ
れるように基板電圧源により形成されると良い。
共通のソース接続点Ｄは又FET６を通つて電圧
源VLに接続され、これ故に接続点Ｄへ流れる補
助電流IHのための補助電流分岐路を形成する。
その電圧がVHより小さい電圧源VLに接続され
る代わりに、トランジスタ６はまたVHにも接続
される。しかしながら、より低い電圧で補助電圧
源VLを選択することは電力損失の減少を可能に
する。
トランジスタ６のゲート電極は、ブートストラ
ツプ・キヤパシタンスCB２の他にトランジスタ
７，８及び９を有するブートストラツプ反転段の
出力にも接続される。このブートストラツプ反転
段のために用いられる回路は、通常の部分的な回
路である。トランジスタ７のゲート電極及びトラ
ンジスタ１及び２のゲート電極は、TTL入力信
号のために回路入力SEへ結合して接続される。
なお、トランジスタ６，７，８，及び９、キヤパ
シタCB２、電圧源VLによりソース電位制御手段
が構成されている。
ツプ・キヤパシタンスCB２の他にトランジスタ
７，８及び９を有するブートストラツプ反転段の
出力にも接続される。このブートストラツプ反転
段のために用いられる回路は、通常の部分的な回
路である。トランジスタ７のゲート電極及びトラ
ンジスタ１及び２のゲート電極は、TTL入力信
号のために回路入力SEへ結合して接続される。
なお、トランジスタ６，７，８，及び９、キヤパ
シタCB２、電圧源VLによりソース電位制御手段
が構成されている。
完全な回路動作を示すために、TTL入力信号
が選択信号を表わすと仮定すると、上昇レベルは
非選択状態で入力SEに存在し、入力トランジス
タ１及び２は導電する。この結果、出力SAは下
降レベルに保たれる。このために、回路は、非選
択状態でソース接続点Ｄが例えば−0.7Vの負の
電位に接続されるように、決められる。このため
に、入力トランジスタ１及び２に利用できるゲー
ト・ソースの実効電圧は、TTL入力信号のみが
ゲート電極に印加されそしてソース接続点Ｄが大
地である場合に比べて、より高くなる。より高い
実効制御電圧により、入力トランジスタ１及び２
を以前に可能であつた場合よりもかなり小さく決
めることができるようになる。トランジスタ７は
その段階では導電であり、トランジスタ６のゲー
ト電極における電位は下降にされ、それでトラン
ジスタ６はブロツクされる。これ故に、ブロツク
されたトランジスタ６が補助電流IHが流れるの
を防ぐので、ソース接続点ＤからＲを通つて電圧
源Vsubまで流れる電流IDは、入力トランジスタ
１及び２を通る電流Ｉ１及びＩ２の合計により形
成される。
が選択信号を表わすと仮定すると、上昇レベルは
非選択状態で入力SEに存在し、入力トランジス
タ１及び２は導電する。この結果、出力SAは下
降レベルに保たれる。このために、回路は、非選
択状態でソース接続点Ｄが例えば−0.7Vの負の
電位に接続されるように、決められる。このため
に、入力トランジスタ１及び２に利用できるゲー
ト・ソースの実効電圧は、TTL入力信号のみが
ゲート電極に印加されそしてソース接続点Ｄが大
地である場合に比べて、より高くなる。より高い
実効制御電圧により、入力トランジスタ１及び２
を以前に可能であつた場合よりもかなり小さく決
めることができるようになる。トランジスタ７は
その段階では導電であり、トランジスタ６のゲー
ト電極における電位は下降にされ、それでトラン
ジスタ６はブロツクされる。これ故に、ブロツク
されたトランジスタ６が補助電流IHが流れるの
を防ぐので、ソース接続点ＤからＲを通つて電圧
源Vsubまで流れる電流IDは、入力トランジスタ
１及び２を通る電流Ｉ１及びＩ２の合計により形
成される。
選択状態へ遷移すると、入力信号はその下降レ
ベルとみなされる。この場合、トランジスタ７は
直ちにブロツクされ、それで（ブートストラツプ
の動作により維持されるのだが）トランジスタ６
のゲート電位はすばやく増加する。その時に導電
しているトランジスタ６を通つて、補助電流IH
はソース接続点Ｄへ流れることができるようにな
り、これ故にその電位は例えば＋0.7Vまで増加
する。同時に起きる入力トランジスタ１及び２の
ゲート電位の降下の結果、非常に高速度でスイツ
チ・オフされ、それで回路の接続点Ａの電位は非
常に早く動作電圧VHへ増加し、接続点ＣがVH
以上に上昇される（ブートストラツピング）。速
いスイツチング・プロセスの結果、出力接続点Ｂ
の電位が増加する時には、トランジスタ２の不所
望の重複する電流は防がれる。安定状態で約＋
0.7Vまで増加する接続点Ｄの電位は確実に選択
状態のトランジスタ１及び２をブロツクする。電
流に関しては、次のように適用される。即ち、
IDはIHで表わされる非選択状態のＩ１及びＩ２
の合計よりもわずかに大きい。
ベルとみなされる。この場合、トランジスタ７は
直ちにブロツクされ、それで（ブートストラツプ
の動作により維持されるのだが）トランジスタ６
のゲート電位はすばやく増加する。その時に導電
しているトランジスタ６を通つて、補助電流IH
はソース接続点Ｄへ流れることができるようにな
り、これ故にその電位は例えば＋0.7Vまで増加
する。同時に起きる入力トランジスタ１及び２の
ゲート電位の降下の結果、非常に高速度でスイツ
チ・オフされ、それで回路の接続点Ａの電位は非
常に早く動作電圧VHへ増加し、接続点ＣがVH
以上に上昇される（ブートストラツピング）。速
いスイツチング・プロセスの結果、出力接続点Ｂ
の電位が増加する時には、トランジスタ２の不所
望の重複する電流は防がれる。安定状態で約＋
0.7Vまで増加する接続点Ｄの電位は確実に選択
状態のトランジスタ１及び２をブロツクする。電
流に関しては、次のように適用される。即ち、
IDはIHで表わされる非選択状態のＩ１及びＩ２
の合計よりもわずかに大きい。
回路が再び選択状態にスイツチされる時、即ち
入力信号が下降レベルから上昇レベルに変化する
時、FET６のゲートはFET７を通つて放電され
る。ソース接続点への余分な電流の流れIHは減
少する。即ち、同様にＤでの電圧の減少を意味す
る。この結果、入力トランジスタ１及び２は非常
に早くスイツチされ、それで出力における実効負
荷CLは対応してすばやく放電される。
入力信号が下降レベルから上昇レベルに変化する
時、FET６のゲートはFET７を通つて放電され
る。ソース接続点への余分な電流の流れIHは減
少する。即ち、同様にＤでの電圧の減少を意味す
る。この結果、入力トランジスタ１及び２は非常
に早くスイツチされ、それで出力における実効負
荷CLは対応してすばやく放電される。
公知の回路と共に用いるこれらの方法により、
FETより成るTTLからFETへのレベル変換回路
が導びかれ、この回路はかなり改良された特性を
有する。同等の負荷条件ではスイツチング時間が
半分まで減少されることがわかつた。これらの方
法は必ずしも実施例で示されたような種類のビー
トストラツプ駆動段に限定されるものでないこと
を指摘しておく。前記したように、重要なことは
ソース電位が入力信号と反対に進むことである。
電位は、入力トランジスタからソース接続点に結
合された補助電流分岐路まで切換わる電流により
低くされたり又は上昇されたりする。電流切換え
の原理を使用することにより、負荷変化により起
こる供給ラインの電圧変化を減少することにな
る。
FETより成るTTLからFETへのレベル変換回路
が導びかれ、この回路はかなり改良された特性を
有する。同等の負荷条件ではスイツチング時間が
半分まで減少されることがわかつた。これらの方
法は必ずしも実施例で示されたような種類のビー
トストラツプ駆動段に限定されるものでないこと
を指摘しておく。前記したように、重要なことは
ソース電位が入力信号と反対に進むことである。
電位は、入力トランジスタからソース接続点に結
合された補助電流分岐路まで切換わる電流により
低くされたり又は上昇されたりする。電流切換え
の原理を使用することにより、負荷変化により起
こる供給ラインの電圧変化を減少することにな
る。
本発明により得られる主要な利点は、入力
FET１及び２がかなり小さく決められることで
ある。即ち、集積された構造において面積を節約
できる他に、さもなければスイツチング速度に不
利な影響を及ぼすことになる寄生容量の減少を導
くことになる。ソース接続点Ｄを通る正のフイー
ドバツクにより、入力信号の上昇／降下時間の減
少が導びかれ、これ故にかなりスイツチングの遅
延を減少することになる。実効制御電圧の増加は
また、そのような変換回路の雑音余裕のかなりの
増加を導く。最後に、本発明により可能にされた
改良された速度は、レベル変換回路のためにこれ
を断念すると、公知の回路と同じスイツチング遅
延で電力損失を少なくすることができる。
FET１及び２がかなり小さく決められることで
ある。即ち、集積された構造において面積を節約
できる他に、さもなければスイツチング速度に不
利な影響を及ぼすことになる寄生容量の減少を導
くことになる。ソース接続点Ｄを通る正のフイー
ドバツクにより、入力信号の上昇／降下時間の減
少が導びかれ、これ故にかなりスイツチングの遅
延を減少することになる。実効制御電圧の増加は
また、そのような変換回路の雑音余裕のかなりの
増加を導く。最後に、本発明により可能にされた
改良された速度は、レベル変換回路のためにこれ
を断念すると、公知の回路と同じスイツチング遅
延で電力損失を少なくすることができる。
本図面は、本発明例の１実施例の回路構成を示
すダイヤグラムである。
すダイヤグラムである。
Claims (1)
- 【特許請求の範囲】 １ 入力ノードに印加された所定の電圧範囲の低
電圧レベルの２値論理入力信号を出力ノード上の
所定の電圧範囲の高電圧レベルの２値論理出力信
号に変換する電圧レベル変換回路において、 ゲート電極が前記入力ノードに接続され、ドレ
イン電極が前記出力ノードに接続されている入力
FETと、 前記入力ノード上の入力信号に応答して、入力
信号が前記入力FETを非導通とすべき電位レベ
ルに変化する時には該FETのみかけ上のしきい
値電圧を大きくし且つ入力信号が前記入力FET
を導通とすべき電位レベルに変化する時には該
FETのみかけのしきい値電圧を小さくするよう
に前記入力FETのソースの電位を変化させるソ
ース電位制御手段と、 を有することを特徴とする電圧レベル変換回路。
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| DE19792929383 DE2929383A1 (de) | 1979-07-20 | 1979-07-20 | Schaltungsanordnung zur spannungspegelumsetzung und zugehoeriges verfahren |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5620334A JPS5620334A (en) | 1981-02-25 |
| JPH0252460B2 true JPH0252460B2 (ja) | 1990-11-13 |
Family
ID=6076253
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9337080A Granted JPS5620334A (en) | 1979-07-20 | 1980-07-10 | Voltage level converter circuit |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US4342928A (ja) |
| EP (1) | EP0022931B1 (ja) |
| JP (1) | JPS5620334A (ja) |
| DE (2) | DE2929383A1 (ja) |
| IT (1) | IT1149978B (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2018135265A (ja) * | 2015-01-21 | 2018-08-30 | 住友電気工業株式会社 | 炭化珪素単結晶基板および炭化珪素エピタキシャル基板 |
Families Citing this family (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4380710A (en) * | 1981-02-05 | 1983-04-19 | Harris Corporation | TTL to CMOS Interface circuit |
| US4406957A (en) * | 1981-10-22 | 1983-09-27 | Rca Corporation | Input buffer circuit |
| US4471242A (en) * | 1981-12-21 | 1984-09-11 | Motorola, Inc. | TTL to CMOS Input buffer |
| US4546276A (en) * | 1982-07-29 | 1985-10-08 | At&T Bell Laboratories | Full output voltage driver circuit using bootstrap capacitor and controlled delay circuitry |
| US4580070A (en) * | 1983-03-21 | 1986-04-01 | Honeywell Inc. | Low power signal detector |
| DE3323446A1 (de) * | 1983-06-29 | 1985-01-10 | Siemens AG, 1000 Berlin und 8000 München | Eingangssignalpegelwandler fuer eine mos-digitalschaltung |
| US4767951A (en) * | 1987-06-30 | 1988-08-30 | Hewlett-Packard Company | ECL to NMOS converter |
| KR900001817B1 (ko) * | 1987-08-01 | 1990-03-24 | 삼성전자 주식회사 | 저항 수단을 이용한 씨 모스 티티엘 인푸트 버퍼 |
| JPH0969978A (ja) * | 1995-08-30 | 1997-03-11 | Sanyo Electric Co Ltd | 撮像装置 |
| US9754945B2 (en) | 2014-08-06 | 2017-09-05 | Globalfoundries Inc. | Non-volatile memory device employing a deep trench capacitor |
Citations (1)
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|---|---|---|---|---|
| JPS5241173A (en) * | 1975-09-30 | 1977-03-30 | Toray Ind Inc | Equipment for mass transfer using electrolyte |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3739194A (en) * | 1971-07-21 | 1973-06-12 | Microsystems Int Ltd | Static bipolar to mos interface circuit |
| US3710271A (en) * | 1971-10-12 | 1973-01-09 | United Aircraft Corp | Fet driver for capacitive loads |
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| DE2243671A1 (de) * | 1972-09-06 | 1974-03-28 | Ibm Deutschland | Monolithisch integrierbare inverterschaltung |
| US3900746A (en) * | 1974-05-03 | 1975-08-19 | Ibm | Voltage level conversion circuit |
| GB1480984A (en) * | 1975-09-25 | 1977-07-27 | Standard Telephones Cables Ltd | Schmitt trigger circuit |
| US4023050A (en) * | 1976-05-10 | 1977-05-10 | Gte Laboratories Incorporated | Logic level converter |
| JPS54152454A (en) * | 1978-05-22 | 1979-11-30 | Nec Corp | Mos inverter buffer circuit |
-
1979
- 1979-07-20 DE DE19792929383 patent/DE2929383A1/de not_active Withdrawn
-
1980
- 1980-06-11 IT IT22717/80A patent/IT1149978B/it active
- 1980-06-18 EP EP80103391A patent/EP0022931B1/de not_active Expired
- 1980-06-18 DE DE8080103391T patent/DE3064023D1/de not_active Expired
- 1980-07-07 US US06/166,206 patent/US4342928A/en not_active Expired - Lifetime
- 1980-07-10 JP JP9337080A patent/JPS5620334A/ja active Granted
Patent Citations (1)
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| JPS5241173A (en) * | 1975-09-30 | 1977-03-30 | Toray Ind Inc | Equipment for mass transfer using electrolyte |
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| JP2018135265A (ja) * | 2015-01-21 | 2018-08-30 | 住友電気工業株式会社 | 炭化珪素単結晶基板および炭化珪素エピタキシャル基板 |
| US10494735B2 (en) | 2015-01-21 | 2019-12-03 | Sumitomo Electric Industries, Ltd. | Crystal growth apparatus, method for manufacturing silicon carbide single crystal, silicon carbide single crystal substrate, and silicon carbide epitaxial substrate |
Also Published As
| Publication number | Publication date |
|---|---|
| EP0022931B1 (de) | 1983-07-06 |
| IT8022717A0 (it) | 1980-06-11 |
| JPS5620334A (en) | 1981-02-25 |
| US4342928A (en) | 1982-08-03 |
| DE3064023D1 (en) | 1983-08-11 |
| EP0022931A1 (de) | 1981-01-28 |
| IT1149978B (it) | 1986-12-10 |
| DE2929383A1 (de) | 1981-02-12 |
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