JPS63300623A

JPS63300623A - 半導体バツフア回路

Info

Publication number: JPS63300623A
Application number: JP63064759A
Authority: JP
Inventors: チヤールズ・カーロリイ・エーデイジイ
Original assignee: International Business Machines Corp
Current assignee: International Business Machines Corp
Priority date: 1987-05-26
Filing date: 1988-03-19
Publication date: 1988-12-07
Also published as: DE3885342D1; EP0292713A2; US4779015A; EP0292713B1; EP0292713A3; CA1274001A

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】Ａ、産業上の利用分野本発明は集積半導体回路、より詳細に言えば、低い電圧
レベルの信号、即ちスイング（振れ）の小さな信号を有
する回路からの人力信号を受取る相補的金属酸化半導体
（ＣＭＯ３）、または相補的電界効果トランジスタ（Ｆ
ＥＴ）回路に関する。

Ｂ、従来の技術バイポーラ回路からの出力のような低い電圧レベルの信
号、即ちスイングの小さな信号を有する半導体のレシー
バ（受動回路）、即ち、バッファ回路は公知である。

米国特許第４４３８３５２号は、トランジスタートラン
ジスタ論理回路（ＴＴＬ）と互換性を有するＣＭＯ８人
カバツカバッファされており、その装置は、第１及び第
２のＰチャンネル・トランジスタとを持つ直列回路のゲ
ート電極に接続された入力と、第２のＰチャンネル・ト
ランジスタと並列に接続された第２のＮチャンネル・ト
ランジス夕と、第１のＮチャンネル・トランジスタ及び
第２のＰチャンネル・トランジスタとの間の共通点に接
続された出力とを含んでいる。

ＴＴＬからＣＭＯ８の入力バッファ、またはレベル・シ
フト回路の他の例は、米国特許第４２５８２７２号及び
米国特許第４４７５０５０号に開示されている。また、
米国特許第４０３１４９０号は、バイポーラ・トランジ
スタ論理回路からのバイナリ信号を、絶縁ゲート電界効
果トランジスタ回路で必要とするパナリ信号のレベルに
変換する回路が開示されている。

エミッタ結合論理回路と互換性を持つＣＭＯＳ回路が、
米国特許第４４３７１７１号に開示されている。

Ｃ８発明が解決しようとする問題点バイポーラ・デバイスの信号レベルの変化、即ち信号の
スイングは、通常のＣＭＯ５回路の動作に必要な信号レ
ベルの変化よりも違かに小さいので、バイポーラ技術に
対するＣＭＯ８回路のインターフェースは、幾つかの問
題を持っている９通常の５ボルトの電源を持っているＣ
ＭＯ３回路は、はぼ２．５ボルトでトランジスタ素子を
スイッチするように、通常、最適化されている。然しな
がら、従来のバイポーラ技術による回路は、例えば少な
くとも１．５ボルトの正電位の上昇レベルと、少なくと
も０．６ボルトの負電位の降下レベルを持っている。他
のバイポーラ回路、例えばＴＴＬ回路は、２ポルト及び
０．８ボルトの電圧レベルを上記に対応する電圧レベル
として持っている。

これらのバイポーラ回路からの出力電圧は、通常のＣＭ
Ｏ５回路をスイッチするための信号として用いることは
困難であることは理解することが出来るであろう。然し
ながら、ＣＭＯ８回路のＮチャンネル・デバイス及びＰ
チャンネル・デバイスの大きさを修正することによって
、スイッチング・ポイントの中心を変化させることは出
来るけれども、電源電圧の変動、そしてプロセス・パラ
メータ（製造工程に関する変数）による変動が、許容限
度を巡かに越えた大きさになる。

本発明の目的は、低い入力電圧レベルに用いるための簡
単な構造の新規なＣＭＯＳレシーバを提供することにあ
り、これにより、高能率で、高密度で且つ低電力消費型
の（ある条件では電力消費がゼロの）半導体装置を達成
することにある。

Ｄ０問題点を解決するための手段本発明に従って、簡単な構造のＣＭＯＳレシーバ、即ち
、バッファ回路が与えられ、それは、第２のインバータ
の入力端子に接続された出力端子を有する第１のインバ
ータと、低い電圧スイッチングの入力で、第１のインバ
ータに、より速いスイッチング動作を開始させるために
、第１のインバータに並列に接続された手段とを含んで
いる。

本発明の実施例のＣＭＯＳレシーバ、即ち、バッファ回
路は、第１及び第２のＰチャンネル・デバイス及び第１
のＮチャンネル・デバイスとを有する第１の直列回路と
、上記の各デバイスの制御電極に接続された入力端子と
、第１のＰチャンネル・デバイス及び第１のＮチャンネ
ル・デバイスに並列に接続された第２の直列回路と、第
１のＰチャンネル・デバイス及び第１のＮチャンネル・
デバイスの闇の共通の点に位置する出力端子とを含んで
いる。

Ｅ、実施例第１図を参照すると、本発明に従ったＣＭＯＳレシーバ
、即ち、バッファ回路が示されており、それは、第１及
び第２のＰチャンネル・トランジスタ１２及び１４を有
する第１の直列回路１０と、第２のＮチャンネル・トラ
ンジスタ２０、及びダイオードとして接続された第３の
Ｎチャンネル・トランジスタ２２を有する第２の直列回
路を含んでいる。出力ノード、即ち端子Ｎ１を有する第
１の直列回路１０は、電源端子ＶＨと、例えば接地電位
のような基準電位との間に接続されており、そして、第
２の直列回路１８は、第１及び第２のＰチャンネル・ト
ランジスタ１２及び１４との間の共通点ノードＮ２と、
接地電位との間に接続されている。第１の直列回路１０
のトランジスタ１２及び１４は、インバータとして動作
する。入力端子ＩＮは、第１及び第２のＰチャンネル・
トランジスタ１２及び１４の制御電極と、第２のＮチヤ
ンネル・トランジスタ２０の制御電極に接続されている
。

更に、第１図の回路は、第３のＰチャンネル・トランジ
スタ２６を有する第１のインバータ２４と、出力ノード
、即ち出力端子Ｎ３をそのドレーン電極に持つ第４のＮ
チャンネル・トランジスタ２８とを含んでいる。第３の
Ｐチャンネル・トランジスタ２６、及び第４のＮチャン
ネル・トランジスタ２８のゲート電極は、第１の直列回
路１０の出力端子Ｎ１に接続されている。第２のインバ
ータ３０は、第１のインバータ２４の出力端子Ｎ３に接
続された入力端子を有する第４のＰチャンネル・トラン
ジスタ３２及び第５のＮチャンネル・トランジスタ３４
と、出力端子Ｎ４とを含んでいる。第３のインバータ３
６は、第２のインバータ３０の出力端子Ｎ４に接続され
た入力端子を有する第５のＰチャンネル・トランジスタ
３８及び第６のＮチャンネル・トランジスタ４０と、出
力端子Ｎ５とを含んでいる。第１図の回路からの真数出
力信号は、第３のインバータ３６の出力端子Ｎ５に接続
された出力端子ＯＵＴで与えられ、そして、第１図の回
路からの補数出力信号は、第２のインバータ３０の出力
端子Ｎ４に接続された出力端子１「工で与えられる。

第１の直列回路のＰチャンネル・トランジスタ１４は電
流源であり、その電流値は、入力端子ＩＮと、供給電圧
ＶＨと、ノードＮ２の電圧との関数である。ダイオード
として接続されたトランジスタ２２は、Ｎチャンネル・
トランジスタ２０のドレーンから、プロセスに従属する
電圧オフセットを与える。Ｐチャンネル・トランジスタ
１２は、電流源であり、その電流値は、入力電圧ＩＮと
、トランジスタ１４．２０及び２２の導電状態との間数
である。トランジスタ１２は、Ｎチャンネル・トランジ
スタ１６によってスイッチされねばならない電流の量を
制御し、これにより、端子Ｎ１が、高電位から低電位へ
、または低電位から高電位へ変化した時、レシーバ回路
のスイッチング点をセットする。第１のＮチャンネル・
トランジスタ１６は、Ｐチャンネル・トランジスタ１２
によって発生される電流と開運した大きさの電流を有す
るスイッチング・デバイスであって、レシーバ回路にお
いてスイッチングを生じさせる入力電圧ＩＮの値を決定
する。Ｎチャンネル・トランジスタ２０は電流源であり
、その電流値は入力端子に依存する。トランジスタ２０
は、低入力電圧の付近において完全にオフに転じる。ト
ランジスタ１４及び２２と共に、トランジスタ２０は、
トランジスタ１２の供給電圧を決定し、それは転じて、
トランジスタ１２に流れる電流に影響して、レシーバ回
路のスイッチング点を変化させる。入力電圧の上昇レベ
ルに対しては、トランジスタ１２は完全にオフになる。

第１のインバータ２４のＰチャンネル・トランジスタ２
６及びＮチャンネル・トランジスタ２８の大きさは、後
段のインバータ、バッファ、または増幅器段３０及び３
６に対して、レシーバ回路の入力段のスイッチング点を
、最適値に変換するように選択される。トランジスタ２
６及び２８の大きさを正しく選ぶと、回路に、対称的な
遅延特性を生ずる。第１図の本発明のレシーバ回路即ち
、バッファ回路の動作は、第２図に示したノード、即ち
端子ＩＮ、、Ｎ１、Ｎ２及びＮ３における電圧対時間の
グラフを参照することによって、より良く理解出来る。

電圧供給端子ＶＨは＋５ボルトであり、且つ、時間０に
おいて、端子ＩＮの入力端子が、＋０．４ボルトである
とき、Ｐチャンネル・トランジスタ１２及び１４は、オ
ンであり、そしてトランジスタ１６及び２０は、オフな
ので、端子Ｎ１及びＮ２の電圧は、＋５ボルトにあり、
この時点において、電力消費はゼロである。端子Ｎ１の
電圧が＋５ボルトであれば、トランジスタ２８は、オン
であり、そしてトランジスタ２６は、オフだから、端子
Ｎ３の出力電圧は０ボルトである。１０ナノ秒（ｎｓ）
の時間において、端子ＩＮにおける入力電圧が、約＋２
゜４ボルトに増加し始めた時、端子Ｎ２の電圧は、トラ
ンジスタ２０がオンになることによって、約＋１．８ボ
ルトに急速に減少する。過渡期間の間で、ＩＮの電圧が
増加し、且つ端子Ｎ２の電圧が減少して、Ｐチャンネル
・トランジスタ１２が、完全にオフになった点に達した
時、Ｎチャンネル・トランジスタ１６は端子Ｎ１を自由
に放電させる。

端子Ｎ１の電圧の減少は、数ナノ秒以内で、０ポルトか
ら＋５ボルトの供給電源電圧一杯まで第１のインバータ
２４の出力を急速にスイッチさせる。

２０ナノ秒の時間で、入力電圧ＩＮは、＋２．４ボルト
の最大電圧にあり、端子Ｎ１は０ポルトにあり、端子Ｎ
２は＋１．８ボルトにあり、そして端子Ｎ３は＋５ボル
トにある。＋０．４ボルトと＋２．４ボルトとの間の大
きさの入力電圧ＩＮは、ＴＴＬバイポーラ回路からの電
圧のフル・スイングとして考えることが出来る。

第２図のグラフに示されたように、端子ＩＮ。

Ｎ１、Ｎ２及びＮ３の電圧は、２０ナノ秒から５０ナノ
秒までの間で一定に保たれ、そして、５０ナノ秒の時間
で、入力電圧は＋０．４ボルトの方に減少され、端子Ｎ
２の電圧は、＋５ボルトの方に急速に増加し、また、端
子Ｎ１の電圧は、それ以上の速さで＋５ボルトの方へ増
加し、その間に端子Ｎ３の電圧は０ポルトに低下する。

６０ナノ秒の時間で、端子ＩＮ、Ｎｌ、Ｎ２及びＮ３の
電圧は、それらの端子が０ナノ秒から１０ナノ秒までの
時間で持っていた電圧と同じ電圧値である。

第２図のグラフには示していないけれども、第２のイン
バータ３０の出力端子Ｎ４の電圧は、第１のインバータ
２４の出力端子Ｎ３の電圧の補数である。換言すれば、
出力端子Ｎ３の電圧が、例えば情報の１バイナリ・デジ
ットを表示する高電位であれば、出力端子Ｎ４の電圧は
、０バイナリ・デジットを表示する低電位である。第８
のインバータ３６の端子Ｎ５の電圧は、真数出力を表わ
す端子Ｎ３の電圧か、または第１図のレシーバ回路の端
子ＯＵＴの電圧に対応し、一方、第２のインバータ３０
の端子Ｎ４の電圧は、補数出力信号か、または第１図の
レシーバ回路の端子■π了の電圧を表わす。

第１図に示した本発明のレシーバ回路は、第２図のグラ
フによって示されたスイングよりも道かに小さな入力電
圧スイングでも、誤動作をすることなく動作させること
が出来るのは注意を払う必要がある。例えば、第３図に
示されたように、この回路に誤動作を生ずることなく、
入力端子ＩＮの入力電圧スイングを、約＋１．１乃至＋
１．７ボルトの間に狭めることが出来る。供給電圧ＶＨ
を＋５ボルトとして、端子ＩＮに＋１．１ボルトの入力
電圧を与えた場合、Ｎチャンネル・トランジスタ１６及
び２０は、僅かに導通し、Ｐチャンネル・トランジスタ
１２及び１４は、完全に導通することになる。従って、
Ｐチャンネル・トランジスタ１２及び１４を通る電圧降
下によって、端子Ｎ１の電圧は約３．７ボルトとなり、
且つ、端子Ｎ２の電圧は約４．２ボルトとなり、第１の
インバータ２４のＮチャンネル・トランジスタ２８は、
Ｐチャンネル・トランジスタ２６の導通よりもより強く
導通するので、端子Ｎ３の電圧は、０ボルト付近になる
。１０ナノ秒の時間において、入力電圧ＩＮが、＋１．
７ボルトの方へ増加し始めた時、端子Ｎ２の電圧は、約
＋２．６ボルトに降下し始め、そして、Ｎチャンネル・
トランジスタ１６及び２０が、より強く導通し、Ｐチャ
ンネル・トランジスタ１２が完全にオフに転じるので、
端子Ｎ２の電圧は０ポルトの方へより急速に降下する。

従って、インバータ２４の端子Ｎ３の電圧は、トランジ
スタ２８が、オフになり、そしてトランジスタ２６が、
オンになるので、０ポルトから＋５ボルトに急速に上昇
する。５０ナノ秒の時間で、入力電圧１Ｎは、＋１．７
ボルトから＋１゜１ボルトに減少し始めて、Ｎチャンネ
ル・トランジスタ１６の導通を減少し、端子Ｎ１及びＮ
２の電圧を夫々＋３．７ボルト及び＋４．２ボルトに戻
し、そしてまた端子Ｎ３の電圧を０ポルトに戻す。

所定の供給電圧の変動及びプロセス・パラメータの範囲
に対して、Ｐチャンネル・トランジスタ１２及び１４と
、Ｎチャンネル・トランジスタ１６及び２０との回路が
、第３図に示した小さな入力電圧スイングＩＮによって
、適当に制御されるように、回路のデバイス・パラメー
タ、即ちトランジスタのパラメータは、公知の方法で適
当に調節されねばならないと言うことには注意を払う必
要がある。

第４図において、所定の電源電圧の変動、温度の変動及
びプロセス・パラメータの変動に対して、第１図のレシ
ーバ回路の合成した切換特性のグラフが示されている。

入力端子ＩＮの電圧が約＋１゜３ボルトに増加した時、
出力端子ＯＵＴは、常にＶＨまで増加し、入力端子ＩＮ
の電圧が、十０゜９ボルト以下に減少した時、出力端子
ＯＵＴは、常に０ボルトに減少する。

必要に応じて、当業者は第１図の回路に変更、修正を施
すことが出来ることは、注意を要する。

例えば、Ｎチャンネル・トランジスタ２２は、月並で単
純なＰＮジャンクションが、または抵抗インピーダンス
で形成することが出来る。更に、必要に応じて、第２の
直列回路１８のＮチャンネル・トランジスタ２０の制御
電極は、０ボルトから■Ｈポルトまでの範囲の一定基準
電位の任意の適当な点に接続することが出来るし、その
ような一定の基準電位は、動作温度とが、プロセス条件
のような外的な変化の下では、可変的にしてもよい。

また、適当な公知のフィードバック技術を利用すること
によって、この回路に種々の変更を施すことが出来る。

基準電圧ＶＨに対して小さな信号スイングを検出するた
めの本発明の他の実施例が、トランジスタの極性を反転
し、且つ、第１の直列回路１０のＶＨ接続及び第２の直
列回路の接地接続を反転することによって作ることが出
来る。

実施例のレシーバ回路の動作に関連して、相対的に低い
入力電圧について、本発明の説明をしてきたが、必要に
応じて、ＶＨ電圧から接地電圧までの入力電圧スイング
もまた、使うことが出来るのは言うまでもない。

Ｆ９発明の詳細な説明したように、本発明は、小さなスイングの信号で
動作することの出来る０Ｍ０５回路を提供し、これによ
り、高能率で、高密度の集積度を与え、しかも電力消費
が小さいＣＭＯＳレシーバ、即ち、バッファ回路を得る
ことが出来る。

【図面の簡単な説明】

第１図は本発明のレシーバ、即ち、バッファ回路の実施
例の図、第２図はフル入力スイングが入力端子に与えら
れた時、第１図の回路の選択された点における電圧対時
間のグラフ、第３図は予期されたフル人力スイングより
も追かに小さな電圧入力スイングが受取られた時、第１
図の回路の選択された点における電圧対時間のグラフ、
第４図は第１図のレシーバ、即ち、バッファ回路の切換
特性を表わすグラフである。１２・・・・第１のＰチャンネル・トランジスタ、１４
・・・・第２のＰチャンネル・トランジスタ、１６・・
・・第１のＮチャンネル・トランジスタ、２゜・・・・
第２のＮチャンネル・トランジスタ、２２・・・・第３
のＮチャンネル・トランジスタ、２６・・・・第３のＰ
チャンネル・トランジスタ、２８・・・・第４のＮチャ
ンネル・トランジスタ、３２・・・・第４のＰチャンネ
ル・トランジスタ、３４・・・・第５のＮチャンネル・
トランジスタ、３８・・・・第５のＰチャンネル・トラ
ンジスタ、４０・・・・第６のＮチャンネル・トランジ
スタ。

Claims

【特許請求の範囲】Ｐチャンネル又はＮチャンネルの何れか一方の同じ導電
型の第１及び第２トランジスタ（１２、１４）、及び上
記第１、第２トランジスタとは反対の導電型の第３トラ
ンジスタ（１６）の、制御電極以外の互に隣接した電極
を夫々接続点（Ｎ２）及び（Ｎ１）に於て相互接続して
成る第１の直列回路（１０）と、インピーダンス（２２）及び上記第３トランジスタと同
じ導電型の第４トランジスタ（２０）の、制御電極以外
の互に隣接した電極を相互接続して成る直列回路であつ
て、上記接続点（Ｎ２）及び上記第３トランジスタの相
互接続されなかつた電極間に並列接続された第２の直列
回路（１８）と、上記第１、第２、第３及び第４トラン
ジスタに接続された入力端子（ＩＮ）とを備え、上記接続点（Ｎ１）を出力端子とする半導体バツフア回
路。