JPH06169252A - プログラム可能な論理回路装置 - Google Patents

プログラム可能な論理回路装置

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JPH06169252A
JPH06169252A JP5202915A JP20291593A JPH06169252A JP H06169252 A JPH06169252 A JP H06169252A JP 5202915 A JP5202915 A JP 5202915A JP 20291593 A JP20291593 A JP 20291593A JP H06169252 A JPH06169252 A JP H06169252A
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JP
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output
signal
logic circuit
control
circuit
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JP5202915A
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Inventor
Steffen Becker
ベツカー シユテフエン
Doris Schmitt-Landsiedel
シユミツト‐ラントジーデル ドリス
Doris Keitel-Schulz
カイテル‐シユルツ ドリス
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Siemens AG
Original Assignee
Siemens AG
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    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/0175—Coupling arrangements; Interface arrangements
    • H03K19/017581—Coupling arrangements; Interface arrangements programmable
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
    • H03K19/173—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components
    • H03K19/1733—Controllable logic circuits

Abstract

(57)【要約】 【目的】 論理回路装置の処理速度を高める。 【構成】 論理セル１の各々が信号入力端２、３、制御
入力端５、６および少なくとも１つの信号出力端４を有
し、各論理セルの信号出力端が少なくとも１つの別の論
理セルの信号入力端の少なくとも１つとスイッチング要
素および導体路を介して接続可能であり、各論理セル１
の信号出力端４の前に、１つの出力ドライバ回路７が接
続され、出力ドライバ回路７が、そのドライバ出力が制
御入力端に与えられているディジタル信号により信号値
に相応して零と異なる高さに設定可能であるように制御
可能である。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、（ａ）行および列に配
置されているコンフィギュレーション可能な論理セルを
含んでおり、（ｂ）スイッチング要素を介して互いに接
続可能な導体路を含んでおり、（ｃ）論理セルの各々が
信号入力端、制御入力端および少なくとも１つの信号出
力端を有し、（ｄ）１つの論理セルの信号出力端が少な
くとも１つの別の論理セルの信号入力端の少なくとも１
つとスイッチング要素および導体路を介して接続可能で
あり、（ｅ）各々の論理セルの信号出力端の前に、制御
入力端の１つと接続されている１つの出力回路が接続さ
れているプログラム可能な論理回路装置に関する。
【０００２】
【従来の技術】プログラム可能な論理回路装置はたとえ
ば文献「フィールド・プログラマブル・ゲートアレイの
アーキテクチュア：エリア効率への論理ブロック機能の
影響」、ローズ（Rose,J）ほか、固体回路のＩＥＥＥジ
ャーナル、第２５巻、第５号、１９９０年１０月から公
知である。このような回路装置は規則的にたとえば行お
よび列のなかに配置されている多数の論理セルを含んで
いる。論理セルは複数の入力信号端子、少なくとも１つ
の出力信号端子および制御信号に対する端子を有する。
論理セルはたとえば組み合わせ論理機能を実現し得るメ
モリ要素および回路手段を含んでいる。回路手段および
メモリ要素は一連の予め定められた可能な信号枝路を介
して互いに接続可能である。メモリ要素の出力端は直接
にまたは回路手段を介してその入力端に帰還結合され得
る。論理セルの出力端はメモリ要素の出力端と、または
回路手段の出力端と接続可能である。メモリ要素の入力
端はさらに直接に入力信号端子と接続可能である。前記
の接続枝路のなかに多重化装置が接続されており、それ
により可能な接続枝路の１つが選択される。論理セルを
コンフィギュレーションするため制御入力端に制御信号
が与えられ、それにより多重化装置が制御される。
【０００３】さらに接続線およびそれらを電気的に接続
するためのスイッチング要素が存在している。スイッチ
ング要素は、それらにより２つの交叉する接続線が互い
に電気的に接続されるように制御可能である。こうして
論理セルの出力端が別の論理セルの入力端と接続され
る。制御信号による論理セルの構成および論理セルの相
互接続により、状態を記憶する１つのスイッチング回
路、すなわち１つの論理インターロックが実現される。
【０００４】互いに接続されている論理セルの間の接続
線に沿う信号遅延時間は周知のように線の長さの増大と
共に増大する。こうして長い接続は装置により実現され
るスイッチング回路の処理速度を減ずる。従って、信号
伝播時間について述べることは、スイッチング回路を実
現する論理ゲート機能を種々の論理セルおよびそれらの
接続の上に置いた後に初めて可能である。
【０００５】
【発明が解決しようとする課題】本発明の課題は、冒頭
に記載した種類の形式のプログラム可能な論理回路装置
に対する論理セルを、論理回路装置の処理速度が高めら
れるように改良することである。
【０００６】
【課題を解決するための手段】上述の課題を解決するた
め、本発明においては、出力ドライバ回路のドライバ電
力を制御可能とする。
【０００７】
【実施例】以下、図面に示されている実施例により本発
明を説明する。種々の図面中の相応する要素には等しい
符号が付されている。
【０００８】図１に示されている論理セル１は出力ドラ
イバ回路７および残りの回路８を有する。論理セル１に
はそれに一連の入力信号端子２、３が導かれており、そ
れらのうち１つの入力信号端子２は出力ドライバ回路７
と接続されている。他の入力信号端子３は論理セルの残
りの回路８と接続されている。残りの回路８は出力ドラ
イバ回路７に導かれる出力端９を有する。出力ドライバ
回路７の出力端４は論理セル１の出力端としての役割を
する。出力ドライバ回路７は論理セル１の制御入力端６
と接続されている。別の制御入力端５は論理セルの残り
の回路８と接続されている。制御入力端５、６に与えら
れている信号は論理セル１のコンフィギュレーションを
行う役割をする。
【０００９】論理セルの残りの回路８はたとえば、図面
には示されていないが、たとえば１つのルックアップテ
ーブルのような組み合わせ論理関数を発生するための装
置およびメモリ要素を含んでいる。要素相互間の多数の
接続が存在している。マルチプレクサ装置により特定の
信号枝路が設定される。制御入力端６に与えられている
信号Ｓにより出力ドライバ回路７のドライバ出力が高く
も低くも設定される。こうして出力端４に接続されるキ
ャパシタンス性負荷の充電状態切換に対して出力ドライ
バ回路７のなかで種々の電流強度が設定され得る。容量
性負荷は、出力端４に接続されており論理セル１を少な
くとも１つの別の論理セルと接続する導線の導線キャパ
シタンスに相当する。この負荷は導線の長さおよび接続
される論理セルの数の増大と共に増大する。論理Ｈレベ
ルから論理Ｌレベルへの出力端４における論理レベルの
移行の際に、出力ドライバ段７により電流が受け入れら
れる。他の場合には電流が供給される。従って論理セル
は、その出力ドライバ出力がその出力端に接続されてい
る負荷に適応され得るという利点を有する。
【００１０】図２には出力ドライバ回路７の１つの実施
例が示されている。それはその入力端９とその出力端４
との間にスイッチング可能な増幅器３０、３１を有する
２つの並列に接続されたデータ枝路を含んでいる。それ
らはそれらの制御入力端３５、３６に与えられている信
号によりスイッチオンまたはスイッチオフ可能である。
増幅器３０、３１の制御入力端３５、３６はノット‐オ
ア‐スイッチング要素（ＮＯＲ）３２、３３の出力端と
接続されている。ノット‐オア‐スイッチング要素（Ｎ
ＯＲ）にはそれぞれ論理セルの信号入力端２におけるレ
リーズ信号ＯＥおよび制御論理回路３４の出力信号が供
給される。制御入力端６に与えられている信号Ｓは制御
論理回路３４に供給される。
【００１１】レリーズ信号ＯＥにより出力ドライバ回路
が能動化される。信号ＯＥがＬレベルを有すると、ノッ
ト‐オア‐スイッチング要素３２、３３の出力端に制御
論理回路３４の否定されたそのつどの出力信号が現れ
る。レリーズ信号ＯＥに対するＨレベルの際にはスイッ
チング要素（ＮＯＲ）３２、３３の出力端に常にＬレベ
ルが生ずる。制御入力端３５、３６におけるＬレベルに
より増幅器段３０、３１がスイッチオフされる。制御論
理回路３４は、その入力信号Ｓに関係してその出力信号
の少なくとも１つがＬレベルであるという機能を満足す
る。それにより、レリーズ信号ＯＥがＬレベルであると
仮定して、増幅器段３０、３１の少なくとも１つがスイ
ッチオンされる。
【００１２】一方では、増幅器段３０、３１を同種に構
成し、両増幅器段が等しいドライバ出力をもたらすよう
にすることが可能である。他方では、増幅器段３０、３
１は、異なるドライバ出力を有するように、相異なるよ
うに構成することができる。第１の場合には出力ドライ
バ段７のスイッチング可能なドライバ出力は増幅器段３
０、３１の並列接続により達成される。第２の場合には
相異なるドライバ出力は増幅器段３０、３１の間の切換
によっても並列接続によっても達成される。これらの異
なるドライバ出力は制御論理回路３４により設定され
る。
【００１３】図３には出力ドライバ回路７の別の実施例
が示されている。そのスイッチオフ可能な増幅器段３
０、３１は２つの異なるドライバ出力を有する３ステー
ト段として構成されている。このことは出力トランジス
タの寸法を異ならせることにより達成される。制御論理
回路３４は、それぞれ増幅器段３０、３１の１つだけが
接続されているように構成されている。そのつどの他の
増幅器段はスイッチオフされている。
【００１４】３ステート段３０、３１の原理的構成を３
ステート段３０を例として説明する。ドレイン‐ソース
間パスで直列に接続されている異なる極性の２つのＭＯ
Ｓトランジスタが２つの供給電位ＶＤＤ、ＶＳＳの間に
配置されている。ｐチャネルＭＯＳトランジスタ４０は
正の供給電位ＶＤＤと接続されており、ｎチャネルＭＯ
Ｓトランジスタ４１は負の供給電位ＶＳＳと接続されて
いる。それらのゲート端子はノット‐アンド‐スイッチ
ング要素（ＮＡＮＤ）４３またはノット‐オア‐スイッ
チング要素（ＮＯＲ）４２の出力端と接続されている。
スイッチング要素４２、４３の入力端の１つは出力ドラ
イバ段の信号入力端９である。入力端の他方は３ステー
ト段の制御入力端３５である。スイッチング要素４３は
直接に、またスイッチング要素４２は否定されてこの制
御入力端３５と接続されている。ＭＯＳトランジスタ４
０、４１のこの駆動は、増幅器段３０が３つの状態の１
つをとり得るように働く。すなわち、ＭＯＳトランジス
タ４０のみが導通しているか、ＭＯＳトランジスタ４１
のみが導通しているか、両ＭＯＳトランジスタ４０、４
１が遮断されているかである。こうしてＨレベルか、Ｌ
レベルか、高抵抗状態かが生ずる。
【００１５】制御論理回路３４は、それらの出力端のた
だ１つがＬレベルを有するように構成されている。それ
により増幅器段３０、３１のただ１つが能動化される。
こうして制御論理回路３４は１アウトオブ２デコーダと
して動作する。そのためにそれらの出力端の１つは直接
に制御入力端６と接続されており、それらの出力端の他
方はインバータ４５を介して制御入力端６と接続されて
いる。
【００１６】図４には制御論理回路３４に対する別の実
施例が示されている。それは、図３の３ステート段３
０、３１が等しいドライバ出力を有するとき、すなわち
同一の寸法を有するときに使用される。低いドライバ出
力の場合にはそれらの出力端のただ１つがＬレベルを有
し、高いドライバ出力の場合には両出力端がＬレベルを
有する。そのためにそれらの出力端の１つは内部で固定
的にＬレベルにおかれており、出力端の他方は制御入力
端６と接続されている。
【００１７】以上にのべた図２ないし図４の実施例で
は、信号枝路を並列に接続されたそれぞれただ２つの増
幅器段３０、３１が存在している。一般的には２つより
も多い増幅器段が並列に接続され得る。もし増幅器段が
相異なるドライバ出力を有するならば、たとえば１アウ
トオブｎデコーダが制御論理回路として使用される。も
し増幅器段がそれぞれ等しいドライバ出力を有するなら
ば、各設定可能なドライバ出力に対する印加により相異
なる数のＬレベルがその出力端子に存在する制御論理回
路が使用される。そのためにディジタルのサーモメータ
デコーダが使用されることは有利である。その際に制御
論理回路の入力端に与えられているビット組み合わせの
各々に出力ドライバ回路の特定のドライバ出力が対応付
けられている。
【００１８】さらに、増幅器段３０、３１に、制御入力
端が直接に信号入力端２と接続されている別の増幅器段
が信号枝路に関して並列に接続されるようにすることも
可能である。この増幅器段はその場合に直接にレリーズ
信号ＯＥによりスイッチング可能である。
【図面の簡単な説明】
【図１】本発明による論理セルの接続図。
【図２】論理セルに含まれている出力ドライバ回路の第
１の実施例の接続図。
【図３】出力ドライバ回路の第２の実施例の接続図。
【図４】出力ドライバ回路に含まれている制御論理回路
の１つの実施例の接続図。
【符号の説明】
１ 論理セル ２、３ 信号入力端 ４ 信号出力端 ５、６ 制御入力端 ７ 出力ドライバ回路 ８ 残りの回路 ９ 残りの回路８の出力端（出力ドライバ段の入力
端） ３０、３１ 増幅器段 ３３ スイッチング要素 ３４ 制御論理回路 ３５ 制御入力端 ４０ ｐチャネルＭＯＳトランジスタ ４１ ｎチャネルＭＯＳトランジスタ ４２ ノット‐オア‐スイッチング要素 ４３ ノット‐アンド‐スイッチング要素 ４５ インバータ ＯＥ レリーズ信号
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０３Ｋ 19/177 9383−5Ｊ (72)発明者 ドリス カイテル‐シユルツ ドイツ連邦共和国 8000 ミユンヘン 10 ニーメラーアレー 10

Claims (7)

    【特許請求の範囲】
  1. 【請求項１】（ａ）行および列に配置されているコンフ
    ィギュレーション可能な論理セル（１）を含んでおり、
    （ｂ）スイッチング要素を介して互いに接続可能な導体
    路を含んでおり、（ｃ）論理セル（１）の各々が信号入
    力端（２、３）、制御入力端（５、６）および少なくと
    も１つの信号出力端（４）を有し、（ｄ）各論理セルの
    信号出力端が少なくとも１つの別の論理セルの信号入力
    端の少なくとも１つとスイッチング要素および導体路を
    介して接続可能であり、（ｅ）各論理セル（１）の信号
    出力端（４）の前に出力ドライバ回路（７）が接続さ
    れ、出力ドライバ回路（７）は第１および第２の供給電
    位に対する端子を有し、かつ制御入力端（６）の少なく
    とも１つと接続されているプログラム可能な論理回路装
    置において、出力ドライバ回路（７）が、そのドライバ
    出力が制御入力端に与えられているディジタル信号によ
    り信号値に相応して零と異なる高さに設定可能であるよ
    うに制御可能であることを特徴とするプログラム可能な
    論理回路装置。
  2. 【請求項２】（ａ）出力ドライバ回路（７）が１つの入
    力端および少なくとも２つの出力端を有する制御論理回
    路（３４）と、各１つの制御入力端（３５、３６）およ
    び第１および第２の供給電位に対する各１つの端子を有
    する少なくとも２つのスイッチオフ可能な増幅器段（３
    ０、３１）とを含んでおり、（ｂ）制御論理回路（３
    ４）の入力端が論理セルの制御入力端（６）の一方と接
    続されており、また制御論理回路（３４）の出力端が増
    幅器段（３０、３１）の制御入力端（３５、３６）のそ
    れぞれ１つと接続されており、（ｃ）増幅器段（３０、
    ３１）の入力／出力信号枝路が並列に接続されており、
    （ｄ）制御論理回路（３４）がその出力端に、増幅器段
    （３０、３１）の少なくとも１つをスイッチオン可能で
    あり、また他方の増幅器段をスイッチオフ可能である信
    号を発生することを特徴とする請求項１記載のプログラ
    ム可能な論理回路装置。
  3. 【請求項３】 増幅器段（３０、３１）が異なるドライ
    バ出力を有することを特徴とする請求項２記載のプログ
    ラム可能な論理回路装置。
  4. 【請求項４】 ｎ個の増幅器段が存在しており、また制
    御論理回路（３４）が１アウトオブｎデコーダであるこ
    とを特徴とする請求項３記載のプログラム可能な論理回
    路装置。
  5. 【請求項５】 増幅器段（３０、３１）が３ステート段
    であることを特徴とする請求項２記載のプログラム可能
    な論理回路装置。
  6. 【請求項６】 出力ドライバ回路（７）がレリーズ信号
    （ＯＥ）に対する端子を有し、レリーズ信号（ＯＥ）に
    対する端子が増幅器段（３０、３１）の制御入力端（３
    ５、３６）の各々と論理スイッチング要素（３２、３
    ３）により、増幅器段（３０、３１）がレリーズ信号
    （ＯＥ）により共通にスイッチオフ可能であるように接
    続されていることを特徴とする請求項２記載のプログラ
    ム可能な論理回路装置。
  7. 【請求項７】 増幅器段（３０、３１）の信号枝路に別
    の増幅器段が並列に接続されており、その制御入力端が
    レリーズ信号（ＯＥ）に対する端子と直接接続されてい
    ることを特徴とする請求項６記載のプログラム可能な論
    理回路装置。
JP5202915A 1992-07-27 1993-07-23 プログラム可能な論理回路装置 Pending JPH06169252A (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
DE4224804.3 1992-07-27
DE4224804A DE4224804C1 (de) 1992-07-27 1992-07-27 Programmierbare logische Schaltungsanordnung

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JPH06169252A true JPH06169252A (ja) 1994-06-14

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ID=6464228

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JP5202915A Pending JPH06169252A (ja) 1992-07-27 1993-07-23 プログラム可能な論理回路装置

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Families Citing this family (43)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5221865A (en) * 1991-06-21 1993-06-22 Crosspoint Solutions, Inc. Programmable input/output buffer circuit with test capability
KR960003042B1 (ko) * 1992-05-26 1996-03-04 가부시끼가이샤 도시바 데이타 출력 장치
US5550843A (en) * 1994-04-01 1996-08-27 Xilinx, Inc. Programmable scan chain testing structure and method
US5602494A (en) * 1995-03-09 1997-02-11 Honeywell Inc. Bi-directional programmable I/O cell
US5552721A (en) * 1995-06-05 1996-09-03 International Business Machines Corporation Method and system for enhanced drive in programmmable gate arrays
US5798959A (en) * 1995-07-14 1998-08-25 Sgs-Thomson Microelectronics S.R.L. Method and device for soft-driving an array of logic gates and suppression of switching distortion
US5648733A (en) * 1995-11-01 1997-07-15 Lsi Logic Corporation Scan compatible 3-state bus control
DE19545904C2 (de) * 1995-12-08 1998-01-15 Siemens Ag Integrierte Schaltung mit programmierbarem Pad-Treiber
JPH09214315A (ja) * 1996-02-08 1997-08-15 Toshiba Corp 出力バッファ、半導体集積回路、及び出力バッファの駆動能力調整方法
US5783963A (en) * 1996-02-29 1998-07-21 Lexmark International, Inc. ASIC with selectable output drivers
US5804985A (en) * 1996-04-02 1998-09-08 Motorola, Inc. Programmable output buffer and method for programming
US5767698A (en) * 1996-06-06 1998-06-16 International Business Machines Corporation High speed differential output driver with common reference
US5952847A (en) * 1996-06-25 1999-09-14 Actel Corporation Multiple logic family compatible output driver
US5767701A (en) * 1996-06-28 1998-06-16 Cypress Semiconductor Corp. Synchronous contention prevention logic for bi-directional signals
US5789944A (en) * 1996-06-28 1998-08-04 Cypress Semiconductor Corp. Asynchronous anticontention logic for bi-directional signals
US5877632A (en) * 1997-04-11 1999-03-02 Xilinx, Inc. FPGA with a plurality of I/O voltage levels
US5958026A (en) * 1997-04-11 1999-09-28 Xilinx, Inc. Input/output buffer supporting multiple I/O standards
US6239612B1 (en) * 1997-08-20 2001-05-29 Altera Corporation Programmable I/O cells with multiple drivers
US6071314A (en) 1997-09-29 2000-06-06 Xilinx, Inc. Programmable I/O cell with dual boundary scan
US5991908A (en) * 1997-09-29 1999-11-23 Xilinx, Inc. Boundary scan chain with dedicated programmable routing
US6120551A (en) * 1997-09-29 2000-09-19 Xilinx, Inc. Hardwire logic device emulating an FPGA
US6219819B1 (en) 1998-06-26 2001-04-17 Xilinx, Inc. Method for verifying timing in a hard-wired IC device modeled from an FPGA
DE10049629C1 (de) * 2000-10-05 2002-08-01 Hagen Sankowski Programmierbare Schaltungsanordnung
US6774667B1 (en) 2002-05-09 2004-08-10 Actel Corporation Method and apparatus for a flexible chargepump scheme for field-programmable gate arrays
US6891394B1 (en) * 2002-06-04 2005-05-10 Actel Corporation Field-programmable gate array low voltage differential signaling driver utilizing two complimentary output buffers
US7378867B1 (en) * 2002-06-04 2008-05-27 Actel Corporation Field-programmable gate array low voltage differential signaling driver utilizing two complimentary output buffers
US6765427B1 (en) 2002-08-08 2004-07-20 Actel Corporation Method and apparatus for bootstrapping a programmable antifuse circuit
US7434080B1 (en) 2002-09-03 2008-10-07 Actel Corporation Apparatus for interfacing and testing a phase locked loop in a field programmable gate array
US6750674B1 (en) 2002-10-02 2004-06-15 Actel Corporation Carry chain for use between logic modules in a field programmable gate array
US6885218B1 (en) 2002-10-08 2005-04-26 Actel Corporation Parallel programmable antifuse field programmable gate array device (FPGA) and a method for programming and testing an antifuse FPGA
US7269814B1 (en) 2002-10-08 2007-09-11 Actel Corporation Parallel programmable antifuse field programmable gate array device (FPGA) and a method for programming and testing an antifuse FPGA
US6727726B1 (en) 2002-11-12 2004-04-27 Actel Corporation Field programmable gate array architecture including a buffer module and a method of distributing buffer modules in a field programmable gate array
US6946871B1 (en) * 2002-12-18 2005-09-20 Actel Corporation Multi-level routing architecture in a field programmable gate array having transmitters and receivers
US6891396B1 (en) 2002-12-27 2005-05-10 Actel Corporation Repeatable block producing a non-uniform routing architecture in a field programmable gate array having segmented tracks
US7385420B1 (en) 2002-12-27 2008-06-10 Actel Corporation Repeatable block producing a non-uniform routing architecture in a field programmable gate array having segmented tracks
US7375553B1 (en) 2003-05-28 2008-05-20 Actel Corporation Clock tree network in a field programmable gate array
US6838902B1 (en) 2003-05-28 2005-01-04 Actel Corporation Synchronous first-in/first-out block memory for a field programmable gate array
US6825690B1 (en) 2003-05-28 2004-11-30 Actel Corporation Clock tree network in a field programmable gate array
US6867615B1 (en) 2003-05-30 2005-03-15 Actel Corporation Dedicated input/output first in/first out module for a field programmable gate array
US7385419B1 (en) 2003-05-30 2008-06-10 Actel Corporation Dedicated input/output first in/first out module for a field programmable gate array
DE102004014472B4 (de) * 2004-03-24 2012-05-03 Infineon Technologies Ag Anwendungsspezifischer integrierter Halbleiter-Schaltkreis
US7498846B1 (en) 2004-06-08 2009-03-03 Transmeta Corporation Power efficient multiplexer
DE102005005090B3 (de) * 2005-02-03 2006-07-13 Infineon Technologies Ag Verfahren zum Umschalten zwischen parallel verschalteten elektronischen Bausteinen

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5942690A (ja) * 1982-09-03 1984-03-09 Toshiba Corp 半導体記憶装置
US4706216A (en) * 1985-02-27 1987-11-10 Xilinx, Inc. Configurable logic element
US4758746A (en) * 1985-08-12 1988-07-19 Monolithic Memories, Inc. Programmable logic array with added array of gates and added output routing flexibility
US4855623A (en) * 1987-11-05 1989-08-08 Texas Instruments Incorporated Output buffer having programmable drive current
JPH0777345B2 (ja) * 1988-11-04 1995-08-16 三菱電機株式会社 半導体装置
JPH0288332U (ja) * 1988-12-23 1990-07-12
US5017813A (en) * 1990-05-11 1991-05-21 Actel Corporation Input/output module with latches
US5162672A (en) * 1990-12-24 1992-11-10 Motorola, Inc. Data processor having an output terminal with selectable output impedances
US5192881A (en) * 1991-06-28 1993-03-09 Vlsi Technology, Inc. Circuit which reduces noise caused by high current outputs
US5153450A (en) * 1991-07-16 1992-10-06 Samsung Semiconductor, Inc. Programmable output drive circuit
US5247195A (en) * 1991-07-26 1993-09-21 Advanced Micro Devices, Inc. PLDs with high drive capability
US5231312A (en) * 1992-03-12 1993-07-27 Atmel Corporation Integrated logic circuit with functionally flexible input/output macrocells

Also Published As

Publication number Publication date
GB2269285A (en) 1994-02-02
GB9314039D0 (en) 1993-08-18
DE4224804C1 (de) 1994-01-13
US5394034A (en) 1995-02-28
GB2269285B (en) 1995-12-20

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