KR960003042B1 - 데이타 출력 장치 - Google Patents

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KR960003042B1
KR960003042B1 KR1019930009043A KR930009043A KR960003042B1 KR 960003042 B1 KR960003042 B1 KR 960003042B1 KR 1019930009043 A KR1019930009043 A KR 1019930009043A KR 930009043 A KR930009043 A KR 930009043A KR 960003042 B1 KR960003042 B1 KR 960003042B1
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교수께 오가와
야수노리 다나까
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가부시끼가이샤 도시바
사또 후미오
도시바 마이크로 일렉트로닉스 가부시끼가이샤
오까모또 유끼오
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    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
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    • H03K19/173—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components
    • H03K19/1733—Controllable logic circuits
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    • H03K19/1736—Controllable logic circuits by wiring, e.g. uncommitted logic arrays in which the wiring can be modified

Abstract

내용 없음.

Description

데이타 출력 장치
제1도는 본 발명의 한 실시예에 따른 구성의 회로도.
제2도는 제1도의 주요부의 구성을 도시하는 회로도.
제3도는 제1도의 주요부 출력 버퍼의 구성을 도시하는 구체적인 제1회로도.
제4도는 제1도의 주요부 출력 버퍼의 구성을 도시하는 구체적인 제2회로도.
제5도는 제1도의 주요부 출력 버퍼의 구성을 도시하는 구체적인 제3회로도.
제6도는 제1도의 주요부 출력 버퍼의 구성을 도시하는 구체적인 제4회로도.
제7도는 제1도의 주요부 출력 버퍼의 구성을 도시하는 구체적인 제5회로도.
제8도는 제1도의 주요부 출력 버퍼의 구성을 도시하는 구체적인 제6회로도.
제9도는 제3도의 회로의 출력 전류값이 결정되기 위한 신호 대응도.
제10도는 제5도 회로의 컨덕턴스 값이 결정되기 위한 신호 대응도.
제11도는 제1도의 주요부의 래치형 제어 회로의 구성을 도시하는 구체적인 제1회로도.
제12도는 제1도의 주요부의 래치형 제어 회로의 구성을 도시하는 구체적인 제2회로도.
제13도는 제1도의 주요부의 래치형 제어 회로의 구성을 도시하는 구체적인 제3회로도.
제14도는 제1도의 회로의 동작을 도시하는 타이밍차트.
제15도는 제14도의 타이밍 차트에 따라 얻어지는 신호 상태도.
제16도는 제13도의 회로의 출력 설정 상태도.
제17도는 상기 제2도의 회로에 제13도의 회로 구성을 응용한 회로도.
제18도는 본 발명의 다른 실시예의 구성을 도시하는 회로도.
제19도는 종래 기술에 관한 반도체 칩 내에 있어서 출력 회로의 구성을 도시하는 제1회로도.
제20도는 종래 기술에 관한 LSI 칩의 예를 도시하는 패턴 평면도.
제21도는 종래 기술에 관한 프로그래머블 로직 디바이스의 구성을 도시하는 패턴 평면도.
제22도는 종래 기술에 관한 반도체 칩 내에 있어서 출력 구성을 도시하는 제2회로도.
* 도면의 주요부분에 대한 부호의 설명
1 : 보드 2-1,2-2 : 반도체 칩
3 : 패드 4 : 출력 버퍼
4a,4b,4c : 서브 버퍼 5 : 입력 버퍼
6,6-1,6-2 : 칩형 제어 회로 6a : 래치 회로
본 발명은 특히 반도체 집적 회로상에 구축되는 데이타 출력 장치에 관한 것이다.
종래의 반도체 집적 회로 칩에 있어서는 사용자가 요구한 시스템의 사양을 실현하기 위해 그 사양을 만족하는 출력 특성을 갖는 출력 버퍼가 설계된다.
제19도는 상기 사양을 만족하는 출력 버퍼(31)이 각 패드(32)에 접속된 출력 회로의 회로도이다. 이와 같이 반도체 칩 내에서 공급되는 신호(D0, D1및 D2)는 사양에 따라 결정된 출력 특성을 지닌 출력 버퍼(31)에만 접속되어 패드(32)에서 출력된다.
또 표준 셀이나 게이트 어레이로 대표되는 반주문형 집적 회로에서는 미리 임의의 출력 특성을 가진 I/O셀(입출력 버퍼)를 복수개 준비해두고, 사양에 맞추어 I/O 셀을 선택해서 패드와 접속되어 있다.
제20도는 제2종래예로, 상기 반 주문형 LSI의 예를 도시하는 패턴 평면도이다. 주문형으로 된 내부 회로(33)에서 인출되는 신호선이 입출력 버퍼(34)를 통해 패드(35)에 접속되어 있다.
제21도는 제3종래예로, 프로그래머블 로직 디바이스(PLD)의 구성을 도시하는 패턴 평면도이다. PLD는 OR 게이트나 AND 게이트가 미리 어레이상으로 구성된 어레이 패턴(36)을 갖는다. 패드(37)에는 소정의 출력 특성을 갖는 I/O셀(38)이 접속되어 있고, 어레이 패턴(36)내의 소정의 신호를 입출력한다.
LSI 칩의 제조 후, 사용자에 의한 사양 변경이나 그 칩을 기능 시험한 결과, 예를 들면 패드에 접속된 출력 버퍼의 부하 구동력이 너무 커서 노이즈가 발생하거나, 부하 구동력이 너무 작아서 속도 사양을 만족하지 않는 등의 문제가 발생한다. 이와 같은 경우, 출력 특성의 변경이 필요하다.
상기 출력 특성을 변경하는 경우, 제19도, 제20도의 구성에서는 소정의 출력 특성을 만족하도록 회로 정수를 재조정해서 출력 버퍼(31)이나 입출력 버퍼(34)부분의 마스크 데이타를 수정해서 교체하게 된다. 따라서, 칩의 제조 비용 및 개발 기간이 현저히 증대된다.
게이트 어레이나 표준 셀 등의 반주문형 집적 회로에 있어서도 상술한 바와 같은 문제가 발생하면 I/O 셀을 소정의 출력 특성을 만족하는 다른 I/O 셀로 교체해야 하고, 마스크 데이타의 변경이 필요해지기 때문에 칩의 제조 비용이나 개발기간의 증대를 피할 수 없다.
또 PLD 등의 리바이스에 있어서도 미리 칩 주변의 패드 근처에 소정 출력 특성을 만족하는 I/O 회로가 고정 접속되어 있기 때문에 I/O 칩에 다양한 출력 특성이 요구된 경우 그 대응이 곤란하다.
제22도는 제4종래예이고, 미리 각 출력 회로부에 3개의 출력 버퍼(41,42 및 43)을 병렬 접속해서 준비된 회로이다. 각 출력 버퍼(41,42 및 43)은 독립된 제어 신호가 패드(44)에서 각각 입력되어 외부에서 제어된다. 반도체 칩 내에서 공급되는 신호(D0, D1및 D2)는 출력 버퍼(41,42 및 43)의 제어에 따라 특성이 설정된 출력 버퍼(45,46 및 47) 각각을 통해 각 패드(48)에서 출력된다.
상기 구성에 따르면, 칩 제조후에 상술한 바와 같은 출력 버퍼 변경 문제가 발생해도 어느 정도 출력 특성을 변경할 수 있다. 이 방법에 따르면 마스크 데이타의 변경에 기인하는 개발기간 증대는 회피되나, 외부에서 제어 신호를 받기 위한 패드 및 입력 회로가 별도로 필요하기 때문에 칩 면적이 대폭 증대함과 동시에 제조 비용 증대를 초래한다.
이와 같이 종래에는 반도체 칩 제조 후에 발생한 출력 특성의 변경에 대한 마스크 데이타의 수정, 교체라는 시간적인 문제, 칩 면적의 대폭 증대, 제조 비용증대라는 결점이 있다.
본 발명은 상기와 같은 사정을 고려한 것으로, 그 목적은 반도체 칩 제조 후에 발생한 출력 특성을 칩 면적 및 제조 비용의 증대없이 용이하게 변경할 수 있고, 반도체 칩에 있어서 개발 기간을 대폭 단축할 수 있는 데이타 출력 장치를 제공하는 것이다.
본 발명의 데이타 출력 장치는 반도체 칩상에 설치된 외부 접속용 패드, 상기 패드에서 반도체 칩 내부로 뻗는 신호 경로 도중에 설치된 복수개의 서로 병렬 접속되는 서브 버퍼 회로, 상기 서브 버퍼 회로 각각에서 도출된 서브 버퍼 회로의 동작을 제어하기 위한 제어 단자, 상기 제어 단자에 접속되는 반도체 칩 내의 칩형 제어 회로, 상기 래치형 제어 회로의 출력을 반도체 칩 외부의 신호로 제어하는 프로그램 수단을 구비하고, 상기 복수의 서브 버퍼 회로의 동작을 제어함으로써 원하는 특성을 갖는 하나의 버퍼 회로로서 기능시켜서 상기 패드와 신호 경로를 결합시키는 것을 특징으로 한다.
본 발명에서는 각각 독립으로 동작 제어 가능한 제어 단자를 가진 서브 버퍼 회로를 반도체 칩 내부에 미리 복수개 병렬 접속한다. 그리고, 서브 버퍼 회로의 제어 단자에 래치형 제어 회로의 출력을 접속함으로써 외부 신호로 전기적으로 서브 버퍼 회로의 특성이 프로그램된다.
이하, 도면을 참조해서 본 발명을 실시예에 따라 설명한다.
제1도는 본 발명의 한 실시예에 의한 데이타 출력 장치의 구성을 도시하는 회로도이다. 보드(1)상에 반도체 칩(2-1 및 2-2)가 탑재되어 있다. 양 반도체 칩상에는 외부 접속용 패드(3)이 복수 설치되어 있다. 패드(3)에서 반도체 칩 내부로 이어지는 신호 경로 도중에는 출력 버퍼(4), 입력 버퍼(5)가 소정 위치에 설치되어 있다. 이 출력 버퍼(4)는 후술하지만 복수개의 서로 병렬 접속되는 서브 버퍼의 집합으로 구성되어 있다.
반도체 칩(2a 및 2b) 내에는 각각 래치 회로가 직렬 접속된 래치형 제어 회로(6-1 및 6-2)가 배치되어 있다. 이들 래치형 제어 회로의 데이타 입력은 입력 버퍼(5)를 통해 신호(DIN)이 공급되어 이루어진다. 래치형 제어 회로(6-1)에서 (6-2)로의 신호(DIN) 공급은 출력 버퍼(4), 보드(1)상의 배선(7), 입력 버퍼(5)를 경유해서 이루어진다. 클럭 신호(CLK)는 입력 버퍼(5)를 통해 래치형 제어 회로(6-1 및 6-2)의 클럭 단자로 함께 공급된다.
래치형 제어 회로(6-1 및 6-2)의 병렬 출력은 출력 버퍼(4)를 구성하는 서브 버퍼의 동작 제어 단자에 각각 접속된다. 따라서, 외부 신호로 래치형 제어 회로(6-1 또는 6-2)의 병렬 출력을 조작해서 서브 버퍼의 특성을 전기적으로 프로그램한다. 이 결과, 출력 버퍼(4)가 원하는 출력 특성을 갖는 하나의 출력 버퍼로서 기능하게 된다.
제2도는 제1도 주요부의 구성을 도시하는 회로도로서, 반도체 칩 내부에 구성되는 본 발명의 주요부이다. 출력 버퍼(4)가 서브 버퍼(4a,4b 및 4c)로 나누어져 있다. 3개의 3비트 래치 회로(6a)가 직렬 접속되어 래치형 제어 회로(6)를 구성한다. 데이타 입력 신호(DIN), 클럭 입력 신호(CLK)는 래치 회로(6a) 각각에 패드(3), 입력 버퍼(5)를 통해 공통으로 공급된다.
래치형 제어 회로(6)의 병렬 출력은 서브 버퍼(4a,4b 및 4c)의 각 제어 단자로 입력된다. 특성이 제어된 각 출력 버퍼(4)에는 각각 칩 내부에서의 신호(D0, D1및 D2)가 입력되고, 각 패드(3)을 통해 신호(Z0, Z1및 Z2)가 출력된다.
제3도 내지 제8도는 각각 상기 출력 버퍼(4)에 있어서의 구체적인 회로도이다. 이후 편의상 출력 버퍼(4)를 단지 버퍼(4)로 한다.
먼저, 제3도의 회로예에 대해서 설명한다. 3단계 버퍼를 구성하는 서브 버퍼(4a-1,4b-1 및 4c-1)의 각각 독립된 동작 제어 단자에는 신호(E0, E1및 E2)가 입력되고, 데이타 입력은 각각의 서브 버퍼 공통으로 DN이 입력된다. 데이타 출력은 상기 서브 버퍼의 출력 단자가 공통으로 패드(3)에 접속되어 패드(3)에서 출력된다.
상기 제3도의 회로의 출력 전류값의 결정은 예를 들면 다음과 같이 행해진다. 서브 버퍼 각각의 출력 전류값(Io)를, 4a-1을 4mA, 4b-1은 8mA, 4c-1은 12mA로 설계하고, 신호(E0, E1및 E2)의 “0”, “1”을 조합함으로써 각각의 서브 버퍼(4a-1,4b-1 및 4c-1)의 동작을 제어하고, 1개의 버퍼(4)로서의 출력 전류값(Iot)가 변경 가능해진다.
제9도는 상술한 경우의 신호(E0, E1및 E2)에 대한 버퍼(4)의 출력 전류값(Iot)를 도시하는 대응도이다. 예를 들면, E0가 “1”, E1이 “0”, E2가“1”로 설정된 경우, 서브 버퍼(4a-1 및 4c-1)은 도통 가능 상태, 4b-1은 도통 불가능 상태로 된다. 따라서, 1개의 버퍼(4)로부터의 출력 전류값은 4+12=16mA로 된다.
이와 같이 제9도의 예에 있어서는 신호(E0, E1및 E2)의 “0”, “1”의 조합에 의해 4mA, 8mA, 12mA, 16mA, 20mA, 24mA, HZ(하이 임피던스)의 7단계로 버퍼(4)의 출력 전류값(Iot)를 변경할 수 있다.
다음에 제4도의 회로예에 대해서 설명한다. 서브 버퍼(4a-2,4b-2 및 4c-2)은 데이타 입력이 공통으로 신호(DN)이고, 각 출력은 전송 게이트(TG1)의 입력측에 접속되어 있다. 각 TG1의 출력은 모두 패드(3)에 접속되어 있다. 여기서 각각의 TG1의 독립된 동작 제어 단자에는 EN0, EN1, E2가 입력된다.
제4도의 회로예에서도 제3도의 구성과 마찬가지로 서브 버퍼(4a-2,4b-2 및 4c-2) 각각의 출력 전류값이 소정값으로 되도록 설계하고, 전송 게이트(TG1)로 입력되는 신호의 EN0, EN1, E2의 “0”, “1”을 조합함으로써 1개의 버퍼(4)로서의 출력 전류값을 변경할 수 있다.
다음에 제5도의 회로예에 대해서 설명한다. 서브 버퍼로서 형성된 클럭 인버터(4a-3 및 4b-3), 인버터(4c-3)의 데이타 입력은 공통으로 신호(DN)이고, 각 출력은 공통 접속되어 전단부(4p1)을 형성하고, 최종단의 인버터(4m-1)의 입력에 접속되고, 그 출력은 패드(3)에 접속되어 있다.
상기 제5도의 회로는 전단부(4p1)의 컨덕턴스(gm)의 값을 변경함으로써 최종단의 인버터(4m-1)의 출력 스류 레이트를 제어할 수 있어서, 예를 들면 다음과 같이 된다. gm의 값을 클럭 인버터(4a-3)은 3, 4b-3은 2, 인터버(4c-3)은 1로 설정한다. 그리고 신호(E0및 E1)의 “0”, “1”의 조합으로, 각 클럭 인버터(4a-3 및 4b-3)을 동작 제어할 수 있다.
제10도는 상기 경우의 신호(E0및 E1)에 대한 버퍼(4)의 gm의 값을 도시하는 것이다. 예를 들면, E0가 “0”, E1이 “1”로 설정된 경우, 클럭 인버터(4a-3)은 도통 불가능, 4b-3은 도통 가능해진다. 따라서, 최종단의 인버터(4m-1)을 구동하는 전단부(4p1)의 gm은 2+1=3으로 된다.
이와 같이 제10도의 예에 있어서는 4c-3의 gm을 1로 하고, 신호(E0및 E1)의 “0”, “1”을 조합함으로써 전단부(4p1)의 gm을 1,3,4,6의 4단계로 변경 가능하고, 따라서 최종단의 인버터(4m-1)의 스류 레이트를 4단계로 제어할 수 있다.
다음에 제6도의 회로예에 대해서 설명한다. 데이타 입력 신호(DN)이 입력되는 최종단 버퍼(4m-2)의 입력단에는 3개의 전송 게이트(TG1)의 출력측이 공통 접속되어 있다. 3개의 전송 게이트(TG1) 각각의 제어 단자에는 신호(EN0, EN1및 EN2)가 공급된다. TG1의 입력측은 각각 접지 전압(GNP)와의 사이에 형성된 용량(C1)이 접속되어 있다.
상기와 같이 구성된 전단부(4p2)는 용량(C1)의 값을 소정값으로 설계하면 신호(EN0, EN1및 EN2)의 조합으로 최종단 버퍼(4m-2)의 입력 단자의 용량이 변경 가능해진다. 따라서, 제5도와 마찬가지로 최종단 버퍼(4m-2)의 출력 스류 레이트도 설정된 용량값에 따라 제어 가능해진다.
다음에 제7도의 회로예에 대해서 설명한다. 이 회로는 상기 제3도의 변형예이고, 서브 버퍼(4a-4,4b-4 및 bc-4)의 각각 독립된 동작 제어 단자에는 신호(E1, E1, 및 E2)가 입력되고, 그것과는 별도로 신호(TN)이 입력되는 공통 접속된 동작 제어 단자를 설치한다. 따라서 입력 버퍼(IB1)을 부가함으로써 버퍼(4)를 쌍방향 회로로서 구성 가능하게 한다. 이 경우 신호(TN)에 의해 서브 버퍼(4a-4,4b-4 및 4c-4)를 모두 도통 불가능 상태로 하고, 그 출력을 하이 임피던스 상태로 한다. 패드(3)에서의 입력 신호는 입력 버퍼(IB1)을 통해 신호(INT)로서 칩 내부로 출력되게 된다.
다음에 제8도의 회로예에 대해서 설명한다. 이 회로는 상기 제5도의 변형예로, 최종단 인버터(4m-3)에 동작 제어 단자를 설치함으로써 입력 버퍼(IB1)에 의해 버퍼(4)를 쌍방향 회로로서 구성할 수 있다. 최종단 인버터(4m-3)의 동작 제어 단자로 입력되는 신호(TN)에 의해 최종단 인버터(4m-3)을 도통 불가능 상태로 하고, 그 출력을 하이 임피던스 상태로 한다. 그후, 패드(3)에서 입력 신호는 입력 버퍼(IB1)을 통해 신호(INT)로서 칩 내부로 출력된다.
제11도 내지 제13도는 각각 상기 제2도에 있어서 래치형 제어 회로(6)의 구체적인 구성을 도시하는 회로도이다. 먼저 제11도의 회로예에 대해서 설명한다. 9개의 플립플롭 회로(FF0)가 캐스케이드 접속되어 9비트의 시프트 레지스터를 구성하고 있다. 이들 플립플롭 회로(FF0)는 각각 단자(CP)에 공통으로 입력되는 클럭 신호(CLK)에 동기하여 데이타 입력 신호(DIN)을 받아서 보존한다. 9비트의 출력은 각각 독립된 출력 단자(Q)에서 얻어진다.
제14도는 상기 제11도의 회로의 동작 타이밍 차트이다. 여기서는 제11도에 있어서 플립플롭 회로(FF0)는 클럭 신호의 상승 연부에서 데이타를 취하는 타입이다. 화살표 A가 나타내는 9회째의 클럭 신호(CLK)의 상승 연부가 종료한 때의 9비트의 출력 단자에는 신호(DIN)에 의해 공급된 값이 차례로 전송되어 보존된 출력값이 얻어진다. 제5도의 상태도에 그 타이밍 차트에 따라 얻어진 출력값의 샘플을 도시한다.
상술한 바와 같은 플립플롭 회로의 3비트 단위 출력이 예를 들면, 상기 제3도에 있어서의 서브 버퍼(4a-1,4b-1 및 4c-1)의 제어 단자로의 신호(E0, E1및 E2)로서 입력되었다면 제15도에 도시하는 바와 같은 신호의 “1”, “0”의 조합에 따라 버퍼(4)로부터의 출력 전류를 소정값으로 설정할 수 있다.
다음에 제12도의 회로예에 대해서 설명한다. 이 회로는 상기 제11도의 회로의 변형예로, 프리셋트 기능, 리셋트 기능이 있는 플립플롭 회로(FF1)으로 이루어진다. 각각의 9비트 프리셋트 입력은 공통으로 신호(PRA)가 프리셋트 단자(PR)로 입력되고, 리셋트 입력도 공통으로 신호(CLA)가 리셋트 단자(CL)에 입력된다. 신호(PRA)가 “0”일 때 9비트의 출력이 모두 신호(DIN)에 관계없이 “1”로 되고, 신호(CLA)가 “0”일 때 9비트의 출력이 모두 “0”으로 된다.
다음에 제13도의 회로예에 대해서 설명한다. 이 회로는 상기 제12도의 회로에 프리셋트/리셋트의 제어 회로(11)을 다시 설치한 구성이다. 제어 회로(11)은 프리셋트 단자(PR), 리셋트 단자(CL)을 “1” 또는 “0”으로 레벨 설정하는 기능이 있다. 즉, 프리셋트 단자(PR), 단자(CL)이 제어 회로(11)의 출력(OUT1 및 OUT2)에 미리 선택적으로 접속되어 신호(ENF 및 SPC)에 의해 제어된다.
제16도는 제13도 회로의 출력 설정 상태도이다. 신호(ENF 및 SPC)의 상태에 따라, 제13도에 있어서의 9비트의 출력값이 설정된다. 또 신호(ENF)가 “0”일 때는 상기 제11도의 회로 동작과 마찬가지로 신호(DIN)에서 입력된 값이 차례로 전송되어 설정된다.
제17도는 상기 제2도의 회로에 제13도의 회로 구성을 응용한 회로도이다. 상기 제13도의 회로에서 신호(SPC)의 입력부로서 오토 클리어 회로(12)를 설치한다. 오토 클리어 회로(12)는 전원을 온(on)한 때에 그 출력이 “0”레벨이 되도록 기능한다.
따라서 플립플롭 회로의 출력 레벨을 프리셋트/리셋트 입력에 의해 결정하는 경우, 상기 제13도의 구성에서는 반도체 칩의 전원 오프(off)시마다 다음의 온일 때의 신호(SPC)에서 “1” 또는 “0”의 레벨 입력이 필요하나, 제17도의 예에서는 그럴 필요가 없다. 여기서 신호(ENT)의 입력 신호선에 접속된 VDD레벨에의 풀업 저항(Rup)은 그 입력의 NAND 게이트(ND1 및 ND2)의 한쪽 입력단을 “1”레벨로 공정하도록 설치되어 있다. 따라서, 전원을 온한 때에 오토 클리어 회로(12)에서의 출력을(OUT1 및 OUT2)로 전달할 수 있다.
만약 신호(DIN)에서의 입력에 의해 래치 회로(6a)의 출력을 설정하고자 하는 때는 신호(ENF)의 입력을 “0”레벨로 하고(OUT1,OUT2)를 “1”레벨로 고정한다. 이때 신호(FNF)의 전위가 충분히 접지 전위에 근접함과 동시에 풀업 저항(Rup)을 통해 (VDD)레벨에서 흐르는 전류가 충분히 작은값으로 되도록 풀업 저항(Rup)의 저항값이 설정된다.
제8도는 본 발명의 다른 실시예의 구성을 도시하는 회로도로, 상기 제2도의 회로에 다시 ROM(21)에 의해서도 버퍼(4)를 원하는 출력 특성으로 설정할 수 있는 구성으로 되어 있다. 즉, 셀렉터(22)가 각 버퍼(4)의 전단에 설치되어 있다. 셀렉터(22)는 신호(SEL)에 의해 미리 데이타가 프로그램된 ROM(21)의 신호와 상기 3비트 래치 회로(6a)에서의 신호(시프트 레지스터의 출력)중 어느 것을 선택 가능하게 한다.
상기 구성의 회로에서는 래치형 제어 회로(6)의 시프트 레지스터 최초의 3비트 출력 신호(LE3)과 ROM(21)의 데이타 출력 신호(RE3)(3비트)가 셀렉터(22)에 입력되어, 신호(SEL)의 “1”, “0”에 의해 어느 한쪽의 3비트 데이타가 선택된다. 선택된 3비트의 데이타는 버퍼(4)를 구성하는 서브 버퍼(도시되지 않음)의 동작을 제어하는 제어 단자에 입력된다.
상기 신호(SEL)이 “1”레벨일 때 ROM(21)에서의 신호가 선택되고, “0”레벨일 때 시프트 레지스터에서의 신호가 선택된다. 신호(SEL)의 입력 신호선에 접속된 VDD레벨에서의 풀업 저항(Rup)는 신호(SEL)의 입력이 플로팅인 때 ROM(21)에서의 데이타 신호(RE3)를 선택하기 위해 설치되어 있다.
제8도의 예에 있어서도 상기 제17도의 실시예와 마찬가지로 전원을 온하면 자동적으로 버퍼(4)의 제어단자에 ROM(21)에서의 데이타 신호(RE3)가 입력된다. 풀업 저항(Rup)의 저항값은 상기 제7도의 실시예와 같이 소정값으로 설정되어 있고, 신호(DIN)의 입력에 의해 래치형 제어 회로(6)의 각 출력[각 래치 회로(16a)의 출력]을 설정하고자 하는 때는 신호(SEL)을 “0”레벨로 하면 된다.
또 상기 ROM(21) 대신 데이타를 기입 또는 소거할 수 있는 E2PROM 등의 불휘발성 메모리를 이용하면, 신호(DIN)의 입력 설정에서 시스템의 요구를 만족하는 출력 특성으로 버퍼(4)를 설정한 후 이 설정 데이타를 ROM 데이타로서 수정 설정가능하다.
이상 각 실시예에 따르면, 본 발명의 회로의 점유 면적은 상기 제22도의 종래 구성에 비해 훨씬 작다. 상기 제22도와 마찬가지로 3개의 출력 버퍼를 구성하는데 본 발명의 제2도에서는 래치형 제어 회로(6)과 그 클럭 신호 입력, 데이타 입력용으로서 2개의 입력 패드와 2개의 입력 회로 영역이 필요할 뿐이다. 따라서, 칩상에 본 발명을 전개해도 입력 패드 및 입력 회로 영역은 중대하지 않고, 출력 버퍼 동작의 제어 단자에 접속되는 래치 회로가 서브 버퍼의 수에 따라 증대할 뿐 대폭적인 칩 면적의 증대는 없다.
또 상기 제1도에 따르면 복수개의 LSI 칩으로 구성되는 보드 시스템에 있어서 각각 래치형 제어 회로(6)의 시프트 레지스터를 칩 사이에도 직렬 접속함으로써 보드상의 모든 칩의 버퍼의 출력 특성을 1조의 클럭 신호(CLK), 데이타 입력 신호(DIN)에 의해 프로그램할 수 있다. 이 동작 기능은 I/O 회로의 평가에도 매우 유효한 수단이 된다.
또 이상과 같은 각 실시예에 따라, 병렬 접속된 서브 버퍼 및 래치형 제어 회로를 미리 독립 셀로서 준비해두면 본 발명을 표준 셀 또는 게이트 어레이 등의 반주문형 직접 회로에도 용이하게 사용할 수 있다.
또 본원 청구범위의 각 구성 요건에 병기한 도면 참조 부호는 본 발명의 이해를 용이하게 하기 위한 것으로, 본 발명의 기술적 범위를 도면에 도시한 실시예로만 한정하는 것은 아니다.
이상 설명한 바와 같이 본 발명의 데이타 출력 장치의 적용으로 반도체 칩 내부에 미리 배치된 서브 버퍼의 제어 단자에 래치형 제어 회로를 출력을 접속하고, 외부 신호로 전기적으로 서브 버퍼 특성을 프로그램할 수 있다. 따라서 마스크 데이타의 수정, 교환, 칩 면적의 대폭 증대없이 반도체 칩 제조 후에 발생한 출력 특성의 변경 요구에 대응 가능하다.

Claims (7)

  1. 반도체 칩(2-1 및 2-2)상에 설치된 외부 접속용 패드(3), 상기 패드에서 반도체 칩 내부로 뻗는 신호 경로 도중에 설치된 복수개의 서로 병렬 접속되는 서브 버퍼 회로(4a,4b 및 4c), 상기 각각의 서브 버퍼 회로에서 도출된 서브 버퍼 회로의 동작을 제어하기 위한 제어 단자, 상기 제어 단자에 접속되는 반도체 칩 내의 래치형 제어 회로(6-1,6-2 및 6) 및 상기 래치형 제어 회로의 출력을 반도체 칩 외부의 신호로 제어하는 프로그램 수단을 구비하고, 상기 복수의 서브 버퍼 회로의 동작을 제어해서 원하는 특성을 갖는 하나의 버퍼 회로로서 기능시켜 상기 패드와 신호 경로를 결합시키는 것을 특징으로 하는 데이타 출력 장치.
  2. 제1항에 있어서, 상기 래치형 제어 회로는 클럭 신호(CLK)에 동기해서 차례로 데이타를 전송하는 하나의 데이타 입력 단자 및 하나의 클럭 입력 단자를 갖는 시프트 레지스터 구조(FF0 및 FF1)인 것을 특징으로 하는 데이타 출력 장치.
  3. 제1항 또는 제2항 중 어느 항에 있어서, 상기 래치형 제어 회로 사이의 데이타는 다른 ROM 또는 불휘발성 ROM(21)의 메모리 데이타에서 병렬로 로드 가능하고, 이때 외부에서도 선택적으로 직접 로드 가능한 것을 특징으로 하는 데이타 출력 장치.
  4. 제1항 또는 제2항 중 어느 항에 있어서, 상기 래치형 제어 회로는 셋트 단자 혹은 리셋트 단자를 구비하는 것을 특징으로 하는 데이타 출력 장치.
  5. 제1항 또는 제2항 중 어느 항에 있어서, 상기 복수개의 서로 병렬 접속되는 서브 버퍼 회로는 각각 임의의 크기로 설정가능한 트랜지스터를 포함하는 것을 특징으로 하는 데이타 출력 장치.
  6. 제1항 또는 제2항 중 어느 항에 있어서, 상기 복수개의 서로 병렬 접속되는 서브 버퍼 회로 각각의 출력 스류 레이트는 변경 가능한 것을 특징으로 하는 데이타 출력 장치.
  7. 제1항 또는 제2항 중 어느 항에 있어서, 상기 복수개의 서로 병렬 접속되는 서브 버퍼 회로 및 래치형 제어 회로를 미리 독립된 셀로서 준비해두고, 마스터 슬라이스에 의해 임의로 원하는 회로가 구성되는 것을 특징으로 하는 데이타 출력 장치.
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