JPH10312230A - 駆動能力切換機能付出力バッファ装置 - Google Patents
駆動能力切換機能付出力バッファ装置Info
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- JPH10312230A JPH10312230A JP9122752A JP12275297A JPH10312230A JP H10312230 A JPH10312230 A JP H10312230A JP 9122752 A JP9122752 A JP 9122752A JP 12275297 A JP12275297 A JP 12275297A JP H10312230 A JPH10312230 A JP H10312230A
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/0175—Coupling arrangements; Interface arrangements
- H03K19/0185—Coupling arrangements; Interface arrangements using field effect transistors only
- H03K19/018585—Coupling arrangements; Interface arrangements using field effect transistors only programmable
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/0005—Modifications of input or output impedance
Abstract
(57)【要約】
【課題】駆動能力を外部デバイスの負荷容量の変化に対
応させて変更することができる駆動能力切換機能付出力
バッファ装置を提供する。 【解決手段】少なくとも一つのビットデータｂi を発生
させるビットデータ発生手段と、前記各ビットデータｂ
i に対応させて配設され、該各ビットデータｂi が入力
される複数の出力イネーブル付バッファと、前記各ビッ
トデータｂiに対応させて、前記複数の出力イネーブル
付バッファと接続され、該各出力イネーブル付バッファ
によって発生させられた内部信号ＳＧｉを外部デバイス
に対して出力する出力端子ｔi と、前記内部信号ＳＧｉ
の応答時間及び設定時間に基づいて出力イネーブル信号
を発生させ、前記出力イネーブル付バッファを出力モー
ド及びハイインピーダンスモードの一方に設定する出力
バッファ制御部３２とを有する。
応させて変更することができる駆動能力切換機能付出力
バッファ装置を提供する。 【解決手段】少なくとも一つのビットデータｂi を発生
させるビットデータ発生手段と、前記各ビットデータｂ
i に対応させて配設され、該各ビットデータｂi が入力
される複数の出力イネーブル付バッファと、前記各ビッ
トデータｂiに対応させて、前記複数の出力イネーブル
付バッファと接続され、該各出力イネーブル付バッファ
によって発生させられた内部信号ＳＧｉを外部デバイス
に対して出力する出力端子ｔi と、前記内部信号ＳＧｉ
の応答時間及び設定時間に基づいて出力イネーブル信号
を発生させ、前記出力イネーブル付バッファを出力モー
ド及びハイインピーダンスモードの一方に設定する出力
バッファ制御部３２とを有する。
Description
【０００１】
【発明の属する技術分野】本発明は、ＬＳＩに実装さ
れ、外部デバイスを駆動するための駆動能力切換機能付
出力バッファ装置に関するものである。
れ、外部デバイスを駆動するための駆動能力切換機能付
出力バッファ装置に関するものである。
【０００２】
【従来の技術】従来、ＬＳＩには出力バッファ装置が配
設され、該出力バッファ装置の各出力バッファが発生さ
せた内部信号を、前記ＬＳＩに接続された外部デバイス
に送ることによって、該外部デバイスが駆動されるよう
になっている。図２は従来の出力バッファ装置のブロッ
ク図である。
設され、該出力バッファ装置の各出力バッファが発生さ
せた内部信号を、前記ＬＳＩに接続された外部デバイス
に送ることによって、該外部デバイスが駆動されるよう
になっている。図２は従来の出力バッファ装置のブロッ
ク図である。
【０００３】図において、２１はＬＳＩ、ｂi （ｉ＝
１、２、…、ｍ）はアドレス信号又はデータ信号のｍ個
のビットデータであり、ｂ1 は最上位ビットデータ（Ｕ
ＳＢ）、ｂm は最下位ビットデータ（ＬＳＢ）である。
また、Ｂ０は各ビットデータｂ i に対応させてＬＳＩ２
１に実装されたｍ個の出力バッファであり、該各出力バ
ッファＢ０は、前記各ビットデータｂi が入力される
と、それぞれ内部信号ＳＧｉ（ｉ＝１、２、…、ｍ）を
発生させる。そして、ｔi （ｉ＝１、２、…、ｍ）は各
出力バッファＢ０に対応させて配設され、図示しない外
部デバイスに接続された出力端子であり、該出力端子ｔ
i から内部信号ＳＧｉが前記各外部デバイスに対して出
力される。
１、２、…、ｍ）はアドレス信号又はデータ信号のｍ個
のビットデータであり、ｂ1 は最上位ビットデータ（Ｕ
ＳＢ）、ｂm は最下位ビットデータ（ＬＳＢ）である。
また、Ｂ０は各ビットデータｂ i に対応させてＬＳＩ２
１に実装されたｍ個の出力バッファであり、該各出力バ
ッファＢ０は、前記各ビットデータｂi が入力される
と、それぞれ内部信号ＳＧｉ（ｉ＝１、２、…、ｍ）を
発生させる。そして、ｔi （ｉ＝１、２、…、ｍ）は各
出力バッファＢ０に対応させて配設され、図示しない外
部デバイスに接続された出力端子であり、該出力端子ｔ
i から内部信号ＳＧｉが前記各外部デバイスに対して出
力される。
【０００４】
【発明が解決しようとする課題】しかしながら、前記従
来の出力バッファ装置において、前記各出力バッファＢ
０は、ＬＳＩ２１の内部においてマスクパターン化さ
れ、図示しないウェーハ上に形成されるとともに、各出
力バッファＢ０が前記各外部デバイスを駆動するための
駆動能力は、外部デバイスの負荷容量を考慮して決定さ
れる。したがって、前記駆動能力は、外部デバイスの数
に関係なく一定にされ、変更することができない。
来の出力バッファ装置において、前記各出力バッファＢ
０は、ＬＳＩ２１の内部においてマスクパターン化さ
れ、図示しないウェーハ上に形成されるとともに、各出
力バッファＢ０が前記各外部デバイスを駆動するための
駆動能力は、外部デバイスの負荷容量を考慮して決定さ
れる。したがって、前記駆動能力は、外部デバイスの数
に関係なく一定にされ、変更することができない。
【０００５】図３は従来のＬＳＩに外部デバイスが接続
された状態を示すブロック図である。図において、２１
はＬＳＩであり、該ＬＳＩ２１にＲＯＭ２２及び増設メ
モリ２３等が接続される。該増設メモリ２３は、フォン
トＲＯＭ（ＦＯＮＴＲＯＭ）２４〜２７及びＲＡＭ２８
〜３１から成る。なお、ＲＯＭ２２及び増設メモリ２３
によって外部デバイスが構成される。
された状態を示すブロック図である。図において、２１
はＬＳＩであり、該ＬＳＩ２１にＲＯＭ２２及び増設メ
モリ２３等が接続される。該増設メモリ２３は、フォン
トＲＯＭ（ＦＯＮＴＲＯＭ）２４〜２７及びＲＡＭ２８
〜３１から成る。なお、ＲＯＭ２２及び増設メモリ２３
によって外部デバイスが構成される。
【０００６】ところで、前記ＬＳＩ２１に接続されるＲ
ＯＭ２２、増設メモリ２３等の数が変化すると、ＲＯＭ
２２、増設メモリ２３等が保有するＣ成分の容量が変化
して、前記ＲＯＭ２２、増設メモリ２３等の全体の負荷
容量が変化する。そして、各出力バッファＢ０（図２）
に必要とされる最大の駆動能力も前記負荷容量によって
変化する。ところが、前記出力バッファＢ０の駆動能力
が一定にされているので、各出力バッファＢ０の駆動能
力が必要とされる最大の駆動能力よりも大きい場合、出
力バッファＢ０の出力波形にオーバーシュート、アンダ
ーシュート等の波形歪（ひず）みが発生するだけでな
く、電磁波ノイズが発生してしまう。
ＯＭ２２、増設メモリ２３等の数が変化すると、ＲＯＭ
２２、増設メモリ２３等が保有するＣ成分の容量が変化
して、前記ＲＯＭ２２、増設メモリ２３等の全体の負荷
容量が変化する。そして、各出力バッファＢ０（図２）
に必要とされる最大の駆動能力も前記負荷容量によって
変化する。ところが、前記出力バッファＢ０の駆動能力
が一定にされているので、各出力バッファＢ０の駆動能
力が必要とされる最大の駆動能力よりも大きい場合、出
力バッファＢ０の出力波形にオーバーシュート、アンダ
ーシュート等の波形歪（ひず）みが発生するだけでな
く、電磁波ノイズが発生してしまう。
【０００７】そこで、前記ＬＳＩ２１の外部に図示しな
いダンピング抵抗を配設し、該ダンピング抵抗によって
各出力バッファＢ０の駆動能力を小さくすることが考え
られるが、前記ダンピング抵抗を配設する分だけ出力バ
ッファ装置のコストが高くなるだけでなく、図示しない
基板の配線効率が低下してしまう。また、ＬＳＩ２１に
接続される外部デバイスの負荷容量が変化する場合、前
記ダンピング抵抗の抵抗値を前記負荷容量の変化に対応
させて調整しなければならず、作業が煩わしい。
いダンピング抵抗を配設し、該ダンピング抵抗によって
各出力バッファＢ０の駆動能力を小さくすることが考え
られるが、前記ダンピング抵抗を配設する分だけ出力バ
ッファ装置のコストが高くなるだけでなく、図示しない
基板の配線効率が低下してしまう。また、ＬＳＩ２１に
接続される外部デバイスの負荷容量が変化する場合、前
記ダンピング抵抗の抵抗値を前記負荷容量の変化に対応
させて調整しなければならず、作業が煩わしい。
【０００８】これに対して、各出力バッファＢ０の最大
の駆動能力が、必要とされる駆動能力よりも小さい場
合、ＬＳＩ２１の外部に図示しないバッファを配設し、
該バッファによって各出力バッファＢ０の駆動能力を大
きくすることが考えられるが、前記バッファを配設する
分だけ出力バッファ装置のコストが高くなるだけでな
く、図示しない基板の配線効率が低下してしまう。ま
た、ＬＳＩ２１に接続される外部デバイスの負荷容量が
変化する場合、前記バッファの特性を前記負荷容量の変
化に対応させて調整しなければならず、作業が煩わし
い。
の駆動能力が、必要とされる駆動能力よりも小さい場
合、ＬＳＩ２１の外部に図示しないバッファを配設し、
該バッファによって各出力バッファＢ０の駆動能力を大
きくすることが考えられるが、前記バッファを配設する
分だけ出力バッファ装置のコストが高くなるだけでな
く、図示しない基板の配線効率が低下してしまう。ま
た、ＬＳＩ２１に接続される外部デバイスの負荷容量が
変化する場合、前記バッファの特性を前記負荷容量の変
化に対応させて調整しなければならず、作業が煩わし
い。
【０００９】本発明は、前記従来の出力バッファ装置の
問題点を解決して、駆動能力を外部デバイスの負荷容量
の変化に対応させて変更することができる駆動能力切換
機能付出力バッファ装置を提供することを目的とする。
問題点を解決して、駆動能力を外部デバイスの負荷容量
の変化に対応させて変更することができる駆動能力切換
機能付出力バッファ装置を提供することを目的とする。
【００１０】
【課題を解決するための手段】そのために、本発明の駆
動能力切換機能付出力バッファ装置においては、少なく
とも一つのビットデータを発生させるビットデータ発生
手段と、前記各ビットデータに対応させて配設され、該
各ビットデータが入力される複数の出力イネーブル付バ
ッファと、前記各ビットデータに対応させて、前記複数
の出力イネーブル付バッファと接続され、該各出力イネ
ーブル付バッファによって発生させられた内部信号を外
部デバイスに対して出力する出力端子と、前記内部信号
の応答時間及び設定時間に基づいて出力イネーブル信号
を発生させ、前記出力イネーブル付バッファを出力モー
ド及びハイインピーダンスモードの一方に設定する出力
バッファ制御部とを有する。
動能力切換機能付出力バッファ装置においては、少なく
とも一つのビットデータを発生させるビットデータ発生
手段と、前記各ビットデータに対応させて配設され、該
各ビットデータが入力される複数の出力イネーブル付バ
ッファと、前記各ビットデータに対応させて、前記複数
の出力イネーブル付バッファと接続され、該各出力イネ
ーブル付バッファによって発生させられた内部信号を外
部デバイスに対して出力する出力端子と、前記内部信号
の応答時間及び設定時間に基づいて出力イネーブル信号
を発生させ、前記出力イネーブル付バッファを出力モー
ド及びハイインピーダンスモードの一方に設定する出力
バッファ制御部とを有する。
【００１１】
【発明の実施の形態】以下、本発明の実施の形態につい
て図面を参照しながら詳細に説明する。図１は本発明の
実施の形態における駆動能力切換機能付出力バッファ装
置のブロック図、図４は本発明の実施の形態における駆
動能力切換機能付出力バッファ装置の要部拡大図、図５
は本発明の実施の形態における出力イネーブル信号と駆
動能力切換機能付出力バッファ装置の駆動能力との関係
を示す図である。
て図面を参照しながら詳細に説明する。図１は本発明の
実施の形態における駆動能力切換機能付出力バッファ装
置のブロック図、図４は本発明の実施の形態における駆
動能力切換機能付出力バッファ装置の要部拡大図、図５
は本発明の実施の形態における出力イネーブル信号と駆
動能力切換機能付出力バッファ装置の駆動能力との関係
を示す図である。
【００１２】図において、３１はＬＳＩ、３２は出力バ
ッファ制御部、ｂi （ｉ＝１、２、…、ｍ）は前記ＬＳ
Ｉ３１の内部回路の図示しないビットデータ発生手段に
よって発生させられたアドレス信号又はデータ信号のｍ
個のビットデータであり、ｂ 1 は最上位ビットデータ
（ＵＳＢ）、ｂm は最下位ビットデータ（ＬＳＢ）であ
る。また、Ｂ０〜Ｂｎはそれぞれ各ビットデータｂi に
対応させてＬＳＩ３１に実装されたｎ×ｍ個の出力バッ
ファであり、該各出力バッファＢ０〜Ｂｎは、前記各ビ
ットデータｂi が入力されると、それぞれ内部信号ＳＧ
ｉ（ｉ＝１、２、…、ｍ）を発生させる。そして、ｔi
（ｉ＝１、２、…、ｍ）は各ビットデータｂi に対応さ
せて、出力バッファＢ０〜Ｂｎと接続され、該出力バッ
ファＢ０〜Ｂｎによって発生させられた内部信号ＳＧｉ
を図示しないＲＯＭ、ＲＡＭ等から成る外部デバイスに
対して出力する出力端子である。
ッファ制御部、ｂi （ｉ＝１、２、…、ｍ）は前記ＬＳ
Ｉ３１の内部回路の図示しないビットデータ発生手段に
よって発生させられたアドレス信号又はデータ信号のｍ
個のビットデータであり、ｂ 1 は最上位ビットデータ
（ＵＳＢ）、ｂm は最下位ビットデータ（ＬＳＢ）であ
る。また、Ｂ０〜Ｂｎはそれぞれ各ビットデータｂi に
対応させてＬＳＩ３１に実装されたｎ×ｍ個の出力バッ
ファであり、該各出力バッファＢ０〜Ｂｎは、前記各ビ
ットデータｂi が入力されると、それぞれ内部信号ＳＧ
ｉ（ｉ＝１、２、…、ｍ）を発生させる。そして、ｔi
（ｉ＝１、２、…、ｍ）は各ビットデータｂi に対応さ
せて、出力バッファＢ０〜Ｂｎと接続され、該出力バッ
ファＢ０〜Ｂｎによって発生させられた内部信号ＳＧｉ
を図示しないＲＯＭ、ＲＡＭ等から成る外部デバイスに
対して出力する出力端子である。
【００１３】前記各出力バッファＢ１〜Ｂｎは、いずれ
も出力イネーブル端子Ｅを備えるとともに、出力イネー
ブル付バッファを構成し、前記出力バッファ制御部３２
のバッファ選択回路３６から出力される出力イネーブル
信号Ｉ１〜Ｉｎによって、それぞれ出力モード及びハイ
インピーダンスモードの一方に選択的に設定される。こ
の場合、前記出力イネーブル信号Ｉ１〜Ｉｎがイネーブ
ル状態、すなわち、値が「０」であると、各出力バッフ
ァＢ１〜Ｂｎは出力モードに設定され、それぞれビット
データｂi の電圧を増幅し、増幅された電圧を出力側か
ら出力する。また、前記出力イネーブル信号Ｉ１〜Ｉｎ
がディセーブル状態、すなわち、値が「１」であると、
各出力バッファＢ１〜Ｂｎはハイインピーダンスモード
に設定され、各ビットデータｂi に関係なく各出力バッ
ファＢ１〜Ｂｎの出力側はハイインピーダンス状態に保
たれる。このとき、各内部信号ＳＧｉの電圧は、出力バ
ッファＢ０〜Ｂｎの出力電圧を加算した値になる。
も出力イネーブル端子Ｅを備えるとともに、出力イネー
ブル付バッファを構成し、前記出力バッファ制御部３２
のバッファ選択回路３６から出力される出力イネーブル
信号Ｉ１〜Ｉｎによって、それぞれ出力モード及びハイ
インピーダンスモードの一方に選択的に設定される。こ
の場合、前記出力イネーブル信号Ｉ１〜Ｉｎがイネーブ
ル状態、すなわち、値が「０」であると、各出力バッフ
ァＢ１〜Ｂｎは出力モードに設定され、それぞれビット
データｂi の電圧を増幅し、増幅された電圧を出力側か
ら出力する。また、前記出力イネーブル信号Ｉ１〜Ｉｎ
がディセーブル状態、すなわち、値が「１」であると、
各出力バッファＢ１〜Ｂｎはハイインピーダンスモード
に設定され、各ビットデータｂi に関係なく各出力バッ
ファＢ１〜Ｂｎの出力側はハイインピーダンス状態に保
たれる。このとき、各内部信号ＳＧｉの電圧は、出力バ
ッファＢ０〜Ｂｎの出力電圧を加算した値になる。
【００１４】そして、図５に示すように、駆動能力切換
機能付出力バッファ装置の駆動能力は、出力イネーブル
信号Ｉ１〜Ｉｎの値がすべて「０」であるときに最大に
なり、値が「１」である出力イネーブル信号Ｉ１〜Ｉｎ
の数が多くなるに従って小さくなり、出力イネーブル信
号Ｉ１〜Ｉｎの値がすべて「１」になると最小になっ
て、内部信号ＳＧｉの電圧は出力バッファＢ０の出力電
圧と等しくなる。この場合、前記出力イネーブル信号Ｉ
１〜Ｉｎはｎ個あるので、各出力イネーブル信号Ｉ１〜
Ｉｎの値を「０」又は「１」にすることによって、駆動
能力切換機能付出力バッファ装置の駆動能力をｎ＋１段
階に切り換えることができる。
機能付出力バッファ装置の駆動能力は、出力イネーブル
信号Ｉ１〜Ｉｎの値がすべて「０」であるときに最大に
なり、値が「１」である出力イネーブル信号Ｉ１〜Ｉｎ
の数が多くなるに従って小さくなり、出力イネーブル信
号Ｉ１〜Ｉｎの値がすべて「１」になると最小になっ
て、内部信号ＳＧｉの電圧は出力バッファＢ０の出力電
圧と等しくなる。この場合、前記出力イネーブル信号Ｉ
１〜Ｉｎはｎ個あるので、各出力イネーブル信号Ｉ１〜
Ｉｎの値を「０」又は「１」にすることによって、駆動
能力切換機能付出力バッファ装置の駆動能力をｎ＋１段
階に切り換えることができる。
【００１５】ところで、前記ＬＳＩ３１に接続された前
記外部デバイスの負荷容量が変化したときに、該負荷容
量の変化に対応させて前記駆動能力切換機能付出力バッ
ファ装置の駆動能力を切り換えることができるようにな
っている。そのために、前記出力バッファ制御部３２
は、遅延回路３４、比較回路３５及びバッファ選択回路
３６を有し、前記遅延回路３４に負荷容量を検出するた
めに、例えば、アドレス信号又はデータ信号の最下位ビ
ットデータｂm を入力することによって、外部デバイス
の負荷容量を検出するようにしている。この場合、外部
デバイスの負荷容量はＲＯＭ、ＲＡＭ等が有するＣ成分
に比例にするので、アドレス信号又はデータ信号の最下
位ビットデータｂm の値を「１」にし、そのときの内部
信号ＳＧｍの立上り時間と設定時間とを比較することに
よって外部デバイスの負荷容量が検出される。なお、本
実施の形態において、前記設定時間は、波形的に捕らえ
やすい立ち上がりのタイミングに基づいて設定される。
記外部デバイスの負荷容量が変化したときに、該負荷容
量の変化に対応させて前記駆動能力切換機能付出力バッ
ファ装置の駆動能力を切り換えることができるようにな
っている。そのために、前記出力バッファ制御部３２
は、遅延回路３４、比較回路３５及びバッファ選択回路
３６を有し、前記遅延回路３４に負荷容量を検出するた
めに、例えば、アドレス信号又はデータ信号の最下位ビ
ットデータｂm を入力することによって、外部デバイス
の負荷容量を検出するようにしている。この場合、外部
デバイスの負荷容量はＲＯＭ、ＲＡＭ等が有するＣ成分
に比例にするので、アドレス信号又はデータ信号の最下
位ビットデータｂm の値を「１」にし、そのときの内部
信号ＳＧｍの立上り時間と設定時間とを比較することに
よって外部デバイスの負荷容量が検出される。なお、本
実施の形態において、前記設定時間は、波形的に捕らえ
やすい立ち上がりのタイミングに基づいて設定される。
【００１６】そのために、前記比較回路３５には、遅延
回路３４において発生させられた遅延信号Ｇ１、Ｇ２、
及び前記出力バッファＢ０〜Ｂｎの出力電圧の総和であ
る内部信号ＳＧｍが入力され、比較回路３５から信号Ｈ
が出力される。さらに、前記バッファ選択回路３６に
は、前記比較回路３５から出力された信号Ｈ、及びリセ
ット信号ＲＳＴが入力され、バッファ選択回路３６から
出力イネーブル信号Ｉ１〜Ｉｎが出力される。
回路３４において発生させられた遅延信号Ｇ１、Ｇ２、
及び前記出力バッファＢ０〜Ｂｎの出力電圧の総和であ
る内部信号ＳＧｍが入力され、比較回路３５から信号Ｈ
が出力される。さらに、前記バッファ選択回路３６に
は、前記比較回路３５から出力された信号Ｈ、及びリセ
ット信号ＲＳＴが入力され、バッファ選択回路３６から
出力イネーブル信号Ｉ１〜Ｉｎが出力される。
【００１７】そして、前記各出力バッファＢ０にそれぞ
れ最下位ビットデータｂm が入力されるとともに、各出
力バッファＢ１〜Ｂｎには最下位ビットデータｂm 及
び、前記出力イネーブル信号Ｉ１〜Ｉｎがそれぞれ入力
される。なお、前記出力イネーブル信号Ｉ１〜Ｉｎは、
他のビットデータｂ1 、ｂ2 、…、ｂm-1 に対応する出
力バッファＢ１〜Ｂｎにも入力される。
れ最下位ビットデータｂm が入力されるとともに、各出
力バッファＢ１〜Ｂｎには最下位ビットデータｂm 及
び、前記出力イネーブル信号Ｉ１〜Ｉｎがそれぞれ入力
される。なお、前記出力イネーブル信号Ｉ１〜Ｉｎは、
他のビットデータｂ1 、ｂ2 、…、ｂm-1 に対応する出
力バッファＢ１〜Ｂｎにも入力される。
【００１８】本実施の形態においては、最下位ビットデ
ータｂm は、外部デバイスを駆動する際に値が「０」か
ら「１」に変化する可能性が最も高いので、最下位ビッ
トデータｂm を遅延回路３４に入力するようになってい
るが、他のビットデータｂiを遅延回路３４に入力する
こともできる。また、最下位ビットデータｂm に代えて
テスト用のビットデータを発生させることもできる。
ータｂm は、外部デバイスを駆動する際に値が「０」か
ら「１」に変化する可能性が最も高いので、最下位ビッ
トデータｂm を遅延回路３４に入力するようになってい
るが、他のビットデータｂiを遅延回路３４に入力する
こともできる。また、最下位ビットデータｂm に代えて
テスト用のビットデータを発生させることもできる。
【００１９】次に、前記構成の駆動能力切換機能付出力
バッファ装置の動作について説明する。図７は本発明の
実施の形態における駆動能力切換機能付出力バッファ装
置の動作を示すメインフローチャートである。この場
合、ＬＳＩ３１（図４）に外部デバイスとして接続され
た図示しないＲＯＭ及びＲＡＭの負荷容量を検出する例
について説明する。
バッファ装置の動作について説明する。図７は本発明の
実施の形態における駆動能力切換機能付出力バッファ装
置の動作を示すメインフローチャートである。この場
合、ＬＳＩ３１（図４）に外部デバイスとして接続され
た図示しないＲＯＭ及びＲＡＭの負荷容量を検出する例
について説明する。
【００２０】まず、ＬＳＩ３１、ＲＯＭ及びＲＡＭが組
み込まれたシステムの電源が投入されると、リセット信
号ＲＳＴが発生させられ、バッファ選択回路３６がリセ
ットされて各出力イネーブル信号Ｉ１〜Ｉｎの値が
「０」にされ、各出力バッファＢ１〜Ｂｎがすべて出力
モードに設定される。次に、バッファ選択回路３６のリ
セットが解除され、前記ＬＳＩ３１の図示しない内部回
路は、外部に接続された前記ＲＯＭ及びＲＡＭの駆動を
開始し、ＲＯＭ及びＲＡＭにアクセスして外部デバイス
チェック処理としてのＲＯＭチェック処理を行い、ＲＯ
Ｍチェック処理を行った後にエラーが発生しない場合、
外部デバイスチェック処理としてのＲＡＭチェック処理
を行う。そして、ＲＡＭチェック処理を行った後にエラ
ーが発生しない場合は、ＲＯＭ及びＲＡＭに異常がない
ことが分かるので、前記システムをレディ状態にする。 ステップＳ１ 電源を投入する。 ステップＳ２ バッファ選択回路３６をリセットする。 ステップＳ３ ＲＯＭチェック処理を行う。 ステップＳ４ エラーが発生したかどうかを判断する。
エラーが発生した場合はステップＳ７に、発生しない場
合はステップＳ５に進む。 ステップＳ５ ＲＡＭチェック処理を行う。 ステップＳ６ エラーが発生したかどうかを判断する。
エラーが発生した場合はステップＳ７に、発生しない場
合はステップＳ８に進む。 ステップＳ７ エラー処理を行う。 ステップＳ８ イニシャル動作を行う。 ステップＳ９ システムをレディ状態にする。
み込まれたシステムの電源が投入されると、リセット信
号ＲＳＴが発生させられ、バッファ選択回路３６がリセ
ットされて各出力イネーブル信号Ｉ１〜Ｉｎの値が
「０」にされ、各出力バッファＢ１〜Ｂｎがすべて出力
モードに設定される。次に、バッファ選択回路３６のリ
セットが解除され、前記ＬＳＩ３１の図示しない内部回
路は、外部に接続された前記ＲＯＭ及びＲＡＭの駆動を
開始し、ＲＯＭ及びＲＡＭにアクセスして外部デバイス
チェック処理としてのＲＯＭチェック処理を行い、ＲＯ
Ｍチェック処理を行った後にエラーが発生しない場合、
外部デバイスチェック処理としてのＲＡＭチェック処理
を行う。そして、ＲＡＭチェック処理を行った後にエラ
ーが発生しない場合は、ＲＯＭ及びＲＡＭに異常がない
ことが分かるので、前記システムをレディ状態にする。 ステップＳ１ 電源を投入する。 ステップＳ２ バッファ選択回路３６をリセットする。 ステップＳ３ ＲＯＭチェック処理を行う。 ステップＳ４ エラーが発生したかどうかを判断する。
エラーが発生した場合はステップＳ７に、発生しない場
合はステップＳ５に進む。 ステップＳ５ ＲＡＭチェック処理を行う。 ステップＳ６ エラーが発生したかどうかを判断する。
エラーが発生した場合はステップＳ７に、発生しない場
合はステップＳ８に進む。 ステップＳ７ エラー処理を行う。 ステップＳ８ イニシャル動作を行う。 ステップＳ９ システムをレディ状態にする。
【００２１】次に、前記外部デバイスチェック処理のサ
ブルーチンについて説明する。図６は本発明の実施の形
態における駆動能力切換機能付出力バッファ装置の動作
を示すタイムチャート、図８は本発明の実施の形態にお
ける外部デバイスチェック処理のサブルーチンを示すフ
ローチャートである。なお、この場合、ＲＡＭチェック
処理とＲＯＭチェック処理とは同様の手順から成るの
で、ＲＯＭチェック処理についてだけ説明する。
ブルーチンについて説明する。図６は本発明の実施の形
態における駆動能力切換機能付出力バッファ装置の動作
を示すタイムチャート、図８は本発明の実施の形態にお
ける外部デバイスチェック処理のサブルーチンを示すフ
ローチャートである。なお、この場合、ＲＡＭチェック
処理とＲＯＭチェック処理とは同様の手順から成るの
で、ＲＯＭチェック処理についてだけ説明する。
【００２２】まず、ＬＳＩ３１（図４）による図示しな
いＲＯＭへのアクセスに伴って、ビットデータｂm の値
が「０」から「１」に変化する。このとき、各出力バッ
ファＢ１〜Ｂｎがすべて出力モードに設定されているの
で、駆動能力切換機能付出力バッファ装置の駆動能力は
最大にされ、内部信号ＳＧｍの電圧が外部デバイスのＣ
成分に対応して徐々に立ち上がり、ビットデータｂm の
値が「０」から「１」に変化した後、内部信号ＳＧｍの
応答時間ｔ１が経過したときに、電圧が設定値に到達す
る。
いＲＯＭへのアクセスに伴って、ビットデータｂm の値
が「０」から「１」に変化する。このとき、各出力バッ
ファＢ１〜Ｂｎがすべて出力モードに設定されているの
で、駆動能力切換機能付出力バッファ装置の駆動能力は
最大にされ、内部信号ＳＧｍの電圧が外部デバイスのＣ
成分に対応して徐々に立ち上がり、ビットデータｂm の
値が「０」から「１」に変化した後、内部信号ＳＧｍの
応答時間ｔ１が経過したときに、電圧が設定値に到達す
る。
【００２３】また、ビットデータｂm は出力バッファＢ
０〜Ｂｎに入力されるほか、遅延回路３４にも入力さ
れ、該遅延回路３４によって、遅延信号Ｇ１、Ｇ２が発
生させられる。すなわち、前記遅延回路３４において、
ビットデータｂm の値が「０」から「１」に変化した
後、設定時間ｔ０が経過すると遅延信号Ｇ１が、設定時
間ｔ２が経過すると遅延信号Ｇ２がそれぞれ立ち上げら
れる。なお、前記設定時間ｔ０、ｔ２は、内部信号ＳＧ
ｍの応答時間ｔ１の理想的な範囲を示す最小値及び最大
値である。
０〜Ｂｎに入力されるほか、遅延回路３４にも入力さ
れ、該遅延回路３４によって、遅延信号Ｇ１、Ｇ２が発
生させられる。すなわち、前記遅延回路３４において、
ビットデータｂm の値が「０」から「１」に変化した
後、設定時間ｔ０が経過すると遅延信号Ｇ１が、設定時
間ｔ２が経過すると遅延信号Ｇ２がそれぞれ立ち上げら
れる。なお、前記設定時間ｔ０、ｔ２は、内部信号ＳＧ
ｍの応答時間ｔ１の理想的な範囲を示す最小値及び最大
値である。
【００２４】そして、比較回路３５は、前記応答時間ｔ
１と設定時間ｔ０とを比較し、比較結果を表す信号Ｈが
バッファ選択回路３６に対して出力される。応答時間ｔ
１が設定時間ｔ０以下であるときは、駆動能力切換機能
付出力バッファ装置の駆動能力が過剰である。そこで、
バッファ選択回路３６は、信号Ｈをデコードし、前記出
力イネーブル信号Ｉ１〜Ｉｎのうちの一つの値が「１」
にされ、対応する出力バッファをハイインピーダンスモ
ードに設定する。その結果、内部信号ＳＧｍの電圧の立
上りが緩やかになり、前記応答時間ｔ１が長くなる。
１と設定時間ｔ０とを比較し、比較結果を表す信号Ｈが
バッファ選択回路３６に対して出力される。応答時間ｔ
１が設定時間ｔ０以下であるときは、駆動能力切換機能
付出力バッファ装置の駆動能力が過剰である。そこで、
バッファ選択回路３６は、信号Ｈをデコードし、前記出
力イネーブル信号Ｉ１〜Ｉｎのうちの一つの値が「１」
にされ、対応する出力バッファをハイインピーダンスモ
ードに設定する。その結果、内部信号ＳＧｍの電圧の立
上りが緩やかになり、前記応答時間ｔ１が長くなる。
【００２５】このようにして、ビットデータｂm の値が
「０」から「１」に変化するたびに、駆動能力切換機能
付出力バッファ装置の駆動能力をわずかずつ小さくする
ことができる。そして、応答時間ｔ１と設定時間ｔ０、
ｔ２とが、 ｔ０＜ｔ１＜ｔ２ になると、そのときの出力イネーブル信号Ｉ１〜Ｉｎを
固定し、駆動能力切換機能付出力バッファ装置の駆動能
力を固定する。なお、 ｔ１≧ｔ２ である場合、前記出力イネーブル信号Ｉ１〜Ｉｎのうち
の一つの値が「０」にされ、対応する出力バッファを出
力モードに設定する。その結果、内部信号ＳＧｍの電圧
の立上りが急になり、前記応答時間ｔ１が短くなる。そ
して、前記出力イネーブル信号Ｉ１〜Ｉｎの値は、ＲＡ
Ｍチェック処理が行われるまで、又はバッファ選択回路
３６にリセット信号が入力されるまで保持される。
「０」から「１」に変化するたびに、駆動能力切換機能
付出力バッファ装置の駆動能力をわずかずつ小さくする
ことができる。そして、応答時間ｔ１と設定時間ｔ０、
ｔ２とが、 ｔ０＜ｔ１＜ｔ２ になると、そのときの出力イネーブル信号Ｉ１〜Ｉｎを
固定し、駆動能力切換機能付出力バッファ装置の駆動能
力を固定する。なお、 ｔ１≧ｔ２ である場合、前記出力イネーブル信号Ｉ１〜Ｉｎのうち
の一つの値が「０」にされ、対応する出力バッファを出
力モードに設定する。その結果、内部信号ＳＧｍの電圧
の立上りが急になり、前記応答時間ｔ１が短くなる。そ
して、前記出力イネーブル信号Ｉ１〜Ｉｎの値は、ＲＡ
Ｍチェック処理が行われるまで、又はバッファ選択回路
３６にリセット信号が入力されるまで保持される。
【００２６】なお、ＲＡＭチェック処理は、前記ＲＯＭ
チェック処理と同様に行われ、応答時間ｔ１と設定時間
ｔ０、ｔ２とが、 ｔ０＜ｔ１＜ｔ２になるまで、出力イネーブル信号Ｉ１
〜Ｉｎの値が順次「０」にされる。 ステップＳ３−１ 比較回路３５は応答時間ｔ１と設定
時間ｔ０とを比較する。 ステップＳ３−２ 応答時間ｔ１が設定時間ｔ０より大
きいかどうかを判断する。応答時間ｔ１が設定時間ｔ０
より大きい場合はステップＳ３−４に、応答時間ｔ１が
設定時間ｔ０以下である場合はステップＳ３−３に進
む。 ステップＳ３−３ バッファ選択回路３６は、出力イネ
ーブル信号Ｉ１〜Ｉｎのうちの一つの値を「１」にし、
ステップＳ３−２に戻る。 ステップＳ３−４ 応答時間ｔ１が設定時間ｔ０より大
きく、かつ、設定時間ｔ２より小さいかどうかを判断す
る。応答時間ｔ１が設定時間ｔ０より大きく、かつ、設
定時間ｔ２より小さい場合はステップＳ３−６に、応答
時間ｔ１が設定時間ｔ２以上である場合はステップＳ３
−５に進む。 ステップＳ３−５ バッファ選択回路３６は、出力イネ
ーブル信号Ｉ１〜Ｉｎのうちの一つの値を「０」にし、
ステップＳ３−４に戻る。 ステップＳ３−６ 出力イネーブル信号Ｉ１〜Ｉｎを固
定する。
チェック処理と同様に行われ、応答時間ｔ１と設定時間
ｔ０、ｔ２とが、 ｔ０＜ｔ１＜ｔ２になるまで、出力イネーブル信号Ｉ１
〜Ｉｎの値が順次「０」にされる。 ステップＳ３−１ 比較回路３５は応答時間ｔ１と設定
時間ｔ０とを比較する。 ステップＳ３−２ 応答時間ｔ１が設定時間ｔ０より大
きいかどうかを判断する。応答時間ｔ１が設定時間ｔ０
より大きい場合はステップＳ３−４に、応答時間ｔ１が
設定時間ｔ０以下である場合はステップＳ３−３に進
む。 ステップＳ３−３ バッファ選択回路３６は、出力イネ
ーブル信号Ｉ１〜Ｉｎのうちの一つの値を「１」にし、
ステップＳ３−２に戻る。 ステップＳ３−４ 応答時間ｔ１が設定時間ｔ０より大
きく、かつ、設定時間ｔ２より小さいかどうかを判断す
る。応答時間ｔ１が設定時間ｔ０より大きく、かつ、設
定時間ｔ２より小さい場合はステップＳ３−６に、応答
時間ｔ１が設定時間ｔ２以上である場合はステップＳ３
−５に進む。 ステップＳ３−５ バッファ選択回路３６は、出力イネ
ーブル信号Ｉ１〜Ｉｎのうちの一つの値を「０」にし、
ステップＳ３−４に戻る。 ステップＳ３−６ 出力イネーブル信号Ｉ１〜Ｉｎを固
定する。
【００２７】このように、内部信号ＳＧｍの応答時間ｔ
１によって外部デバイスの負荷容量が検出され、応答時
間ｔ１が理想的な範囲に収まるようにフィードバック制
御が行われるので、駆動能力切換機能付出力バッファ装
置の駆動能力を外部デバイスの負荷容量の変化に対応さ
せて変更することができる。したがって、内部信号ＳＧ
ｉの出力波形にオーバーシュート、アンダーシュート等
の波形歪みが発生することがなく、電磁波ノイズが発生
するのを防止することができる。その結果、ＬＳＩ３１
の外部にダンピング抵抗を配設する必要がないので、駆
動能力切換機能付出力バッファ装置のコストを低くする
ことができるだけでなく、図示しない基板の配線効率を
向上させることができる。また、ＬＳＩ３１に接続され
る外部デバイスの負荷容量が変化しても、ダンピング抵
抗の抵抗値を負荷容量の変化に対応させて調整する必要
がないので、作業を簡素化することができる。
１によって外部デバイスの負荷容量が検出され、応答時
間ｔ１が理想的な範囲に収まるようにフィードバック制
御が行われるので、駆動能力切換機能付出力バッファ装
置の駆動能力を外部デバイスの負荷容量の変化に対応さ
せて変更することができる。したがって、内部信号ＳＧ
ｉの出力波形にオーバーシュート、アンダーシュート等
の波形歪みが発生することがなく、電磁波ノイズが発生
するのを防止することができる。その結果、ＬＳＩ３１
の外部にダンピング抵抗を配設する必要がないので、駆
動能力切換機能付出力バッファ装置のコストを低くする
ことができるだけでなく、図示しない基板の配線効率を
向上させることができる。また、ＬＳＩ３１に接続され
る外部デバイスの負荷容量が変化しても、ダンピング抵
抗の抵抗値を負荷容量の変化に対応させて調整する必要
がないので、作業を簡素化することができる。
【００２８】そして、ＬＳＩ３１の外部にバッファを配
設する必要がないので、駆動能力切換機能付出力バッフ
ァ装置のコストを低くすることができるだけでなく、基
板の配線効率を向上させることができる。また、ＬＳＩ
３１に接続される外部デバイスの負荷容量が変化して
も、前記バッファの特性を前記負荷容量の変化に対応さ
せて調整する必要がないので、作業を簡素化することが
できる。
設する必要がないので、駆動能力切換機能付出力バッフ
ァ装置のコストを低くすることができるだけでなく、基
板の配線効率を向上させることができる。また、ＬＳＩ
３１に接続される外部デバイスの負荷容量が変化して
も、前記バッファの特性を前記負荷容量の変化に対応さ
せて調整する必要がないので、作業を簡素化することが
できる。
【００２９】その結果、ファームウェアによる制御が不
要であるので、システムのプログラム容量を増加させる
ことなく、駆動能力切換機能付出力バッファ装置の駆動
能力を変更することができる。なお、本発明は前記実施
の形態に限定されるものではなく、本発明の趣旨に基づ
いて種々変形させることが可能であり、それらを本発明
の範囲から排除するものではない。
要であるので、システムのプログラム容量を増加させる
ことなく、駆動能力切換機能付出力バッファ装置の駆動
能力を変更することができる。なお、本発明は前記実施
の形態に限定されるものではなく、本発明の趣旨に基づ
いて種々変形させることが可能であり、それらを本発明
の範囲から排除するものではない。
【００３０】
【発明の効果】以上詳細に説明したように、本発明によ
れば、駆動能力切換機能付出力バッファ装置において
は、少なくとも一つのビットデータを発生させるビット
データ発生手段と、前記各ビットデータに対応させて配
設され、該各ビットデータが入力される複数の出力イネ
ーブル付バッファと、前記各ビットデータに対応させ
て、前記複数の出力イネーブル付バッファと接続され、
該各出力イネーブル付バッファによって発生させられた
内部信号を外部デバイスに対して出力する出力端子と、
前記内部信号の応答時間及び設定時間に基づいて出力イ
ネーブル信号を発生させ、前記出力イネーブル付バッフ
ァを出力モード及びハイインピーダンスモードの一方に
設定する出力バッファ制御部とを有する。
れば、駆動能力切換機能付出力バッファ装置において
は、少なくとも一つのビットデータを発生させるビット
データ発生手段と、前記各ビットデータに対応させて配
設され、該各ビットデータが入力される複数の出力イネ
ーブル付バッファと、前記各ビットデータに対応させ
て、前記複数の出力イネーブル付バッファと接続され、
該各出力イネーブル付バッファによって発生させられた
内部信号を外部デバイスに対して出力する出力端子と、
前記内部信号の応答時間及び設定時間に基づいて出力イ
ネーブル信号を発生させ、前記出力イネーブル付バッフ
ァを出力モード及びハイインピーダンスモードの一方に
設定する出力バッファ制御部とを有する。
【００３１】この場合、内部信号の応答時間及び設定時
間に基づいて出力イネーブル信号を発生させ、前記出力
イネーブル付バッファを出力モード及びハイインピーダ
ンスモードの一方に設定するようになっているので、駆
動能力切換機能付出力バッファ装置の駆動能力を外部デ
バイスの負荷容量の変化に対応させて変更することがで
きる。
間に基づいて出力イネーブル信号を発生させ、前記出力
イネーブル付バッファを出力モード及びハイインピーダ
ンスモードの一方に設定するようになっているので、駆
動能力切換機能付出力バッファ装置の駆動能力を外部デ
バイスの負荷容量の変化に対応させて変更することがで
きる。
【００３２】したがって、内部信号の出力波形にオーバ
ーシュート、アンダーシュート等の波形歪みが発生する
ことがなく、電磁波ノイズが発生するのを防止すること
ができる。その結果、ＬＳＩの外部にダンピング抵抗を
配設する必要がないので、駆動能力切換機能付出力バッ
ファ装置のコストを低くすることができるだけでなく、
基板の配線効率を向上させることができる。また、ＬＳ
Ｉに接続される外部デバイスの負荷容量が変動しても、
ダンピング抵抗の抵抗値を負荷容量の変化に対応させて
調整する必要がないので、作業を簡素化することができ
る。
ーシュート、アンダーシュート等の波形歪みが発生する
ことがなく、電磁波ノイズが発生するのを防止すること
ができる。その結果、ＬＳＩの外部にダンピング抵抗を
配設する必要がないので、駆動能力切換機能付出力バッ
ファ装置のコストを低くすることができるだけでなく、
基板の配線効率を向上させることができる。また、ＬＳ
Ｉに接続される外部デバイスの負荷容量が変動しても、
ダンピング抵抗の抵抗値を負荷容量の変化に対応させて
調整する必要がないので、作業を簡素化することができ
る。
【００３３】そして、ＬＳＩの外部にバッファを配設す
る必要がないので、駆動能力切換機能付出力バッファ装
置のコストを低くすることができるだけでなく、基板の
配線効率を向上させることができる。また、ＬＳＩに接
続される外部デバイスの負荷容量が変動しても、前記バ
ッファの特性を前記負荷容量の変化に対応させて調整す
る必要がないので、作業を簡素化することができる。
る必要がないので、駆動能力切換機能付出力バッファ装
置のコストを低くすることができるだけでなく、基板の
配線効率を向上させることができる。また、ＬＳＩに接
続される外部デバイスの負荷容量が変動しても、前記バ
ッファの特性を前記負荷容量の変化に対応させて調整す
る必要がないので、作業を簡素化することができる。
【００３４】その結果、ファームウェアによる制御が不
要であるので、システムのプログラム容量を増加させる
ことなく、駆動能力切換機能付出力バッファ装置の駆動
能力を変更することができる。
要であるので、システムのプログラム容量を増加させる
ことなく、駆動能力切換機能付出力バッファ装置の駆動
能力を変更することができる。
【図１】本発明の実施の形態における駆動能力切換機能
付出力バッファ装置のブロック図である。
付出力バッファ装置のブロック図である。
【図２】従来の出力バッファ装置のブロック図である。
【図３】従来のＬＳＩに外部デバイスが接続された状態
を示すブロック図である。
を示すブロック図である。
【図４】本発明の実施の形態における駆動能力切換機能
付出力バッファ装置の要部拡大図である。
付出力バッファ装置の要部拡大図である。
【図５】本発明の実施の形態における出力イネーブル信
号と駆動能力切換機能付出力バッファ装置の駆動能力と
の関係を示す図である。
号と駆動能力切換機能付出力バッファ装置の駆動能力と
の関係を示す図である。
【図６】本発明の実施の形態における駆動能力切換機能
付出力バッファ装置の動作を示すタイムチャートであ
る。
付出力バッファ装置の動作を示すタイムチャートであ
る。
【図７】本発明の実施の形態における駆動能力切換機能
付出力バッファ装置の動作を示すメインフローチャート
である。
付出力バッファ装置の動作を示すメインフローチャート
である。
【図８】本発明の実施の形態における外部デバイスチェ
ック処理のサブルーチンを示すフローチャートである。
ック処理のサブルーチンを示すフローチャートである。
３１ ＬＳＩ ３２ 出力バッファ制御部 Ｂ０〜Ｂｎ 出力バッファ ｂi ビットデータ ｂm 最下位ビットデータ Ｅ 出力イネーブル端子 Ｉ１〜Ｉｎ 出力イネーブル信号 ＳＧｉ、ＳＧｍ 内部信号 ｔ０、ｔ２ 設定時間 ｔ１ 応答時間 ｔi 出力端子
Claims (1)
- 【請求項１】 （ａ）少なくとも一つのビットデータを
発生させるビットデータ発生手段と、（ｂ）前記各ビッ
トデータに対応させて配設され、該各ビットデータが入
力される複数の出力イネーブル付バッファと、（ｃ）前
記各ビットデータに対応させて、前記複数の出力イネー
ブル付バッファと接続され、該各出力イネーブル付バッ
ファによって発生させられた内部信号を外部デバイスに
対して出力する出力端子と、（ｄ）前記内部信号の応答
時間及び設定時間に基づいて出力イネーブル信号を発生
させ、前記出力イネーブル付バッファを出力モード及び
ハイインピーダンスモードの一方に設定する出力バッフ
ァ制御部とを有することを特徴とする駆動能力切換機能
付出力バッファ装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9122752A JPH10312230A (ja) | 1997-05-14 | 1997-05-14 | 駆動能力切換機能付出力バッファ装置 |
| US09/072,536 US6097219A (en) | 1997-05-14 | 1998-05-04 | Output buffer circuit with adjustable driving capability |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9122752A JPH10312230A (ja) | 1997-05-14 | 1997-05-14 | 駆動能力切換機能付出力バッファ装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10312230A true JPH10312230A (ja) | 1998-11-24 |
Family
ID=14843737
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9122752A Withdrawn JPH10312230A (ja) | 1997-05-14 | 1997-05-14 | 駆動能力切換機能付出力バッファ装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6097219A (ja) |
| JP (1) | JPH10312230A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7080185B2 (en) | 2002-05-21 | 2006-07-18 | Renesas Technology Corp. | Bus control device altering drive capability according to condition |
| JP2015520432A (ja) * | 2012-03-27 | 2015-07-16 | マイクロン テクノロジー， インク． | スケーラブルドライバを含む装置及び方法 |
Families Citing this family (15)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6560666B1 (en) * | 1999-11-23 | 2003-05-06 | Intel Corporation | Hub link mechanism for impedance compensation update |
| US6380758B1 (en) * | 2000-09-29 | 2002-04-30 | Intel Corporation | Impedance control for wide range loaded signals using distributed methodology |
| US6411147B1 (en) * | 2000-10-11 | 2002-06-25 | General Electric Company | System and method for grouped gating control logic |
| DE10231433B4 (de) * | 2002-07-11 | 2006-02-09 | Infineon Technologies Ag | Schaltungsanordnung zur Steuerung lastabhängiger Treiberstärken |
| ITRM20030029A1 (it) * | 2003-01-27 | 2004-07-28 | Micron Technology Inc | Regolazione di "robustezza" per buffer di uscita di circuiti elettronici. |
| US7791575B2 (en) * | 2005-07-15 | 2010-09-07 | Solomon Systech Limited | Circuit for driving display panel with transition control |
| US7639263B2 (en) * | 2007-01-26 | 2009-12-29 | Microsoft Corporation | Fast filtered YUV to RGB conversion |
| GB2467172A (en) * | 2009-01-27 | 2010-07-28 | Nokia Corp | Interface control |
| US8643404B1 (en) * | 2012-07-24 | 2014-02-04 | Macronix International Co., Ltd. | Self-calibration of output buffer driving strength |
| US9444462B2 (en) | 2014-08-13 | 2016-09-13 | Macronix International Co., Ltd. | Stabilization of output timing delay |
| US9716430B1 (en) | 2016-08-24 | 2017-07-25 | Texas Instruments Incorporated | Methods and circuitry for sampling a signal |
| US10024887B2 (en) | 2016-08-24 | 2018-07-17 | Texas Instruments Incorporated | Methods and circuitry for analyzing voltages |
| US10263615B2 (en) * | 2016-08-24 | 2019-04-16 | Texas Instruments Incorporated | Circuit and method for driving a device through drive cycles |
| US10079604B1 (en) | 2017-03-20 | 2018-09-18 | Texas Instruments Incorporated | Staggered switching in a load driver |
| TWI607427B (zh) * | 2017-06-26 | 2017-12-01 | Chipone Technology Beijing Co Ltd | Source driver circuit |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR960003042B1 (ko) * | 1992-05-26 | 1996-03-04 | 가부시끼가이샤 도시바 | 데이타 출력 장치 |
| US5621335A (en) * | 1995-04-03 | 1997-04-15 | Texas Instruments Incorporated | Digitally controlled output buffer to incrementally match line impedance and maintain slew rate independent of capacitive output loading |
-
1997
- 1997-05-14 JP JP9122752A patent/JPH10312230A/ja not_active Withdrawn
-
1998
- 1998-05-04 US US09/072,536 patent/US6097219A/en not_active Expired - Fee Related
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7080185B2 (en) | 2002-05-21 | 2006-07-18 | Renesas Technology Corp. | Bus control device altering drive capability according to condition |
| JP2015520432A (ja) * | 2012-03-27 | 2015-07-16 | マイクロン テクノロジー， インク． | スケーラブルドライバを含む装置及び方法 |
| US9564878B2 (en) | 2012-03-27 | 2017-02-07 | Micron Technology, Inc. | Apparatuses including scalable drivers and methods |
Also Published As
| Publication number | Publication date |
|---|---|
| US6097219A (en) | 2000-08-01 |
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| JP3632765B2 (ja) | 半導体集積回路 |
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