DE10231433B4 - Schaltungsanordnung zur Steuerung lastabhängiger Treiberstärken - Google Patents

Schaltungsanordnung zur Steuerung lastabhängiger Treiberstärken Download PDF

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Abstract

Schaltungsanordnung (1) zur Steuerung lastabhängiger Treiberstärken aufweisend:
– einen Eingangsanschluß (A) zur Zuführung eines Eingangssignals (DATA-IN);
– einen Ausgangsanschluß (O) zum Abgriff eines verstärkten Signals (DATA-OUT);
– eine erste Verstärkerstufe (2), die eingangsseitig mit dem Eingangsanschluß (A) zur Zuführung des Eingangssignals und ausgangsseitig mit dem Ausgangsanschluß (O) zur Ausgabe des verstärkten Signals (DATA-OUT) verbunden ist;
– eine Referenzschaltung (3), der das Eingangssignal (DATA-IN), das Ausgangssignal (DATA-OUT) und eine Referenzspannung (Vref) zugeführt werden und die einen Phasenvergleich zwischen Eingangs- (DATA-IN) und Ausgangssignal (DATA-OUT) vornimmt;
– eine zweite Verstärkerstufe (4), die der Referenzschaltung (3) nachgeschaltet ist und der eingangsseitig ein Ausgangssignal der Referenzschaltung (3) und das Eingangssignal (DATA-IN) zugeführt werden und deren Ausgang mit dem Ausgang der ersten Verstärkerstufe (2) parallel geschaltet ist und deren Zuschaltung in Abhängigkeit eines von der Referenzschaltung (3) erzeugten Signals erfolgt, wobei die Referenzschaltung (3)
– einen ersten Differenzverstärker (31) mit...

Description

  • Die Erfindung betrifft eine Schaltungsanordnung zur Steuerung lastabhängiger Treiberstärken.
  • Zur Steigerung des Datendurchsatzes werden integrierte Schaltkreise, im speziellen SDRAM- oder DDR-DRAM-Speicher, mit steigenden Verarbeitungsgeschwindigkeiten und höheren Übertragungsfrequenzen betrieben. Die Daten werden über Hochgeschwindigkeitsübertragungsstrecken an die nachgeschaltete Peripherie übertragen. Insbesondere hohe Übertragungsfrequenzen führen zu vermehrter Verzerrung, Interferenz und Störung der zu übertragenden Signale und beeinträchtigen die Signalqualität und Detektierbarkeit. In Abhängigkeit der an die Signalleitungen angeschlossene Peripherie ergeben sich an den Ausgangstreibern eines Speicherchips unterschiedliche Lastverhalten, die das Ausgabezeitverhalten der zu übertragenden Daten wesentlich beeinflussen. Die Übertragung der Signale erfolgt bei großer Ausgangslast verzögert, weiterhin werden die Signalcharakteristiken, wie zum Beispiel die Steilheit von steigender und fallender Flanke, verändert oder verzerrt.
  • Ein an eine Verstärkerstufe angelegtes Eingangssignal wird um einen bestimmten Faktor verstärkt. Bisher kann die Treiberstärke einer Verstärkerstufe sowie die Anzahl der eingeschalteten Verstärkerstufen einer Schaltungsanordnung nur im Herstellungsprozess eingestellt und verändert werden. Für eine entsprechend benötigte Ausgangsleistung einer Verstärkerstufe wird der Verstärkungsfaktor abhängig von Fertigungstoleranzen und Bauteilspezifikationen im Fertigungsprozess bestimmt. Zusätzlich kann im Fertigungsprozess durch das Zu- oder Abschalten von parallel geschalteten Feldeffekttransistoren die Treiberstärke eingestellt werden. Dies erfolgt durch Zuschalten oder Abtrennen von Leiterbahnzügen und kann nach Abschluss des Fertigungsprozesses nicht mehr verändert werden. Somit ist der Verstärkungsfaktor einer Verstärkerstufe fest vorgegeben. Die in den integrierten Schaltkreisen vorzufindenden Verstärkerstufen ermöglichen keine bedarfsgerechte Einstellung der Treiberstärke, um Signalcharakteristiken und Durchsatzgeschwindigkeiten aufgrund vorliegender Lastbedingungen an den Übergabepunkten, den sogenannten Pads, anzupassen.
  • In der US 6,097,219 A ist ein Ausgangstreiber zur automatischen Steuerung einer lastabhängigen Treiberstärke beschrieben, der eine erste Treiberstufe und zumindest eine weitere, der ersten Treiberstufe parallel geschaltete Treiberstufe aufweist. Ein Eingangssignal und ein Ausgangssignal der ersten Treiberstufe werden einer Referenzschaltung zugeführt, die einen Phasenvergleich zwischen Eingangs- und Ausgangssignal vornimmt. Der weiteren Treiberstufe wird das Eingangssignal und ein Ausgangssignal der Referenzschaltung zugeführt, wobei deren Zuschaltung in Abhängigkeit eines von der Referenzschaltung erzeugten Signals erfolgt.
  • In der US 5,621,335 A ist eine Schaltungsanordnung zur Durchführung eines Phasenvergleichs zwischen einem Ausgangssignal und einem verzögerten Eingangssignal einer Treiberstufe offenbart, wobei in Abhängigkeit der Phasenverschiebung der Signale die Treiberstärke eingestellt wird.
    •
  • Der Erfindung liegt die Aufgabe zugrunde, eine Schaltungsanordnung anzugeben, die als lastabhängige Verstärkerstufe geeignet ist, ein Signal derart den Lastverhältnissen anzupassen, daß die Signalqualität verbessert wird.
  • Diese Aufgabe wird erfindungsgemäß gelöst durch eine Schaltungsanordnung zur Steuerung lastabhängiger Treiberstärken mit einem Eingangsanschluß zur Zuführung eines Eingangssig nals; mit einem Ausgangsanschluss zum Abgriff eines verstärkten Signals; mit einer ersten Verstärkerstufe, die eingangsseitig mit dem Eingangsanschluss zur Zuführung des Eingangssignals und ausgangsseitig mit dem Ausgangsanschluss zur Ausgabe des verstärkten Signals verbunden ist; mit einer Referenzschaltung, der das Eingangssignal, das Ausgangssignal und eine Referenzspannung zugeführt werden und die einen Phasenvergleich zwischen Eingangs- und Ausgangssignal vornimmt; mit einer zweiten Verstärkerstufe, die der Referenzschaltung nachgeschaltet ist und der eingangsseitig ein Ausgangssignal der Referenzschaltung und das Eingangssignal zugeführt werden und deren Ausgang mit dem Ausgang der ersten Verstärkerstufe parallel geschaltet ist und deren Zuschaltung in Abhängigkeit eines von der Referenzschaltung erzeugten Signals erfolgt, wobei die Referenzschaltung einen ersten Differenzverstärker mit zumindest zwei Eingangsanschlüssen, dem eingangsseitig das Ausgangssignal und die Referenzspannung zugeführt werden, ein logisches Verknüpfungselement, welches über das Eingangssignal an einem ersten Eingang und das Ausgangssignal des ersten Differenzverstärkers an einem zweiten Eingang angesteuert wird und die an seinen Eingängen anliegenden Pegel miteinander vergleicht, und ein Flip-Flop, das dem logischen Verknüpfungselement nachgeschaltet ist und zur Ansteuerung der nachgeschalteten zweiten Verstärkerstufe dient, aufweist.
  • Bei der erfindungsgemäßen Schaltungsanordnung ist es ermöglicht, zu zumindest einer ersten Verstärkerstufe, die ein anliegendes Eingangssignal verstärkt, in Abhängigkeit des am Ausgang der ersten Verstärkerstufe anliegenden Spannungspotentials mindestens eine weitere, zweite Verstärkerstufe, aufgrund eines durch die Referenzschaltung erzeugten Steuersignals, parallel zuzuschalten. Die Referenzschaltung bedient sich eines Differenzverstärkers, auf den das Ausgangssignal rückgekoppelt ist und der das Spannungspotential des Ausgangssignals einer Verstärkerstufe mit einer Referenzspannung vergleicht. Das Ausgangssignal des Differenzverstärkers wird an ein logisches Verknüpfungselement weitergeleitet, dem auch das Eingangssignal verzögert zugeführt wird. Wenn das Ausgangssignal des Differenzverstärkers gegenüber dem Eingangssignal am Verknüpfungselement verzögert anliegt, so wird über das Verknüpfungselement ein RS-Flip-Flop gesetzt und eine von diesem angesteuerte zweite Verstärkerstufe aktiviert. Die zweite Verstärkerstufe schaltet sich zu der ersten Verstärkerstufe parallel zu und bewirkt eine weitere Verstärkung des Signals. Eine Zuschaltung kann beispielsweise durch ein Steuersignal der Referenzschaltung mit steigender Flanke, welches an die zweite Verstärkerstufe angelegt wird, erfolgen. Die eingeschalteten Verstärkerstufen leiten die Signale verstärkt über Leiterbahnen an die Anschlußflächen (Pads) nachgeschalteter Peripherie weiter.
  • Abhängig von der am Pad angeschlossenen zu treibenden Last ändert sich die Steilheit der Signalflanken der Ausgabesignale und somit wurden bisher die Daten bei großer angeschlossener Last verzögert aus der Verstärkerstufe ausgetrieben. Dieser Nachteil wird durch die erfindungsgemäße Schaltungsanordnung behoben.
  • Da beim Hochfahren eines Systems der Betriebsmodus des Speichers konfiguriert wird, können die in der ersten Initialisierungsphase initiierten Lesebefehle eine Einstellung der Treiberstärke einer Ein-/Ausgabeeinheit in Abhängigkeit der angeschlossenen Last bewirken. Weitere Anpassungen während des Betriebs zur Einstellung der Treiberstärke an veränderte Lastverhältnisse können jederzeit vorgenommen werden.
  • Die Schaltungsanordnung hat den Vorteil, daß die zeitliche Weiterleitung der Signale in Abhängigkeit der an den Verbindungspunkten angeschlossenen Last optimiert wird, so daß lastabhängige Verzögerungen der Datenübertragung weitestgehend vermieden werden. Die Treiberstärke einer Verstärkerstufe wird lastabhängig eingestellt, so daß aufgrund verbesserter Ausgangssignalqualität der Datendurchsatz wesentlich gesteigert werden kann.
    •
  • Nachfolgend wird die Erfindung unter Bezugnahme auf die Zeichnungen im einzelnen erläutert. Gleiche oder entsprechende Elemente in verschiedenen Figuren sind mit gleichen Bezugszeichen versehen.
  • Es zeigen:
  • 1 ein Blockschaltbild einer Ein-/Ausgabe Einheit eines Speicherchips,
  • 2 ein Blockschaltbild der erfindungsgemäßen Schaltungsanordnung,
  • 3 ein erfindungsgemäßes Ausführungsbeispiel der Schaltungsanordnung,
  • 4 ein weiteres erfindungsgemäßes Ausführungsbeispiel der Schaltungsanordnung und
  • 5 ein Ausführungsbeispiel einer über eine Referenzschaltung gesteuerten Verstärkerstufe.
  • 1 zeigt ein Blockschaltbild einer Ein-/Ausgabe Einheit 100 eines Speicherchips. Die Ein- und Ausgabeeinheit ist bidirektional ausgelegt. Über einen Anschlußpunkt A werden Daten aus einem Speicher über eine Verstärkerstufe 2 an eine am Ausgangsanschluß O angeschlossenen Peripherie weitergeleitet, die durch deren Last K repräsentiert wird. Daten, die im Speicherchip gespeichert werden sollen, werden einem Differenzverstärker 31 zugeführt und über den Anschluß A an den Speicherchip weitergeleitet.
  • In 2 ist eine Schaltungsanordnung gemäß der Erfindung als Blockschaltbild dargestellt. Eine Verstärkerstufe 2 ist eingangsseitig mit dem Eingangsanschluß A und ausgangsseitig mit dem Ausgangsanschluß O verbunden. An dem Eingangsanschluß A liegt ein zu verstärkendes Signal DATA-IN an und wird der Verstärkerstufe 2 zugeführt, die ein Verstärkung des Eingangssignals DATA-IN vornimmt. Einer zur Verstärkerstufe 2 parallel geschalteten Verstärkerstufe 4 wird an einem Eingang ebenfalls das Eingangssignal DATA-IN zugeführt. Eine Referenzschaltung 3 ist mit dem Eingangsanschluß A und einem Anschluß B, an dem das Referenzpotential VREF anliegt, verbunden. Der Referenzschaltung 3 wird das Ausgangssignal DATA-OUT vom Ausgangsanschluß O zugeführt. Die Referenzschaltung 3 nimmt einen Phasenvergleich der Signale DATA-OUT und DATA-IN vor. Abhängig von der externen Last K ergibt sich eine mehr oder weniger große Verzögerung des Ausgangssignals DATA-OUT gegenüber dem Eingangssignal DATA-IN. Wenn diese Verzögerung einen fest in der Referenzschaltung 3 voreingestellten Wert übersteigt, erzeugt die Referenzschaltung 3 ein Steuersignal, welches an einen weiteren Eingang der nachgeschalteten Verstärkerstufe 4 angelegt wird, so daß diese eingeschaltet wird und sich somit parallel zur Verstärkerstufe 2 zuschaltet und eine zusätzliche Verstärkung des Eingangssignals DATA-IN vornimmt.
  • 3 zeigt ein detaillierteres Ausführungsbeispiel der Schaltungsanordnung 1 bezüglich der Referenzschaltung 3. Ein Differenzverstärker 31 ist mit seinen Eingangsanschlüssen C, D mit den Eingangsanschlüssen B und O zur Zuführung des Signals DATA-OUT sowie der Referenzspannung VREF verbunden. Der Differenzverstärker 31 vergleicht die Referenzspannung VREF mit der Spannung des Ausgangssignals DATA-OUT. Einem dem Dif ferenzverstärker 31 nachgeschalteten logischen Verknüpfungselement 33 wird an seinem Eingang G das verstärkte Ausgangssignal des Differenzverstärkers 31 zugeführt. Dem Eingang H des logischen Verknüpfungselementes 33 wird über ein Verzögerungselement 36 das verzögerte Eingangssignal DATA-IN zugeführt. Das logische Verknüpfungselement 33 vergleicht die an seinen Eingängen anliegenden Pegel miteinander. Übersteigt die am Ausgangsanschluß O anliegende Last einen bestimmten Kapazitätswert, so ist der Pegel des Ausgangssignals DATA-OUT niedriger als der Pegel des Eingangssignals DATA-IN und die Daten werden wesentlich verzögert getrieben. Das Verknüpfungselement 33 erzeugt somit ein Signal, z.B. eine logische "1", so daß das nachgeschaltete Flip-Flop 34 gesetzt wird. Ist das Flip-Flop 34 gesetzt, wird die dem Flip-Flop 34 nachgeschaltete Verstärkerstufe 4 eingeschaltet, die sich parallel zur Verstärkerstufe 2 zuschaltet und eine zusätzliche Verstärkung des Eingangssignals DATA-IN vornimmt.
  • 4 zeigt ein Beispiel der erfindungsgemäßen Schaltungsanordnung 1 bezüglich einer weiteren Ausführungsform der Referenzschaltung 3. Einer weiteren Verstärkerstufe 35 wird an ihrem Eingang das Eingangssignal DATA-IN zugeführt und als verstärktes Signal an den Eingangsanschluß E eines nachgeschalteten Differenzverstärkers 32 angelegt. Am Eingang F des Differenzverstärkers 35 liegt die Referenzspannung VREF an. Der Differenzverstärker 32 vergleicht die Referenzspannung VREF mit der Spannung des Ausgangssignals DATA-OUT. Dem logischen Verknüpfungselement 33 wird das verstärkte Ausgangssignal des Differenzverstärkers 32 über seinen Eingang H zugeführt. Das logische Verknüpfungselement 33 vergleicht die an seinen Eingängen anliegenden Pegel miteinander und erzeugt, wie vorab in 3 beschrieben, bei einem niedrigeren Pegel des Ausgangssignals DATA-OUT ein Signal, so daß das nachgeschaltete Flip-Flop 34 gesetzt wird. Ist das Flip-Flop 34 gesetzt, wird die dem Flip-Flop 34 nachgeschaltete Verstärkerstufe 4 eingeschaltet, die sich parallel zur Verstär kerstufe 2 zuschaltet und eine zusätzliche Verstärkung des Eingangssignals DATA-IN vornimmt.
  • In 5 ist eine mögliche Ausführungsform eines Ausgangstreibers bestehend aus den beiden Verstärkerstufen 2 und 4 ausgeführt. Die beiden Verstärkerstufen 2 und 4 sind an ihren Ein- und Ausgängen parallel geschaltet. Die Verstärkerstufen 2 und 4 weisen komplementäre Feldeffekttransistoren 21, 22 und 41, 42 eines p-Kanal-Typs und eines n-Kanal-Typs auf, die in Reihe geschaltet sind. Die p-Kanal-Feldeffekttransistoren 21 und 41 sind über ihre Source-Anschlüsse an das Spannungspotential VDDQ und die n-Kanal-Feldeffekttransistoren 22 und 42 über ihre Source-Anschlüsse an das Bezugspotential VSSQ angeschlossen. Die Kopplungspunkte der Drain-Anschlüsse der Feldeffekttransistoren 21, 22 und 41, 42 sind parallel geschaltet und dienen als Ausgang der Verstärkerstufe.
  • Das Eingangssignal DATA-IN wird der Reihenschaltung der Feldeffekttransistoren 21 und 22 direkt, dem p-Kanal-Feldeffekttransistor 41 über ein logisches NAND-Gatter 43 und dem n-Kanal-Feldeffekttransistor 42 über ein AND-Gatter 44 zugeführt. Das Eingangssignal DATA-IN wird an einem Eingang des NAND-Gatters 43 invertiert. Die weiteren Eingänge der logischen Verknüpfungselemente 43 und 44 sind mit der Steuereinrichtung zur Zuführung eines Steuersignals verbunden.
  • Zur Vereinfachung der folgenden Ausführungen werden positive Spannungspegel mit logisch "1" und negative Spannungspegel mit logisch "0" bezeichnet.
  • Die p-Kanal-Feldeffekttransitoren 21 und 41 schalten leitend, wenn an ihren Gateanschlüssen eine logische "0" anliegt; sie sperren, wenn an ihren Gateanschlüssen eine logische "1" anliegt. Die n-Kanal-Feldeffekttransitoren 22 und 42 schalten leitend, wenn an ihren Gateanschlüssen eine logische "1" anliegt; sie sperren, wenn an ihren Gateanschlüssen eine logische "0" anliegt.
  • Wie bereits in den Ausführungen der 2 beschrieben erzeugt die Referenzschaltung 3 ein Steuersignal zur Ansteuerung der Gateanschlüsse der Feldeffekttransistoren 41 und 42.
  • Den logischen Verknüpfungselementen 43 und 44 wird an seinen Eingängen das Eingangssignal DATA-IN und das von der Referenzschaltung 3 erzeugte Steuersignal zugeführt.
  • Wenn das Eingangssignal DATA-IN eine logische "1" aufweist, so liegt an den Gateanschlüssen der Feldeffekttransistoren 21 und 22 eine logische "1" an, so daß der Feldeffekttransistor 22 leitend schaltet; wenn das Eingangssignal DATA-IN eine logische "0" aufweist, so liegt an den Gateanschlüssen der Feldeffekttransistoren 21 und 22 eine logische "0" an, so daß der Feldeffekttransistor 21 leitend schaltet.
  • Ein Eingangssignal DATA-IN mit einer logischen "1" wird am Eingang des NAND-Gatters 43 zu einer logischen "0" invertiert. Wenn das dem NAND-Gatter 43 zugeführte Steuersignal der Referenzschaltung 3 eine logische "0" oder eine logische "1" aufweist, so ergibt die Verknüpfung des NAND-Gatters 43 am Ausgang eine logische "1" und der Feldeffrekttransistor 41 sperrt. Am Eingang des Feldeffekttransistors 41 liegt nur dann eine logische "0" an, wenn das Eingangssignal DATA-IN eine logische "0" und das Steuersignal eine logische "1" aufweist, so daß dieser leitend schaltet und eine zusätzliche Verstärkung des Eingangssignals DATA-IN bewirkt.
  • Die Verknüpfung der dem AND-Gatter 44 zugeführten Signale ergibt nur für den Fall am seinem Ausgang eine logische "1", wenn sowohl das Eingangssignal DATA-IN als auch das Steuersignal der Referenzschaltung 3 eine logische "1" aufweisen, so daß der Feldeffekttransistor 42 leitend schaltet und eine zusätzliche Verstärkung des Eingangssignals DATA-IN bewirkt.
  • Die Ausgabe des Ausgangssignals DATA-OUT erfolgt über den Ausgangsanschluß O an die metallischen Anschlußflächen (Pads), die sich in der obersten Metallisierungsebene des Halbleiterchips befinden. Die Kontaktierung der Anschlußflächen mit den Anschlußstiften des Gehäuses ist über Bonddrähte realisiert.
    • 100
    Ein-/Ausgabe Einheit
    A
    Eingangsanschluß
    B
    Anschluß für die Referenzspannung
    C
    Eingangsanschluß Differenzverstärker
    D
    Eingangsanschluß Differenzverstärker
    E
    Eingangsanschluß Differenzverstärker
    F
    Eingangsanschluß Differenzverstärker
    G
    Eingangsanschluß Verknüpfungselement
    H
    Eingangsanschluß Verknüpfungselement
    O
    Ausgangsanschluß
    K
    Kapazitive Last
    1
    Schaltungsanordnung
    2
    Verstärkerstufe
    3
    Referenzschaltung
    4
    Verstärkerstufe
    31
    Differenzverstärker
    32
    Differenzverstärker
    33
    Verknüpfungselement
    34
    RS-FlipFlop
    35
    Differenzverstärker
    21
    p-Kanal-Feldeffekttransistor
    22
    n-Kanal-Feldeffekttransistor
    41
    p-Kanal-Feldeffekttransistor
    42
    n-Kanal-Feldeffekttransistor
    43
    NAND-Gatter
    44
    AND-Gatter

Claims (7)

  1. Schaltungsanordnung (1) zur Steuerung lastabhängiger Treiberstärken aufweisend: – einen Eingangsanschluß (A) zur Zuführung eines Eingangssignals (DATA-IN); – einen Ausgangsanschluß (O) zum Abgriff eines verstärkten Signals (DATA-OUT); – eine erste Verstärkerstufe (2), die eingangsseitig mit dem Eingangsanschluß (A) zur Zuführung des Eingangssignals und ausgangsseitig mit dem Ausgangsanschluß (O) zur Ausgabe des verstärkten Signals (DATA-OUT) verbunden ist; – eine Referenzschaltung (3), der das Eingangssignal (DATA-IN), das Ausgangssignal (DATA-OUT) und eine Referenzspannung (Vref) zugeführt werden und die einen Phasenvergleich zwischen Eingangs- (DATA-IN) und Ausgangssignal (DATA-OUT) vornimmt; – eine zweite Verstärkerstufe (4), die der Referenzschaltung (3) nachgeschaltet ist und der eingangsseitig ein Ausgangssignal der Referenzschaltung (3) und das Eingangssignal (DATA-IN) zugeführt werden und deren Ausgang mit dem Ausgang der ersten Verstärkerstufe (2) parallel geschaltet ist und deren Zuschaltung in Abhängigkeit eines von der Referenzschaltung (3) erzeugten Signals erfolgt, wobei die Referenzschaltung (3) – einen ersten Differenzverstärker (31) mit zumindest zwei Eingangsanschlüssen (C, D), dem eingangsseitig das Ausgangssignal (DATA-OUT) und die Referenzspannung (VREF) zugeführt werden; – ein logisches Verknüpfungselement (33), welches über das Eingangssignal (DATA-IN) an einem ersten Eingang (H) und das Ausgangssignal des ersten Differenzverstärkers (31) an einem zweiten Eingang (G) angesteuert wird und die an seinen Eingängen (G, H) anliegenden Pegel miteinander vergleicht, und – ein Flip-Flop (34), das dem logischen Verknüpfungselement (33) nachgeschaltet ist und zur Ansteuerung der nachgeschalteten zweiten Verstärkerstufe (4) dient, aufweist.
  2. Schaltungsanordnung (1) nach Anspruch 1, dadurch gekennzeichnet, dass das logische Verknüpfungselement für den Fall, daß an seinem zweiten Eingang (G) ein Signal mit niedrigerem Pegel und an seinem ersten Eingang (H) ein Signal mit höherem Pegel anliegt an seinem Ausgang ein Signal mit hohem Pegel zur Ansteuerung des Flip-Flops (34) erzeugt.
  3. Schaltungsanordnung (1) nach Anspruch 1 oder 2, dadurch gekennzeichnet, dass das Flip-Flop (34) bei einem an seinem Eingang anliegenden Signal mit hohem Pegel gesetzt wird und die nachgeschaltete zweite Verstärkerstufe (4) ansteuert, so daß diese sich parallel zur Verstärkerstufe (2) zuschaltet.
  4. Schaltungsanordnung (1) nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet, dass die zweite Verstärkerstufe (4) bei Zuschaltung eine zusätzliche Verstärkung des Eingangssignals (DATA-IN) bewirkt.
  5. Schaltungsanordnung (1) nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet, dass das Eingangssignal (DATA-IN) dem Verknüpfungselement (33) verzögert zugeführt wird.
  6. Schaltungsanordnung (1) nach einem der Ansprüche 1 bis 3 oder 5, dadurch gekennzeichnet, dass das Eingangssignal (DATA-IN) dem Verknüpfungselement (33) über eine weitere Verstärkerstufe (35) und einen nachgeschalteten weiteren Differenzverstärker (32) zugeführt wird.
  7. Schaltungsanordnung (1) nach Anspruch 6, dadurch gekennzeichnet, dass dem weiteren Differenzverstärker (32) eingangsseitig über einen ersten Eingangsanschluß (E) das Ausgangssignal der weiteren Verstärkerstufe (35) und über einen zweiten Eingangsanschluß (F) die Referenzspannung (VREF) zugeführt werden.
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Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP2068995A4 (de) * 2006-09-12 2013-04-17 Neochild Llc Flüssigkeitsabgabevorrichtung

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5621335A (en) * 1995-04-03 1997-04-15 Texas Instruments Incorporated Digitally controlled output buffer to incrementally match line impedance and maintain slew rate independent of capacitive output loading
US6097219A (en) * 1997-05-14 2000-08-01 Oki Data Corporation Output buffer circuit with adjustable driving capability

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3226034B2 (ja) * 1999-01-06 2001-11-05 日本電気株式会社 インタフェース方式
US6753703B2 (en) * 2002-04-02 2004-06-22 Northrop Grumman Corporation Resetable cascadable divide-by-two circuit

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5621335A (en) * 1995-04-03 1997-04-15 Texas Instruments Incorporated Digitally controlled output buffer to incrementally match line impedance and maintain slew rate independent of capacitive output loading
US6097219A (en) * 1997-05-14 2000-08-01 Oki Data Corporation Output buffer circuit with adjustable driving capability

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