DE3743969A1

DE3743969A1 - Ausgabepuffer

Info

Publication number: DE3743969A1
Application number: DE19873743969
Authority: DE
Inventors: Marcelo A Martinez
Original assignee: Integrated Device Technology Inc
Current assignee: Renesas Electronics America Inc
Priority date: 1986-12-29
Filing date: 1987-12-23
Publication date: 1988-07-07
Also published as: GB8728672D0; GB2199712A; GB2199712B; JPS63174425A; DE3743969C2; US4785201A

Description

Die Erfindung betrifft das Gebiet der IC-Bausteine und bezieht sich insbesondere auf einen Ausgabepuffer, bei dem die Transientenunterdrückung verbessert ist.

Bei gewissen Ausgabepuffern in Form integrierter Schaltungen des CMOS-Typs für Hochgeschwindigkeit und Schnellansteuerung treten Transientenprobleme auf (Überschwingungsspitzen oder Prellen). Insbesondere beim Umschalten des Zustands eines Ausgabepuffers werden Transienten über Streuinduktivitäten in den Erdungs- und Versorgungspfaden (V _cc ) des Puffers entwickelt. Diese Transienten werden an die Ausgänge weiterer Ausgabepuffer weitergeleitet, wenn sie sich in die gleichen Erd- und Versorgungswege teilen. Zur Erläuterung sei auf das Paar bekannter Ausgabepuffer gem. Fig. 1 hingewiesen, von denen einer links in der Zeichnung mit 10 und der andere 10′ bezeichnet ist. Zu dem Puffer 10 gehört ein P-Kanalfeldeffekttransistor (FET), der in der Mitte der Zeichnung als Transistor 12 zu sehen ist, sowie ein N-Kanalfeldeffekttransistor, nämlich der Transistor 14. Diese Transistoren 12 und 14 sind in einer sog. Totempfahlanordnung (P-Kanal über N-Kanal) zusammengeschaltet. Im einzelnen ist das Gate des Transistors 12 über eine Leitung 20 und ein Paar Inverter 22 und 24 mit dem Ausgang eines NAND-Gatters 26 mit zwei Eingängen verbunden. Von diesen beiden Eingängen des Gatters 26 ist einer zum Empfang eines Freigabesignals für den Puffer 10 an eine Leitung 28 angeschlossen und der andere an eine Leitung 30, um ein Dateneingabesignal zu empfangen. Der Source-Anschluß des Transistors 12 ist an eine Leitung 40 und der Drain-Anschluß des Transistors 12 an eine Leitung 50 angeschlossen, auf der der Puffer 10 ein Datenausgabesignal zur Verfügung stellt.

Der Gate-Anschluß des Transistors 14 ist über eine Leitung 60 und einen weiteren Inverter 62 mit dem Ausgang eines weiteren NAND-Gatters 64 mit zwei Eingängen verbunden. Einer der Eingänge des Gatters 64 ist mit der Leitung 30 über noch einen weiteren Inverter 66 verbunden, während der andere Eingang des Gatters an die Leitung 28 angeschlossen ist. Der Drain-Anschluß des Transistors 14 ist mit einer Leitung 50 und der Source-Anschluß mit einer Leitung 70 verbunden.

Da der Ausgabepuffer 10′ dem Ausgabepuffer 10 ähnelt, sind in der Zeichnung einander entsprechende Teile mit den gleichen Bezugszeichen unter Hinzufügung eines Apostroph versehen.

Die Sources Transistoren 12 und 12′ sind direkt an eine Stromversorgungsspannung (V _cc ) angeschlossen und die Sources der Transistoren 14 und 14′ sind direkt an Schaltungserdpotential angeschlossen. An diesen Verbindungsstellen gibt es allerdings Streuinduktivitäten, die teilweise auf die Metallisierung des Chips, auf die Drahtverbindung (bond) und auf den Leitungsrahmen zurückzuführen sind. (Streuinduktivitäten stellen ein besonderes Problem dar bei Vorrichtungen der allgemein als 7400er-Serie bezeichneten Art, die in einem DIP-Gehäuse untergebracht sind, bei dem die Erd- und Versorgungspins an den äußersten Enden des Gehäuses angeordnet sind.)

Zur Erläuterung sind die Streuinduktivitäten als diskrete Spulen dargestellt. So ist in der Zeichnung die Leitung 40 über eine Spule 80 (die die Streuinduktivitäten im Versorgungspfad wiedergibt) an eine Leitung 82 angeschlossen, um die Versorgungsspannung zu erhalten. Die Leitung 70 ist ihrerseits über eine Spule 84 (die die Streuinduktivitäten im Erdungspfad wiedergibt) an eine Leitung 86 angeschlossen, um das Schaltungserdpotential zu empfangen.

Der kapazitive Widerstand der Pufferlast ist in der Zeichnung als diskreter Kondensator 90 dargestellt, der zwischen die Leitungen 50 und 86 geschaltet ist. Nun sei zunächst angenommen, daß sich der Ausgabepuffer 10 in einem Zustand befindet, bei dem der Transistor 12 "eingeschaltet" und der Transistor 14 "ausgeschaltet" ist. Bei diesem Zustand wird auf der Leitung 50 und über Kondensator 90 ein Potential von "hohem" logischem Niveau entwickelt. Ferner sei angenommen, daß sich der Ausgabepuffer 10′ in einem Zustand befindet, bei dem der Transistor 12′ "ausgeschaltet" und der Transistor 14′ "eingeschaltet" ist, so daß auf der Leitung 50′ ein Potential von "niedrigem" logischen Niveau entwickelt wird.

Dann sei angenommen, daß der Zustand des Ausgabepuffers 10 so umgeschaltet wird, daß der Transistor 12 "ausgeschaltet" und der Transistor 14 "eingeschaltet" wird. Wenn der Transistor 14 aufgesteuert wird, wird das am Kondensator 90 entwickelte Potential über die Spule 84 auf den Transistor 14 aufgegeben. Damit kommt es an der Spule 84 zu einer Transienten. Da der Transistor 14′ (des Ausgabepuffers 10′) aufgesteuert ist, wird diese Transiente vom Transistor 14′ an die Leitung 50′ weitergeleitet (eine ähnliche Transiente entsteht auf der Leitung 50′, wenn der Ausgabepuffer 10′ in einem Zustand gehalten wird, bei dem der Transistor 12′ "eingeschaltet" und der Transistor 14′ "ausgeschaltet" ist, während der Zustand des Ausgabepuffers 10 so umgeschaltet wird, daß der Transistor 14 "ausgeschaltet" und der Transistor 12 "eingeschaltet" wird).

Das Transientenproblem tritt hauptsächlich auf bei Ausgabevorrichtungen in Form integrierter Schaltungen des CMOS- Typs für hohe Geschwindigkeiten und schnelles Ansteuern. Bei den Vorrichtungen der genannten 7400er-Serie, die mit 74XXX, 74HXXX, 74SXXX und 74LSXXX bezeichnet werden, wird der bipolare Transistor, der dem (FET) Transistor 14′ gleichwertig ist, durch die Transiente "abgeschaltet", ehe der (bipolare) Transistor einen nennenswerten Betrag der Transiente an den Ausgang des Ausgabepuffers weiterleiten kann. Auch bei den Vorrichtungen der 7400er-Serie, die mit 74HCXXX und 74HCTXXX bezeichnet sind, sind die Äquivalente der Transistoren 12 und 14 und deren Treiber nicht stark genug, um ein merkliches Transientenniveau am Äquivalent der Spulen 80 und 84 zu entwickeln. Wenn allerdings die Transistorkanallänge verkürzt wird (auf weniger als 2 µm) und die Transistorkanalbreite vergrößert wird, dann wird am Äquivalent der Spule 84 eine Transiente von nennenswertem Niveau entwickelt und an das Äquivalent der Leitung 50′ weitergeleitet. Eine Transiente mit einer Anstiegszeit von weniger als einer Nanosekunde und einem Niveau oberhalb 3 V ist am Äquivalent der Spule 84 beobachtet worden, wenn von acht Ausgabepuffern (eines Oktalpuffers) sieben gleichzeitig geschaltet werden.

Weitere Angaben zu Transientenproblemen finden sich in Artikeln, die in der Zeitschrift "Electronics" auf den Seiten 29 und 30 vom 7. August 1986 und auf den Seiten 81 und 82 der Ausgabe vom 18. September 1986 erschienen sind.

Aufgabe der Erfindung ist es, einen Ausgabepuffer in Form einer integrierten Schaltung des CMOS-Typs für Hochgeschwindigkeit und Schnellansteuerung zu schaffen, bei dem die Transientenunterdrückung verbessert ist.

Mit der Erfindung soll ein Ausgabepuffer in Form eines IC- Bausteins des CMOS-Typs mit Transientenunterdrückung für Hochgeschwindigkeit und Schnellansteuerung geschaffen werden, der mit den Vorrichtungen der 7400er-Serie kompatibel ist (die in DIP-Gehäusen untergebracht sind, bei denen die Erd- und Versorgungspins an den äußersten Enden des Gehäuses liegen).

Ein weiteres Ziel der Erfindung besteht darin, einen einfachen Ausgabepuffer in Form einer integrierten Schaltung des CMOS-Typs mit Transientenunterdrückung für Hochgeschwindigkeit und Schnellansteuerung zu schaffen.

Das gegenwärtig bevorzugte Ausführungsbeispiel der Erfindung arbeitet mit einem ersten Paar Transistoren, die in Totempfahlanordnung (N-Kanal über P-Kanal) geschaltet sind, einem zweiten Paar Transistoren, die in Totempfahlanordnung (P-Kanal über N-Kanal) parallel zum ersten Transistorpaar geschaltet sind, sowie einem Paar Inverter, die so angeschlossen sind, daß sie die Ansteuerung zum zweiten Transistorpaar verzögern.

Die Möglichkeit, einen Hochgeschwindigkeits-, Schnellantriebs-Ausgabepuffer des CMOS-Typs in Form einer integrierten Schaltung mit verbesserter Transientenunterdrückung zu schaffen, stellt den wichtigsten Vorteil der Erfindung dar.

Ein weiterer Vorteil der Erfindung besteht darin, daß sie es ermöglicht, einen Ausgabepuffer mit Transientenunterdrückung für Hochgeschwindigkeit und Schnellansteuerung in Form einer integrierten Schaltung des CMOS-Typs zur Verfügung zu stellen, der mit Bausteinen der 7400er-Serie kompatibel ist (die in DIP-Gehäusen untergebracht sind, bei denen die Erd- und Versorgungspins an den äußersten Enden des Gehäuses angeordnet sind.

Ein weiterer Vorteil der Erfindung ist darin zu sehen, daß es möglich ist, einen einfachen Ausgabepuffer mit Transientenunterdrückung für Hochgeschwindigkeit und Schnellansteuerung in Form einer integrierten Schaltung des CMOS- Typs zu verwirklichen.

Im folgenden ist die Erfindung mit weiteren vorteilhaften Einzelheiten anhand eines schematisch dargestellten Ausführungsbeispiels näher erläutert. In den Zeichnungen zeigt

Fig. 1 ein Schema eines Paares bekannter Ausgabepuffer;

Fig. 2 ein Schema eines Paares von Ausgabepuffern gemäß einem bevorzugten Ausführungsbeispiel der Erfindung.

In Fig. 2 ist insgesamt links in der Zeichnung ein Ausgabepuffer 100 und rechts ein Ausgabepuffer 100′ jeweils entsprechend dem gegenwärtig bevorzugten Ausführungsbeispiel der Erfindung dargestellt. Der Ausgabepuffer 100 weist als Hauptelemente von der Mitte der Zeichnung nach links folgendes auf: ein erstes Paar Feldeffekttransistoren aus einem P-Kanaltransistor 110 und einem N-Kanaltransistor 112, ein zweites Paar Transistoren (FET) aus einem N-Kanaltransistor 114 und einem P-Kanaltransistor 116 sowie ein Paar Inverter 118 und 120. Die Transistoren 110 und 112 sind in Totempfahlanordnung geschaltet (P-Kanal über N-Kanal). Im einzelnen ist das Gate des Transistors 110 über eine Leitung 130 mit dem Ausgang des Inverters 118 verbunden, ein Ende des Kanals, welches hier als Source des Transistors 110 bezeichnet ist, ist an eine Leitung 132 angeschlossen, das andere Ende des Kanals, welches hier als Drain des Transistors 110 bezeichnet ist, ist an eine Leitung 134 angeschlossen, auf der der Ausgabepuffer 100 ein Datenausgabesignal entwickelt. Das Gate des Transistors 112 ist über eine Leitung 136 mit dem Ausgang des Inverters 120 verbunden. Der Drain des Transistors 112 ist an die Leitung 134 angeschlossen und der Source-Anschluß desselben ist mit einer Leitung 138 verbunden.

Die Transistoren 114 und 116 sind in einer hier als Totempfahlanordnung bezeichneten Schaltung (N-Kanal über P- Kanal) vorgesehen. Im einzelnen ist das Gate des Transistors 114 über eine Leitung 140 mit dem Eingang des Inverters 118 verbunden. Der Drain des Transistors 114 ist an die Leitung 132 angeschlossen und der Source-Anschluß des Transistors ist mit der Leitung 134 verbunden. Das Gate des Transistors 116 ist über eine Leitung 142 mit dem Eingang des Inverters 120 verbunden, der Source-Anschluß des Transistors 116 ist mit der Leitung 134 verbunden und der Drain des Transistors mit der Leitung 138.

Der Inverter 118 weist einen P-Kanaltransistor (FET) 150 und einen N-Kanaltransistor (FET) 152 auf. Diese beiden Transistoren 150 und 152 sind in Totempfahlanordnung (P-Kanal über N-Kanal) geschaltet, wobei die Gates der Transistoren an eine Leitung 140 angeschlossen sind. In ähnlicher Weise gehört zum Inverter 120 ein P-Kanaltransistor (FET) 154 und ein N-Kanaltransistor (FET) 156, die gleichfalls in Totempfahlanordnung (P-Kanal über N-Kanal) geschaltet sind.

Der Ausgabepuffer 100 arbeitet ferner mit einem NOR-Gatter 160 mit zwei Eingängen, einem Inverter 162 sowie einem UND- Gatter 164 mit zwei Eingängen. Das Gatter 160 ist so gestaltet, daß sein Ausgang mit der Leitung 140 verbunden ist, daß einer der Eingänge über den Inverter 162 mit einer Leitung 166 zum Empfang eines Freigabesignals für den Ausgabepuffer 100 und der andere Eingang mit einer Leitung 168 verbunden ist, um ein Dateneingabesignal zu empfangen. Das Gatter 164 ist so gestaltet, daß sein Ausgang mit der Leitung 142 verbunden ist, während einer der Eingänge an die Leitung 168 und der andere der Eingänge an die Leitung 166 angeschlossen ist.

Da der Ausgabepuffer 100′ dem Ausgabepuffer 100 ähnelt, sind in der Zeichnung einander entsprechende Teile mit den gleichen Bezugszeichen unter Hinzufügung eines Apostroph gekennzeichnet.

Die Source-Anschlüsse der Transistoren 110, 154 und 150 und der Drain des Transistors 114 sind direkt an die Stromversorgungsspannung (V _cc ) angeschlossen und die Source-Anschlüsse der Transistoren 112, 156 und 152 und der Drain des Transistors 116 sind direkt an Schaltungserdpotential angeschlossen. Zur Erläuterung sind die an den Verbindungen auftretenden Streuinduktivitäten als diskrete Spulen dargestellt. In der Zeichnung ist folglich die Leitung 132 über eine Spule 180 (welche die Streuinduktivitäten im Versorgungspfad darstellt) an eine Leitung 182 angeschlossen, um die Stromversorgungsspannung zu empfangen, und die Leitung 138 ist über eine Spule 184 (welche die Streuinduktivitäten im Erdweg darstellt) an eine Leitung 186 angeschlossen, um das Schaltungserdpotential zu empfangen.

Der kapazitive Widerstand der Last des Ausgabepuffers 100 ist in der Zeichnung als diskreter Kondensator 190 zwischen den Leitungen 134 und 186 dargestellt.

Bei dem gegenwärtig bevorzugten Ausführungsbeispiel haben die Transistoren folgende Parameter:

worin V _TH die Schwellenspannung bezeichnet. Die Oxiddicke T _OX beträgt 250 AE, die Tiefe X _j beträgt 0,25 µm. Die Gateüberlappung zwischen Drain/Source ist 0,1 µm. Die Transistoren der Gatter 160 und 164 haben eine Breite/Länge von 60 µm/1,0 µm und die Transistoren des Inverters 162 eine Breite/Länge von 30 µm/1,0 µm.

Zum Verständnis der Arbeitsweise des Ausgabepuffers 100 sei zunächst angenommen, daß sich derselbe in einem Zustand befindet, bei dem die Transistoren 110 und 114 "eingeschaltet" und die Transistoren 112 und 116 "ausgeschaltet" sind. Bei diesem Zustand wird auf der Leitung 134 über Kondensator 190 ein Potential von "hohem" logischen Niveau entwickelt. Dann sei als nächstes angenommen, daß der Zustand des Ausgabepuffers 100 umgeschaltet wird, um die Transistoren 110 und 114 "auszuschalten" und die Transistoren 112 und 116 "einzuschalten". Der Transistor 116 wird vor dem Transistor 112 aufgesteuert. Beim "Einschalten" des Transistors 116 begrenzt die an der Spule 184 entwickelte Transiente die Geschwindigkeit, mit der der Transistor "eingeschaltet" werden kann. (Die Transiente hat die Tendenz, den Transistor 116 "auszuschalten".) Der Inverter 120 bewirkt eine Verzögerung der Ansteuerung des Transistors 112, indem er den Zeitpunkt verzögert, zu dem der Transistor "eingeschaltet" wird. Das hat zur Folge, daß der Pegel der an der Spule 184 entwickelten Transiente unter Kontrolle bleibt (teilweise durch die Geometrie der Transistoren 154 und 116), während gleichzeitig eine hohe Ausgabetreiberfähigkeit (gesteuert durch die Geometrie des Transistors 112) zur Verfügung steht. Der Transistor 116 wird früher "eingeschaltet" als der Transistor 14 (in der den Stand der Technik veranschaulichenden Fig. 1 gezeigt), so daß teilweise die Verzögerung des "Einschaltens" des Transistors 112 ausgeglichen wird. Darüber hinaus läßt sich ein Kompromiß von Geschwindigkeit gegen Amplitude der Transiente erreichen, wenn man die Geometrie des Transistors 154 ändert, wobei ein breiterer Kanal eine höhere Geschwindigkeit auf Kosten einer höheren Transientenamplitude und umgekehrt bietet.

Claims

1. Ausgabepuffer, gekennzeichnet durch die Kombination:

- einer Leitung, die so anschließbar ist, daß sie eine externe Stromversorgungsspannung aufnimmt;
- einer Leitung, auf der der Ausgabepuffer ein Datenausgabesignal entwickelt;
- einer Kupplungseinrichtung, die die Stromversorgungsleitung mit der Datenausgabesignalleitung verbindet;
- einer Leitung, die ein extern entwickeltes Schaltungserdpotential empfängt;
- einer Leitung, die so anschließbar ist, daß sie ein extern entwickeltes erstes Dateneingabesignal empfängt;
- einer ersten Verzögerungseinrichtung mit einem mit der ersten Dateneingabesignalleitung verbundenen Dateneingang und einem Datenausgang;
- eines ersten Transistors, der ein mit dem Datenausgang der ersten Verzögerungseinrichtung verbundenes Gate, eine mit der Datenausgabesignalleitung verbundene Draineinrichtung und eine mit der Schaltungserdpotentialleitung verbundene Sourceeinrichtung aufweist; und
- eines zweiten Transistors, der ein mit dem Dateneingang der ersten Verzögerungseinrichtung verbundenes Gate, eine mit der Datenausgabesignalleitung verbundene Sourceeinrichtung und eine mit der Schaltungserdpotentialleitung verbundene Draineinrichtung aufweist.

2. Ausgabepuffer nach Anspruch 1, dadurch gekennzeichnet, daß der erste Transistor eine Kanallänge hat, die weniger beträgt als 2 µm.

3. Ausgabepuffer nach Anspruch 1, dadurch gekennzeichnet, daß der erste Transistor ein N-Kanaltransistor und daß der zweite Transistor ein P-Kanaltransistor ist.

4. Ausgabepuffer nach Anspruch 1, dadurch gekennzeichnet, daß die erste Verzögerungseinrichtung ein Paar Transistoren aufweist, die in einer Totempfahlanordnung geschaltet sind.

5. Ausgabepuffer nach Anspruch 1, dadurch gekennzeichnet, daß die Kopplungseinrichtung eine Leitung aufweist, die so anschließbar ist, daß sie ein extern entwickeltes zweites Dateneingabesignal empfängt, sowie einen dritten Transistor, dessen Gate mit der zweiten Dateneingabesignalleitung verbunden ist, dessen Draineinrichtung mit der Stromversorgungsleitung und dessen Sourceeinrichtung mit der Datenausgabesignalleitung verbunden ist.

6. Ausgabepuffer nach Anspruch 5, dadurch gekennzeichnet, daß die Kopplungseinrichtung ferner eine zweite Verzögerungseinrichtung aufweist, die einen mit der zweiten Dateneingabesignalleitung verbundenen Dateneingang und einen Datenausgang hat, sowie einen vierten Transistor, dessen Gate mit dem Datenausgang der zweiten Verzögerungseinrichtung und dessen Sourceeinrichtung mit der Stromversorgungsleitung und dessen Draineinrichtung mit der Datenausgabesignalleitung verbunden ist.

7. Ausgabepuffer nach Anspruch 6, dadurch gekennzeichnet, daß der dritte Transistor ein N-Kanaltransistor ist, und daß der vierte Transistor ein P-Kanaltransistor ist.

8. Ausgabepuffer nach Anspruch 6, dadurch gekennzeichnet, daß die zweite Verzögerungseinrichtung ein in einer Totempfahlanordnung geschaltetes Transistorpaar aufweist.

9. Ausgabepuffer nach Anspruch 6, dadurch gekennzeichnet, daß die Stromversorgungsleitung ebenso wie die Schaltungserdpotentialleitung mit einem weiteren Ausgabepuffer geteilt werden.