JPS63234623A - 半導体集積回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） この発明はデータ出力バッファを備えた半導体集積回路
に係り、特にデータを出力する際に電源に発生するノイ
ズの低減化を図り、誤動作の発生を抑制するようにした
半導体集積回路に関する。

（従来の技術） 半導体メモリなどの半導体集積回路などでは、電源ノイ
ズによる回路の誤動作及び入力マージンの低下を防止す
ることは極めて重要な課題である。

このような電源ノイズは、例えば半導体メモリではその
出力段に設けられているデータ出力バッファからデータ
を出力する際に発生する。すなわち、高速アクセスを行
なうためには出力負荷を高速に充、放電させる必要があ
り、この充、放電の際に電源電圧と基準電圧にそれぞれ
電位変動すなわち電源ノイズが発生する。このノイズは
半導体集積回路の誤動作を引き起こす原因になっている
。

第５図は従来の半導体集積回路、例えば半導体メモリの
回路図である。図中破線で囲まれた部分が集積回路の内
部であり、Ｔ１はデータ出力パッド、Ｔ２は電源電圧Ｖ
ＤＤが供給される電源パッド、Ｔ３は基準電圧ＶＳＳが
供給される基準パッド、Ｉｌｏ及びＩｌｏは内部データ
バス、１１はデータ出力バッファを構成するルベル出力
側のＭＯＳトランジスタ、１２は同様に０レベル出力側
のＭＯＳトランジスタ、１３及び１４は」−記データ出
カバッファ以外の内部回路の一部を構成するそれぞれデ
ータ出力制御用のアンドゲート、１５は集積回路内のｖ
ＤＤ用配線、１６は同じ＜Ｖｓｓ用配線であり、１７は
この集積回路に電源電圧ＶＤＤを供給する外部直流電源
、１８はこの電源１７の安定化容量、１９はこの集積回
路の出力データによって駆動される負荷容量である。

さらに２０はこの集積回路のデータ出力パッドＴ１と負
荷容量１９とを接続するリードフレーム部及び外部配線
部であり、２１はこのリードフレーム部及び外部配線部
２０とデータ出力パッドＴ１とを接続するボンディング
・ワイヤ、２２はこの集積回路の電源パッドＴ２と外部
直流電源Ｉ７とを接続するリードフレーム部及び外部配
線部、２３はこのリードフレーム部及び外部配線部２２
と電源パッドＴ２とを接続するボンディング・ワイヤ、
２４はこの集積回路の基準パッドＴ３と外部直流電源１
７とを接続するリードフレーム部及び外部配線部、２５
はこのリードフレーム部及び外部配線＃２４と基準パッ
ドＴ３とを接続するボンディング争ワイヤであり、上記
リードフレーム部及び外部配線部２０゜２２、２４には
それぞれ寄生的なインダクタンス成分及び抵抗成分が存
在しており、ボンディング・ワイヤ２１２３．２５には
それぞれ寄生的なインダクタンス成分が存在している。

さらに内部配線１５．１Ｂにも寄生的な抵抗成分が存在
している。

このような集積回路でルベルデータを出力する場合には
、内部データバスのうちＩｌｏがルベル、ＩｌｏがＯレ
ベルとなっており、この後、内部制御信号φｏｕＬがル
ベルに立上がることにヨリ、データ出力制御用の一方の
アンドゲート１３の出力信号のみがルベルにされる。こ
れにより、ソース、ドレイン間が電源パッドＴ２とデー
タ出力パッドＴ１との間に挿入されているルベル出力側
のトランジスタ１１が導通し、このトランジスタ１１、
パッドＴ１を介して負荷容量１９の一端のノードＮ１が
、第６図の波形図に示すようにルベルに順次充電される
。このとき、ｖＤＤ側のＩＪ−ドフレーム部及び外部配
線部２２、ボンディング・ワイヤ２３及び内部の配線１
５それぞれに存在するインダクタンス成分と抵抗成分に
よるノイズの影響を受けて、電源電圧ＶＤＤのノードＮ
２には第６図の波形図に示すようにアンダーシュートが
発生する。このとき、基準電圧側の配線Ｉ６のノードＮ
３にも同様のアンダーシュートが発生する。

これに対し、０レベルデータを出力する場合には、内部
データバスのうちＩｌｏが０レベル、Ｉｌｏがルベルと
なっており、この後、内部側御信号φｏｕｔがルベルに
立上がることにより、データ出力制御用の他方のアンド
ゲート１４の出力信号のみがルベルにされる。これによ
り、ソース、ドレイン間がデータ出力パッドＴ１と基準
パッドＴ３の間に挿入されている０レベル出力側のトラ
ンジスタ１２が導通し、パッドＴ１とこのトランジスタ
１２を介して負荷容量１９が放電され、その一端のノー
ドＮ１が第７図の波形図に示すようにＯレベルに順次放
電される。このとき、リードフレーム部及び外部配線部
２４、ボンディング・ワイヤ２５及び内部の配線１６に
存在するインダクタンス成分と抵抗成分とによるノイズ
の影響を受けて、基準電圧ＶＳＳのノードＮ３には第７
図の波形図に示すようにオーバーシュートが発生する。

このとき、電源電圧ＶＤＤのノードＮ２にも同様のオー
バーシュートが発生する。

このような電源ノイズは集積回路の内部回路の誤動作の
みならず、外部電源系の安定化を妨害し、各種の悪影響
を及ぼすことになる。

（発明が解決しようとする問題点） このように従来では、データを出力する際に電源にノイ
ズが発生し、このノイズにより誤動作が引き起こされる
という欠点がある。そこで、この発明はデータを出力す
る際に電源に発生するノイズによる誤動作が防止できる
半導体集積回路を提供することを目的としている。

［発明の構成コ （問題点を解決するための手段） この発明の半導体集積回路は、それぞれ異なる配線を介
して外部電源の高電位側と接続された第１、第２の電源
パッドと、それぞれ異なる配線を介して」１記外部電源
の基準電位側と接続された第１、第２の基準パッドと、
データ出力用パッドと、ソース、ドレイン間が上記第１
の電源パッドと上記データ出力用パッドとの間に挿入さ
れた第１のＭＯＳトランジスタ及びソース、ドレイン間
が」二足第１の基準パッドと上記データ出力用パッドと
の間に挿入された第２のＭＯ８＋−ランジスタからなる
データ出力バッファと、−に２第２の電源パッドと第２
の基準パッドとの間の電圧が供給される上記データ出力
バッファ以外の内部回路とから構成されている。

（作用） この発明の半導体集積口路では、データ出力バッファと
データ出力バッファ以外の内部回路とでそれぞれ電源パ
ッド及び基準パッドを別個に設けることにより、データ
出力バッファ側で発生するノイズによる影響を内部回路
側に与えないようにしている。

（実施例） 以下、図面を参照してこの発明の詳細な説明する。第１
図はこの発明を半導体メモリに実施した場合の構成を示
す回路図である。

図において、Ｔ１はデータ出力パッド、Ｔ１２及びＴ２
２はそれぞれ電源電圧ＶＤＤが供給される電源パッド、
７１３及びＴ２３はそれぞれ基準電圧ＶＳＳが供給され
る基準パッド、Ｉｌｏ及びＩｌｏは内部データバス、１
１はデータ出力バッファを構成するルベル出力側のＮチ
ャネルＭＯＳトランジスタ、１２は同様にθレベル出力
側のＮチャネルＭＯ３トランジスタ、１３及び１４は上
記データ出力バッファ以外の内部回路の一部を構成する
それぞれデータ出力制御用のアンドゲート、１７はこの
集積回路に電源電圧ｖＤＤを供給する外部直流電源、１
８はこの電源１７の安定化容量、１９はこの集積回路の
出力データによって駆動される負荷容量である。

上記外部直流電源１７の高電位側はリードフレーム及び
外部配線部３０とボンディング−ワイヤ３１を介して上
記一方の電源パッドＴＩ２と接続されており、かつ上記
リードフレーム及び外部配線部３ｏと上記とは異なるボ
ンディング・ワイヤ３２を介して上記他方の電源パッド
Ｔ２２と接続されている。集積回路内部では、電源パッ
ドＴＩ２に対しては内部配線３３を介してアンドゲート
１３．１４などの内部回路が接続され、電源パッドＴ２
２に対しては内部配線３４を介して上記トランジスタ１
１のソース、ドレイン間の一端が接続されている。

上記外部直流電源１７の基準電位側はリードフレーム及
び外部配線部３５とボンディング・ワイヤ３６を介１−
で上記一方の基準パッドＴ１３と接続されており、かつ
上記リードフレーム及び外部配線部３５と上記とは異な
るボンディング−ワイヤ３７を介して上記他方の基準パ
ッドＴ２３と接続されている。

集積回路内部では、基準パッドＴ１３に対しては内部配
線３８を介してアントゲ−）１３．１４などの内部回路
が接続され、基準パッドＴ２３に対しては内部配線３９
を介して上記トランジスタ１２のソース、ドレイン間の
一端が接続されている。

上記負荷容量１９はリードフレーム及び外部配線部４０
とボンディング・ワイヤ４１を介して上記データ出力パ
ッドＴ１と接続されている。なお、この場合にも、リー
ドフレーム部及び外部配線部３０゜３５．４０にはそれ
ぞれ寄生的なインダクタンス成分及び抵抗成分が存在し
ており、ボンディング・ワイヤ３１．３２．３６．３７
．４１にはそれぞれ寄生的なインダクタンス成分か存在
し、さらに内部の配線３３．３４．３８．３９には寄生
的な抵抗成分が存在している。

すなわち、この実施例回路では、データ出力バッファ以
外の内部回路に対して独自の電源パッドＴ’１２と基準
パッド↑１３を設け、トランジスタ１１と１２からなる
データ出力バッファに対しても独自の電源パッドＴ２２
と基準パッドＴ２３を設け、電源パッドＴＩ２と７２２
とをそれぞれ異なるボンディングΦワイヤ３１．３２を
介して外部直流電源１７に接続し、基準パッドＴ１３と
Ｔ２３とをそれぞれ異なるボンディング・ワイヤ３６．
３７を介して外部直流電源１７に接続するようにしたも
のである。

次に上記のような構成の回路の動作を説明する。

まず、上記構成のメモリからルベルデータを出力する場
合の動作を第２図の波形図を用いて説明する。このとき
は内部データバスのうちＩｌｏがルベル、ＩｌｏがＯレ
ベルとなっている。この後、内部制御信号φｏｕｔがル
ベルに立上がることによって、データ出力制御用のアン
ドゲート１３の出力信号がルベルに立上がり、トランジ
スタ１１が導通する。このとき、外部直流電源１７〜リ
一ドフレーム部及び外部配線部３０〜ボンデイング・ワ
イヤ３２〜電源パッドＴ２２〜内部の配線３４〜トラン
ジスタ１１〜データ出力パツドＴ１〜ポンデイング・ワ
イヤ４１〜リードフレーム部及び外部配線部４０〜負荷
容量１９〜ＶＳＳの経路で電流が流れ、負荷容Ｈ１９が
ルベルに充電される。従って、ノードＮｉｌの信号は順
次ルベルに立上がる。このとき、従来と同様にリードフ
レーム部及び外部配線部３０、ボンディング・ワイヤ３
２及び内部の配線３４に存在しているインダクタンス成
分と抵抗成分により、配線３４のノードＮ２２には従来
と同程度の大きさのアンダーシュートが発生する。とこ
ろが、内部回路に電源電圧ＶＤＤを供給する配線３３は
、トランジスタ１１による充電電流の経路から外れるた
め、ボンディング・ワイヤ３１及び配線３３に存在する
インダクタンス成分及び抵抗成分によるノイズの影響は
小さなものとなる。すなわち、この配線３３のノードＮ
１２に発生するアンダーシュートはノードＮ２２に発生
するものよりも大幅に低減される。また、配線３８のノ
ードＮＩ３におけるアンダーシュートもノードＮ１２と
同程度に低減される。このため、ルベルデータ出力時に
おける内部回路の誤動作の発生を防止することができる
。

このとき、内部配線３４に存在する抵抗成分が大きいと
ノードＮ２２に発生するアンダーシュートは顕著となり
、ルベルデータの読出し時間が遅くなる可能性がある。

ところが、ノードＮ１２のアンダーシュートが軽減され
る分だけ内部回路を従来よりも高速動作させることがで
き、結果的にデータ出力時間の遅れは従来回路と比較し
て大差なくなる。

次に、上記構成のメモリから０レベルデータを出力する
場合の動作を第３図の波形図を用いて説明する。このと
きは内部データバスのうちＩｌｏが０レベル、Ｉｌｏが
ルベルとなっている。この後、内部制御信号φｏｕｔが
ルベルに立上がることによって、データ出力制御用のア
ンドゲート１４の出力信号がルベルに立上がり、トラン
ジスタ１２が導通する。このとき、負荷容量１９〜リ一
ドフレーム部及び外部配線部４０〜ボンデイング・ワイ
ヤ４１〜データ出力パツドＴ１〜トランジスタ１２〜内
部配線３９〜〜ボンディング・ワイヤ３７〜基準パツド
７２３〜リードフレーム部及び外部配線部３５の経路で
電流が流れ、負荷容ｕ１９が０レベルに放電される。従
って、ノードＮｌｌの信号は０レベルに順次低下する。

このとき、従来と同様にリードフレーム部及び外部配線
部３５、ボンディング拳ワイヤ３７及び内部配線３９に
存在しているインダクタンス成分と抵抗成分により、内
部配線３９のノードＮ２３には従来と同程度の大きなオ
ーバーシュートが発生する。ところが、内部回路に基準
電圧ＶＳＳを供給する内部配線３８は、トランジスタ１
２の放電電流の経路から外れるため、ボンディング・ワ
イヤ３Ｂ及び配線３８に存在するインダクタンス成分及
び抵抗成分によるノイズの影響は小さなものとなる。す
なわち、この配線３８のノードＮＩＢに発生するオーバ
ーシュートはノードＮ２３に発生するものよりも大幅に
低減される。また、配線３３のノードＮ１２におけるオ
ーバーシュートもノードＮ１３と同程度に低減される。

このため、０レベルデ一タ出力時における内部回路の誤
動作の発生を防止することができる。

ところで、」１記実施例回路において、負荷容量＝　１
４− Ｔ９を０レベルに放電するためのトランジスタ１２は基
準パッドＴ２３を介して基準電圧ＶＳＳに接続されてい
る。従って、このトランジスタ１２のゲート駆動信号を
発生するアンドゲート１４も基準パッドＴ２３を介して
見学電圧ＶＳＳに接続することが好ましい。すなわち、
ルベルのデータを出力する場合、トランジスタ１２のゲ
ート駆動信号はアンドゲート１４によってＶＳＳレベル
にされる。ところが、このＶＳＳレベルがノードＮ１３
のレベルであるとすると、前記第３図中のノード１３と
２３との間の電位差がトランジスタ１２のゲート、ソー
ス間に加えられることになる。そして、この電位差がト
ランジスタ１２の閾値電圧を越えると、このトランジス
タ１２がオンしてしまう恐れがある。このような危険を
避けるためには、第４図の変形例回路に示すように、内
部回路のアンドゲート１４のみを基準パッドＴ２３側に
接続し、トランジスタ１２のＶＳＳレベルが同じになる
ように構成すればよい。

このように上記実施例回路によれば、データを出力する
際に電源に発生するノイズによる誤動作を防止すること
ができる。特に、出力ビツト数が４ビツトや８ビツトな
どのように多ビツト構成のメモリについてはデータの読
出しに伴うノイズの発生が顕著であり、この発明はこの
ような多ビツト系の出力ノイズの抑制に大きく寄与する
ものである。さらに、内部回路の電源に発生するノイズ
を低減させることかできるので、特に高速のＤＲＡＭに
この発明を実施すればその効果は極めて大きくなる。

［発明の効果］ 以上説明したようにこの発明によれば、データを出力す
る際に電源に発生するノイズによる誤動作を防止するこ
とができる半導体集積回路を提供することができる。

【図面の簡単な説明】

第１図はこの発明の一実施例の構成を示す回路図、第２
図及び第３図はそれぞれ上記実施例回路の動作を説明す
るための波形図、第４図はこの発明の変形例の回路図、
第５図は従来回路の回路図、第６図及び第７図はそれぞ
れ上記従来回路の動作を説明するための波形図である。 １１・・・ルベル出力用のＭＯＳトランジスタ、１２・
・・０レベル出力用のＭＯＳトランジスタ、１３、１４
・・・データ出力制御用のアンドゲート（内部回路）、
１７・・・外部直流電源、１９・・・負荷容量、３０、
３５．４０・・・リードフレーム部及び外部配線部、３
１、３２．３８．３７・・・ボンディングφパッド、３
３．３４゜３８、３９・・・内部配線、Ｔ１・・・デー
タ出力パッド、Ｔ１２．　Ｔ２２・・・電源パッド、Ｔ
１３．　Ｔ２３・・・・・・基準パッド、Ｉｌｏ、Ｉｌ
ｏ・・・内部データバス。 出願人代理人　弁理士　鈴江武彦 −１７＝

Claims (3)

【特許請求の範囲】
1. （１）それぞれ異なる配線を介して外部電源の高電位側
   と接続された第１、第２の電源パッドと、それぞれ異な
   る配線を介して上記外部電源の基準電位側と接続された
   第１、第２の基準パッドと、データ出力用パッドと、ソ
   ース、ドレイン間が上記第１の電源パッドと上記データ
   出力用パッドとの間に挿入された第１のＭＯＳトランジ
   スタ及びソース、ドレイン間が上記第１の基準パッドと
   上記データ出力用パッドとの間に挿入された第２のＭＯ
   Ｓトランジスタからなるデータ出力バッファと、上記第
   ２の電源パッドと第２の基準パッドとの間の電圧が供給
   される上記データ出力バッファ以外の内部回路とを具備
   したことを特徴とする半導体集積回路。
2. （２）前記内部回路のうち前記第２のＭＯＳトランジス
   タのゲート駆動信号を発生するゲート回路が前記第１の
   基準パッドに接続されている特許請求の範囲第１項に記
   載の半導体集積回路。
3. （３）前記基準電位が接地電位である特許請求の範囲第
   １項に記載の半導体集積回路。