JP2514921B2 - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JP2514921B2 JP2514921B2 JP59244033A JP24403384A JP2514921B2 JP 2514921 B2 JP2514921 B2 JP 2514921B2 JP 59244033 A JP59244033 A JP 59244033A JP 24403384 A JP24403384 A JP 24403384A JP 2514921 B2 JP2514921 B2 JP 2514921B2
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- Japan
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- signal
- terminal
- circuit
- inverter
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/003—Modifications for increasing the reliability for protection
- H03K19/00346—Modifications for eliminating interference or parasitic voltages or currents
- H03K19/00361—Modifications for eliminating interference or parasitic voltages or currents in field effect transistor circuits
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- Logic Circuits (AREA)
- Physics & Mathematics (AREA)
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- Mathematical Physics (AREA)
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Description
【発明の詳細な説明】 〔発明の技術分野〕 この発明は相補型絶縁ゲート電界効果トランジスタに
より構成される半導体集積回路に係り、特に電源配線を
考慮した改良に関する。
より構成される半導体集積回路に係り、特に電源配線を
考慮した改良に関する。
第３図はＰチャネルおよびＮチャネルのMOSトランジ
スタにより構成される従来のCMOS型半導体集積回路（以
下、CMOS−ICと称する）の信号入出力部分の構成を示す
回路図である。図において、11は高電位の電源電圧Ｅが
供給される電源端子であり、12はアース電圧（OV）が供
給される電源端子である。また13は内部の信号を外部に
出力する信号出力端子であり、14は外部の信号を内部に
入力するための信号入力端子である。
スタにより構成される従来のCMOS型半導体集積回路（以
下、CMOS−ICと称する）の信号入出力部分の構成を示す
回路図である。図において、11は高電位の電源電圧Ｅが
供給される電源端子であり、12はアース電圧（OV）が供
給される電源端子である。また13は内部の信号を外部に
出力する信号出力端子であり、14は外部の信号を内部に
入力するための信号入力端子である。
上記信号出力端子13にはＰチャネルMOSトランジスタ2
1およびＮチャネルMOSトランジスタ22の各ドレインが共
通に接続されている。この両トランジスタ21,22のゲー
トは共通に接続されており、この共通ゲート配線23には
内部の信号が供給されるようになっている。
1およびＮチャネルMOSトランジスタ22の各ドレインが共
通に接続されている。この両トランジスタ21,22のゲー
トは共通に接続されており、この共通ゲート配線23には
内部の信号が供給されるようになっている。
上記信号入力端子14にはＰチャネルMOSトランジスタ2
4およびＮチャネルMOSトランジスタ25の各ゲートが共通
に接続されている。この両トランジスタ24,25のドレイ
ンは共通に接続されており、この共通ドレイン配線26の
信号はこのCMOS−ICの内部に供給されるようになってい
る。
4およびＮチャネルMOSトランジスタ25の各ゲートが共通
に接続されている。この両トランジスタ24,25のドレイ
ンは共通に接続されており、この共通ドレイン配線26の
信号はこのCMOS−ICの内部に供給されるようになってい
る。
すなわち、上記トランジスタ21,22は内部信号を信号
出力端子13を介して外部に出力する出力バッファとして
のインバータ回路27を構成しており、トランジスタ24,2
5は外部信号を信号入力端子14を介して内部に入力バッ
ファとしてのインバータ回路28を構成している。そして
上記両インバータ回路27,28には共通の電源配線29を介
して高電位側の電源電圧Ｅが供給されており、同様に共
通の電源配線30を介してアース電圧が供給されている。
出力端子13を介して外部に出力する出力バッファとして
のインバータ回路27を構成しており、トランジスタ24,2
5は外部信号を信号入力端子14を介して内部に入力バッ
ファとしてのインバータ回路28を構成している。そして
上記両インバータ回路27,28には共通の電源配線29を介
して高電位側の電源電圧Ｅが供給されており、同様に共
通の電源配線30を介してアース電圧が供給されている。
なお、上記配線29,30は低抵抗率の材料例えばアルミ
ニウムなどの金属で構成されているが、これらの配線2
9,30には抵抗成分が存在しており、第３図中、配線29,3
0の途中に挿入されている抵抗31,32はこの寄生抵抗成分
を等価的に示したものである。また、上記信号出力端子
13には外部負荷容量Ｃが接続されている。
ニウムなどの金属で構成されているが、これらの配線2
9,30には抵抗成分が存在しており、第３図中、配線29,3
0の途中に挿入されている抵抗31,32はこの寄生抵抗成分
を等価的に示したものである。また、上記信号出力端子
13には外部負荷容量Ｃが接続されている。
ところで、ICを市場に供給する場合、種々の特性の保
障が与えられている。その特性の１つにAC特性があり、
このAC特性の中には例えばICの信号出力端子の電圧が基
準値から所定値に達するまでの遅延時間t0等がる。通常
のCMOS−ICの場合、上記遅延時間t0は数十nsec以下が一
般的である。この遅延時間t0は、上記第３図における共
通ゲート配線23における信号遅延時間と、出力用バッフ
ァであるインバータ27が信号出力端子13に接続されてい
る外部負荷容量Ｃを駆動する際の、信号の立ち上がり時
間trもしくは立ち下がり時間tfとからなっている。前者
は回路構成に依存するためここでは議論しないが、後者
はインバータ27を構成するトランジスタ21,22のチャネ
ル幅とチャネル長との比であるW/Lすなわち、相互コン
ダクタンスgmに依存する。いま、上記信号立ち上がり時
間trもしくは立ち下がり時間tfをそれぞれ20nsec、電源
電圧Ｅを5V、外部負荷容量Ｃの値を100pFとした場合、
トランジスタ21もしくは22のドレイン電流IDSは次式と
なる。
障が与えられている。その特性の１つにAC特性があり、
このAC特性の中には例えばICの信号出力端子の電圧が基
準値から所定値に達するまでの遅延時間t0等がる。通常
のCMOS−ICの場合、上記遅延時間t0は数十nsec以下が一
般的である。この遅延時間t0は、上記第３図における共
通ゲート配線23における信号遅延時間と、出力用バッフ
ァであるインバータ27が信号出力端子13に接続されてい
る外部負荷容量Ｃを駆動する際の、信号の立ち上がり時
間trもしくは立ち下がり時間tfとからなっている。前者
は回路構成に依存するためここでは議論しないが、後者
はインバータ27を構成するトランジスタ21,22のチャネ
ル幅とチャネル長との比であるW/Lすなわち、相互コン
ダクタンスgmに依存する。いま、上記信号立ち上がり時
間trもしくは立ち下がり時間tfをそれぞれ20nsec、電源
電圧Ｅを5V、外部負荷容量Ｃの値を100pFとした場合、
トランジスタ21もしくは22のドレイン電流IDSは次式と
なる。
すなわち、トランジスタ21もしくは22には比較的大き
な電流が流れる。
な電流が流れる。
他方、第３図の回路において、インバータ28内のトラ
ンジスタ24および25が信号入力端子14の信号に応じて一
方がオン状態に、他方がオフ状態にされているとき、第
４図のタイミングチャートに示すように、配線23の信号
が“1"レベルから“0"レベルに変化したとする。このと
き、インバータ27内のトランジスタ21はオフ状態からオ
ン状態に、トランジスタ22はオン状態からオフ状態にそ
れぞれ推移し、インバータ27の出力信号が“0"レベルか
ら“1"レベルに変化する。ここで上記トランジスタ21,2
2の状態は同時に変化するので、電源端子11,電源配線2
9,トランジスタ21,トランジスタ22,電源配線30および電
源端子12の経路で瞬時的に電流が流れる。この電流が流
れているとき、電源配線29がインバータ27,28に分岐す
る点ａでの電圧Eaは次式で与えられる。
ンジスタ24および25が信号入力端子14の信号に応じて一
方がオン状態に、他方がオフ状態にされているとき、第
４図のタイミングチャートに示すように、配線23の信号
が“1"レベルから“0"レベルに変化したとする。このと
き、インバータ27内のトランジスタ21はオフ状態からオ
ン状態に、トランジスタ22はオン状態からオフ状態にそ
れぞれ推移し、インバータ27の出力信号が“0"レベルか
ら“1"レベルに変化する。ここで上記トランジスタ21,2
2の状態は同時に変化するので、電源端子11,電源配線2
9,トランジスタ21,トランジスタ22,電源配線30および電
源端子12の経路で瞬時的に電流が流れる。この電流が流
れているとき、電源配線29がインバータ27,28に分岐す
る点ａでの電圧Eaは次式で与えられる。
ただし、上記第２式においてR1,R2は電源配線29,30そ
れぞれに存在している前記寄生等価抵抗31,32の値であ
り、R21，R22はトランジスタ21,22の出力インピーダン
スである。ここで、トランジスタ21,22の出力インピー
ダンスR21，R22は極めて低くなるように設計されてお
り、抵抗31,32の値R1,R2は電源配線29および30を延長す
るにつれて増加する。近年、ICの集積度が高くなつて、
上記抵抗31,32の値R1,R2は高くなる傾向にあり、最近で
はR21，R22の値がこのR1,R2の値とほぼ同じ程度となる
ように設計されていることもある。このような関係のと
き、前記ａ点の電圧Eaの値は最大になり、さらには上記
のような外部負荷の充放電電流が電源に流れ込むことに
なる。このため、インバータ27の反転動作時にａ点の電
圧Eaは第４図に示すように瞬時的に低下する。この電圧
低下は電源端子11からの電荷供給により順次元の正規の
値に戻る。ところが、インバータ28には同じ電源配線29
を介して電源電圧Ｅが供給されているので、予め信号入
力端子14の信号が第４図に示すように“0"レベルにさ
れ、共通ドレイン配線26の信号が“1"レベル（電圧Ｅ）
にされているときに、この信号の電圧は上記電圧Eaの影
響を受けて第４図に示すように瞬時的に低下する。この
電圧低下はノイズとして内部に伝えられる。
れぞれに存在している前記寄生等価抵抗31,32の値であ
り、R21，R22はトランジスタ21,22の出力インピーダン
スである。ここで、トランジスタ21,22の出力インピー
ダンスR21，R22は極めて低くなるように設計されてお
り、抵抗31,32の値R1,R2は電源配線29および30を延長す
るにつれて増加する。近年、ICの集積度が高くなつて、
上記抵抗31,32の値R1,R2は高くなる傾向にあり、最近で
はR21，R22の値がこのR1,R2の値とほぼ同じ程度となる
ように設計されていることもある。このような関係のと
き、前記ａ点の電圧Eaの値は最大になり、さらには上記
のような外部負荷の充放電電流が電源に流れ込むことに
なる。このため、インバータ27の反転動作時にａ点の電
圧Eaは第４図に示すように瞬時的に低下する。この電圧
低下は電源端子11からの電荷供給により順次元の正規の
値に戻る。ところが、インバータ28には同じ電源配線29
を介して電源電圧Ｅが供給されているので、予め信号入
力端子14の信号が第４図に示すように“0"レベルにさ
れ、共通ドレイン配線26の信号が“1"レベル（電圧Ｅ）
にされているときに、この信号の電圧は上記電圧Eaの影
響を受けて第４図に示すように瞬時的に低下する。この
電圧低下はノイズとして内部に伝えられる。
さらに上記電源電圧の低下はインバータ28の誤動作を
招くこともある。いま、トランジスタ24と25からなるイ
ンバータ28の回路しきい値電圧Vin＊は次式で与えられ
る。ただし、VthpはＰチャネルMOSトランジスタのしき
い値電圧、VthNはＮチャネルMOSトランジスタのしきい
値電圧、KPはＰチャネルMOSトランジスタのW/Lに応じた
定数、KNはＮチャネルMOSトランジスタのW/Lに応じた定
数であり、Ｅは電源電圧である。
招くこともある。いま、トランジスタ24と25からなるイ
ンバータ28の回路しきい値電圧Vin＊は次式で与えられ
る。ただし、VthpはＰチャネルMOSトランジスタのしき
い値電圧、VthNはＮチャネルMOSトランジスタのしきい
値電圧、KPはＰチャネルMOSトランジスタのW/Lに応じた
定数、KNはＮチャネルMOSトランジスタのW/Lに応じた定
数であり、Ｅは電源電圧である。
上記３式から明らかなように、インバータの回路しき
い値電圧は電源電圧が変動すればこれに伴って変動す
る。このため、例えば、インバータ28の入力レベルがV
in＊よりわずかに低いレベルであれば、インバータは入
力信号を誤って認識し、正常な“1"出力ではなく“0"出
力を与え、これによって誤動作が生じる恐れがあり、信
頼性が低下してしまう。
い値電圧は電源電圧が変動すればこれに伴って変動す
る。このため、例えば、インバータ28の入力レベルがV
in＊よりわずかに低いレベルであれば、インバータは入
力信号を誤って認識し、正常な“1"出力ではなく“0"出
力を与え、これによって誤動作が生じる恐れがあり、信
頼性が低下してしまう。
この発明は上記のような事情を考慮してなされたもの
であり、その目的は信号入力回路と信号出力回路とが同
じ値の電源電圧で動作する際に、両回路が互いに影響を
及ぼすことがなく、もって信頼性の高い半導体集積回路
を提供することにある。
であり、その目的は信号入力回路と信号出力回路とが同
じ値の電源電圧で動作する際に、両回路が互いに影響を
及ぼすことがなく、もって信頼性の高い半導体集積回路
を提供することにある。
この発明の半導体集積回路は、高電位の電源電圧が供
給される第１の電源端子と、低電位の電源電圧が供給さ
れる第２の電源端子と、信号出力端子及び信号入力端子
と、絶縁ゲート電界効果トランジスタを用いて構成さ
れ、内部信号を上記信号出力端子を介して外部に出力す
る信号出力回路と、絶縁ゲート電界効果トランジスタを
用いて構成され、外部信号を上記信号入力端子を介して
内部に取り込む信号入力回路と、上記第１の電源端子と
上記信号出力回路との間に設けられた第１の電源配線
と、上記第１の電源端子と上記信号入力回路との間に、
上記第１の電源配線とは独立に設けられた第２の電源配
線と、上記第２の電源端子と上記信号出力回路との間に
設けられた第３の電源配線と、上記第２の電源端子と上
記信号入力回路との間に、上記第３の電源配線とは独立
に設けられた第４の電源配線とを具備したことを特徴と
する。
給される第１の電源端子と、低電位の電源電圧が供給さ
れる第２の電源端子と、信号出力端子及び信号入力端子
と、絶縁ゲート電界効果トランジスタを用いて構成さ
れ、内部信号を上記信号出力端子を介して外部に出力す
る信号出力回路と、絶縁ゲート電界効果トランジスタを
用いて構成され、外部信号を上記信号入力端子を介して
内部に取り込む信号入力回路と、上記第１の電源端子と
上記信号出力回路との間に設けられた第１の電源配線
と、上記第１の電源端子と上記信号入力回路との間に、
上記第１の電源配線とは独立に設けられた第２の電源配
線と、上記第２の電源端子と上記信号出力回路との間に
設けられた第３の電源配線と、上記第２の電源端子と上
記信号入力回路との間に、上記第３の電源配線とは独立
に設けられた第４の電源配線とを具備したことを特徴と
する。
以下、図面を参照してこの発明の一実施例を説明す
る。
る。
第１図はこの発明に係る半導体集積回路の一実施例の
構成を示す回路図であり、前記第３図の従来回路と対応
する箇所には同一符号を付している。この実施例回路が
上記従来回路と異なっているところは、インバータ27,2
8に対して従来、共通に設けられていた電源配線29,30の
代わりに、それぞれ独立した電源配線41,42,43,44が設
けられている点にある。
構成を示す回路図であり、前記第３図の従来回路と対応
する箇所には同一符号を付している。この実施例回路が
上記従来回路と異なっているところは、インバータ27,2
8に対して従来、共通に設けられていた電源配線29,30の
代わりに、それぞれ独立した電源配線41,42,43,44が設
けられている点にある。
上記電源配線41は電源端子11とインバータ27のＰチャ
ネルMOSトランジスタ21のソースとを接続する。上記電
源配線42は電源端子11とインバータ28のＰチャネルMOS
トランジスタ24のソースとを接続する。上記電源配線43
は電源端子12とインバータ27のＮチャネルMOSトランジ
スタ22のソースとを接続する。上記電源配線44は電源端
子12とインバータ28のＮチャネルMOSトランジスタ25の
ソースとを接続する。また上記電源配線41ないし44はそ
れぞれアルミニウム等の低抵抗率の金属によって構成さ
れている。
ネルMOSトランジスタ21のソースとを接続する。上記電
源配線42は電源端子11とインバータ28のＰチャネルMOS
トランジスタ24のソースとを接続する。上記電源配線43
は電源端子12とインバータ27のＮチャネルMOSトランジ
スタ22のソースとを接続する。上記電源配線44は電源端
子12とインバータ28のＮチャネルMOSトランジスタ25の
ソースとを接続する。また上記電源配線41ないし44はそ
れぞれアルミニウム等の低抵抗率の金属によって構成さ
れている。
このような構成において、いま第２図のタイミングチ
ャートに示すように、配線23の信号が“1"レベルから
“0"レベルに変化し、インバータ27内のトランジスタ21
がオフ状態からオン状態に、トランジスタ22がオン状態
からオフ状態にそれぞれ推移し、インバータ27の出力信
号が“0"レベルから“1"レベルに変化したとする。ここ
で上記インバータ27には前記したような大きな電流が流
れ、これにより電源配線41には前記のような電圧低下が
発生する。ところが、電源端子11には十分な電荷の供給
があるので、この電源端子11に直接に接続されているも
う１つの電源配線42にはこの電圧の低下は伝えられな
い。この結果、予め信号入力端子14の信号が第２図に示
すように“0"レベルにされ、共通ドレイン配線26の信号
が“1"レベル（電圧Ｅ）にされているときに、上記のよ
うに電源配線41に電圧の低下が生じても、この配線26の
信号の電圧は第２図に示すように変化しない。このた
め、前記のようなノイズの発生やインバータの誤動作等
が発生せず、さらには３式で示めされるインバータ28の
Vin＊の変動も生じないで、信頼性を高めることができ
る。
ャートに示すように、配線23の信号が“1"レベルから
“0"レベルに変化し、インバータ27内のトランジスタ21
がオフ状態からオン状態に、トランジスタ22がオン状態
からオフ状態にそれぞれ推移し、インバータ27の出力信
号が“0"レベルから“1"レベルに変化したとする。ここ
で上記インバータ27には前記したような大きな電流が流
れ、これにより電源配線41には前記のような電圧低下が
発生する。ところが、電源端子11には十分な電荷の供給
があるので、この電源端子11に直接に接続されているも
う１つの電源配線42にはこの電圧の低下は伝えられな
い。この結果、予め信号入力端子14の信号が第２図に示
すように“0"レベルにされ、共通ドレイン配線26の信号
が“1"レベル（電圧Ｅ）にされているときに、上記のよ
うに電源配線41に電圧の低下が生じても、この配線26の
信号の電圧は第２図に示すように変化しない。このた
め、前記のようなノイズの発生やインバータの誤動作等
が発生せず、さらには３式で示めされるインバータ28の
Vin＊の変動も生じないで、信頼性を高めることができ
る。
なお、上記実施例では説明を簡単化するために入力バ
ッファ用および出力バッファ用のインバータがそれぞれ
１個ずつ設けられている場合について説明したが、これ
は実際の集積回路ではそれぞれ多数設けられているもの
である。そして出力バッファ用のインバータが多数設け
られている場合、上記のような電源配線は複数個の出力
バッファ用のインバータに対して共通に設けるようにし
てもよく、あるいはそれぞれ独立して設けるようにして
もよい。なお、その場合に入力バッファ用インバータに
対しては複数個のものに対して共通に電源配線が設ける
ようにしてもよい。
ッファ用および出力バッファ用のインバータがそれぞれ
１個ずつ設けられている場合について説明したが、これ
は実際の集積回路ではそれぞれ多数設けられているもの
である。そして出力バッファ用のインバータが多数設け
られている場合、上記のような電源配線は複数個の出力
バッファ用のインバータに対して共通に設けるようにし
てもよく、あるいはそれぞれ独立して設けるようにして
もよい。なお、その場合に入力バッファ用インバータに
対しては複数個のものに対して共通に電源配線が設ける
ようにしてもよい。
また、上記実施例では入力バッファおよび出力バッフ
ァがインバータである場合について説明したが、これは
ＰチャネルおよびＮチャネルのMOSトランジスタを用い
構成されており、信号のレベル変化時に電源端子間に電
流が流れるようなものであればどのようなものにも適用
されることはもちろんである。
ァがインバータである場合について説明したが、これは
ＰチャネルおよびＮチャネルのMOSトランジスタを用い
構成されており、信号のレベル変化時に電源端子間に電
流が流れるようなものであればどのようなものにも適用
されることはもちろんである。
以上説明したようにこの発明によれば、信号入力回路
と信号出力回路とが同じ値の電源電圧で動作する際に、
両回路が互いに影響を及ぼすことがなく、もって信頼性
の高い半導体集積回路を提供することができる。
と信号出力回路とが同じ値の電源電圧で動作する際に、
両回路が互いに影響を及ぼすことがなく、もって信頼性
の高い半導体集積回路を提供することができる。
第１図はこの発明に係る半導体集積回路の一実施例の構
成を示す回路図、第２図は上記実施例回路のタイミング
チャート、第３図は従来の半導体集積回路の構成を示す
回路図、第４図は上記従来回路のタイミングチャートで
ある。 11,12……電源端子、13……信号出力端子、14……信号
入力端子、21,24……ＰチャネルMOSトランジスタ、22,2
5……ＮチャネルMOSトランジスタ、27,28……インバー
タ、41,42,43,44……電源配線。
成を示す回路図、第２図は上記実施例回路のタイミング
チャート、第３図は従来の半導体集積回路の構成を示す
回路図、第４図は上記従来回路のタイミングチャートで
ある。 11,12……電源端子、13……信号出力端子、14……信号
入力端子、21,24……ＰチャネルMOSトランジスタ、22,2
5……ＮチャネルMOSトランジスタ、27,28……インバー
タ、41,42,43,44……電源配線。
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭57−210729（ＪＰ，Ａ) 特開 昭60−102022（ＪＰ，Ａ) 特開 昭57−127336（ＪＰ，Ａ) 実開 昭59−27633（ＪＰ，Ｕ)
Claims (1)
- 【請求項１】高電位の電源電圧が供給される第１の電源
端子と、 低電位の電源電圧が供給される第２の電源端子と、 信号出力端子及び信号入力端子と、 絶縁ゲート電界効果トランジスタを用いて構成され、内
部信号を上記信号出力端子を介して外部に出力する信号
出力回路と、 絶縁ゲート電界効果トランジスタを用いて構成され、外
部信号を上記信号入力端子を介して内部に取り込む信号
入力回路と、 上記第１の電源端子と上記信号出力回路との間に設けら
れた第１の電源配線と、 上記第１の電源端子と上記信号入力回路との間に、上記
第１の電源配線とは独立に設けられた第２の電源配線
と、 上記第２の電源端子と上記信号出力回路との間に設けら
れた第３の電源配線と、 上記第２の電源端子と上記信号入力回路との間に、上記
第３の電源配線とは独立に設けられた第４の電源配線 とを具備したことを特徴とする半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59244033A JP2514921B2 (ja) | 1984-11-19 | 1984-11-19 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59244033A JP2514921B2 (ja) | 1984-11-19 | 1984-11-19 | 半導体集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61123216A JPS61123216A (ja) | 1986-06-11 |
| JP2514921B2 true JP2514921B2 (ja) | 1996-07-10 |
Family
ID=17112705
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59244033A Expired - Lifetime JP2514921B2 (ja) | 1984-11-19 | 1984-11-19 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2514921B2 (ja) |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5593235A (en) * | 1979-01-05 | 1980-07-15 | Nec Corp | Integrated circuit |
| JPS57127336A (en) * | 1981-01-30 | 1982-08-07 | Toshiba Corp | Semiconductor integrated circuit |
| JPS57210729A (en) * | 1981-06-22 | 1982-12-24 | Hitachi Ltd | Logical integrated circuit |
| JPS60102022A (ja) * | 1983-11-09 | 1985-06-06 | Nec Ic Microcomput Syst Ltd | 半導体集積回路装置 |
-
1984
- 1984-11-19 JP JP59244033A patent/JP2514921B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS61123216A (ja) | 1986-06-11 |
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