JPH0661757A - 差動受信機 - Google Patents

差動受信機

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JPH0661757A
JPH0661757A JP4169652A JP16965292A JPH0661757A JP H0661757 A JPH0661757 A JP H0661757A JP 4169652 A JP4169652 A JP 4169652A JP 16965292 A JP16965292 A JP 16965292A JP H0661757 A JPH0661757 A JP H0661757A
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    • H03K19/0185—Coupling arrangements; Interface arrangements using field effect transistors only
    • H03K19/018507—Interface arrangements
    • H03K19/018521—Interface arrangements of complementary type, e.g. CMOS
    • H03K19/018528—Interface arrangements of complementary type, e.g. CMOS with at least one differential stage

Abstract

(57)【要約】 【目的】 電源電圧よりも高い入力電圧を許容しうるよ
うにする。 【構成】 ゲートが入力電圧を受けにように接続された
第１トランジスタQ3であって、この第１トランジスタが
あるノード３にも結合されている当該第１トランジスタ
Q3と、この第１トランジスタを予め定めた電圧電源に結
合する第２トランジスタQ1と、第１トランジスタを出力
端VOUTに結合する第３トランジスタQ2と、ゲートが基準
電圧入力ラインVREFに接続された第４トランジスタQ4で
あって、この第４トランジスタが前記のノード３にも結
合されている当該第４トランジスタQ4と、ゲートが第２
トランジスタのゲートに接続されている第５トランジス
タQ5であって、この第５トランジスタが前記のノード３
を接地結合するようにした当該第５トランジスタQ5とを
具える。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、一般に、通常５ボルト
よりも低い電圧で動作するも、５ボルトの電源電圧を許
容しうる回路を構成する方法に関するものである。本発
明は又、一般に５ボルトの電源電圧により給電される装
置からの入力論理信号を許容しうる差動受信機にも関す
るもので、特に、５ボルトまでの電圧レベルを有する論
理回路を、例えば3.3 Ｖのような低電圧が給電される論
理回路に結合しうるCMOS差動増幅器に関するものであ
る。
【０００２】
【従来の技術】相補型金属酸化物半導体(CMOS)装置は逐
次小型化されている為、益々幅狭となっている給電ライ
ンにまたがる電圧差の悪影響を低減させるために電源電
圧を対応して減少させている。しかし、公称5 ボルトか
ら3.3 ボルトへのこの電圧の低減化はすべての製造業者
が同時に行なっているものではない。この電圧の低減化
は他の半導体装置と接続する必要のあるすべての半導体
装置に行なわているものでもない。従って、3.3 ボルト
で動作するように設計した超大規模集積(VLSI)チップを
５ボルトで動作する他のチップとインタフェースしうる
ようにする必要がある。
【０００３】このインタフェースを適切に行なうには、
3.3 ボルトの動作用に設計した素子に加わるストレスを
回避する特別な回路又は装置の技術を必要とする。或い
は又、装置がより高い電圧を許容しうるようにするのに
追加の製造工程を必要とする為に製造費が増大する。
又、設計を変更することにより、バッファ回路が占める
チップ面積を大きくする必要も生じる。代表的なCMOS受
信機段は、規定の電圧レベル( 一般にTTL のばあい、論
理値０に対する最大電圧レベル(V0max) は0.８ボルト
で、論理値１に対する最小電圧レベル(V1max) は2.0 ボ
ルトである) で動作するように設計された単なる比例イ
ンバータである。このような代表的なCMOS受信機を図１
に示す。しかし、標準システムでの最大入力電圧は５ボ
ルト電源電圧とする。５ボルトが図１の受信機段に印加
されると、トランジスタＱ2 は５ボルトのゲート−ソー
ス電圧及びゲート-ドレイン電圧を有する。通常3.3 ボ
ルトで動作するように設計された装置の場合、これらの
接合にまたがる5 ボルトの電圧により装置を直ちに破壊
するおそれがある。従って、CMOS受信機段の場合、通常
3.3 ボルトの電源電圧で動作しうるも、５ボルトの電源
電圧を許容しうるよにする必要がある。
【０００４】
【発明が解決しようとする課題】本発明の目的は、デー
タ入力信号を受けるトランジスタにまたがる最大電圧差
を制限する一対の相補型入力トランジスタを提供せんと
するにある。本発明の他の目的は、過渡的応答を早め、
受信機の入力段を保護するトランジスタ群を提供せんと
するにある。本発明の更に他の目的は、基準電圧を受
け、回路中の電流負荷を平衡化させるトランジスタ対を
提供せんとするにある。
【０００５】
【課題を解決するための手段】本発明差動受信機は、a.
データ入力端に並列に結合された第１及び第２トラン
ジスタと、b. 基準電圧入力ラインに並列に結合された
第３及び第４トランジスタと、c. 第１、第２、第３及
び第４トランジスタを接地結合する第５トランジスタ
と、d. 第１トランジスタを電源電圧点に結合する第６
トランジスタと、e. 第１及び第２トランジスタをデー
タ出力端に結合する第７及び第８トランジスタとを具
え、差動受信機がデータ入力の電圧変化を許容しうるよ
うにしたことを特徴とする。本発明によれば、異なる電
源電圧の論理装置を結合しうるようになる。
【０００６】
【実施例】本発明による受信機段を図２に示す。本例で
は、論理入力信号VIN がトランジスタQ3に印加され、基
準電圧VREF (約(V0max + V1max )／2 すなわちTTL の場
合約1.4 ボルト) がトランジスタQ4に印加される。3.3
ボルトにより給電される装置の場合、基準電圧は通常1.
6 〜1.7 ボルトである。ECL ( エミッタ結合論理)装置
の場合、VREFは約−0.9 ボルトである。図１，２に及び
３に示すトランジスタはすべてエンハンスメントモード
装置である。この回路の場合、ノード３における電圧が
VIN 及びVREFのうち高い方を追従し、これによりトラン
ジスタQ3の両端間の電圧差を制限するという利点が得ら
れる。しかし、トランジスタQ1はノード１及びノード３
における最大高レベルを（3.3V-Vtp) に制限することを
確かめた。ここに VtpはPMOS装置のしきい値電圧であ
る。更に重要なことに、トランジスタQ1はノード１及び
ノード３がVIN を遅延させるように過渡応答を制限し、
その結果論理値０から論理値１への入力の過渡中に過大
電圧が生じる。トランジスタQ5は単に自己バイアスされ
た電流シンクとして作用する。
【０００７】図３に示す受信機段はトランジスタQ6，Q7
及びQ8を設けることにより上述した問題を解決してい
る。論理入力信号VIN はトランジスタQ3及びQ6の並列回
路に与えられる。トランジスタQ6は、論理入力信号VIN
が論理値０から論理値１への高レベルへの電圧遷移中に
ノード３を充電する電流源として作用する。トランジス
タQ6のゲート幅はトランジスタQ3のゲート幅に比べて狭
く好ましくはトランジスタQ3のゲート幅の約10％とす
る。トランジスタQ6のゲートは入力ランプを追従するの
に充分高速にノード３を充電するように充分に大きい。
この動作により、特にVIN を生じる論理装置が3.3 ボル
トよりも大きい電圧、例えば５ボルトで動作した場合に
トランジスタQ3にまたがって過大な電圧差が生じるのを
防止する。トランジスタQ6のドレインは3.3 ボルトの電
源に直接接続されており、論理値０から論理値１への遷
移時にノード３を迅速に3.3 ボルトに引込む。
【０００８】ノード１はトランジスタQ3を経て充電で
き、トランジスタQ1により制限されない。トランジスタ
Q7はトランジスタQ6の効果を平衡化させる。換言すれば
以下の通りである。まず最初トランジスタQ6及びQ7の効
果を無視すると、トランジスタQ3及びQ4は通常差動増幅
器として作用する。VIN 及びVREFが高レベルにあると、
トランジスタQ3及びQ4は同じ電流を流す。ここでトラン
ジスタQ6が設けられているとすると、差動増幅器中の電
流負荷を平衡化させるのにトランジスタQ7が必要とな
る。トランジスタQ6及びQ7を加えることにより、通常の
動作領域(VIN≦3.3V) における増幅特性に及ぼす影響が
無視しうるようになる。しかし VIN＞3.3Vになると、ノ
ード３における高電圧の結果ノード１を高電圧とし、こ
れによりトランジスタQ8の効果が無ければトランジスタ
Q2のバイアス効果を不適切なものとする。通常、 VIN＞
VREFである場合には、トランジスタQ4は遮断し、トラン
ジスタQ2が出力を高レベルに引上げる。この場合、トラ
ンジスタQ4が正しくターン・オフされるが、トランジス
タQ2も遮断する傾向にある。しかし、この傾向はトラン
ジスタQ8により阻止される。VIN が低レベル (＜0.8V)
にあると、トランジスタQ8は出力が低レベルとなるのを
阻止しない。VIN が高レベル (＞2.0V) にあると、トラ
ンジスタQ8がトランジスタQ2を機能的に援助し、VIN が
極めて高いレベル(＞3.3V) にある場合に、トランジス
タQ8が出力ノードを完全駆動状態にする。すなわち、VI
N ＞3.3Vの場合に受信機はその常規動作域外で動作して
いるものとみなされ、この場合トランジスタQ8が差動増
幅作用を無効にする。この場合、トランジスタQ8が3.3
ボルトの電源をノード２に、従って出力端VOUTに接続す
る。本発明は上述した実施例に限定されず、幾多の変更
を加えうること勿論である。
【図面の簡単な説明】
【図１】従来の受信機段を示す回路図である。
【図２】本発明のCMOS受信機段の一例を示す回路であ
る。
【図３】本発明のCMOS受信機段の好適例を示す回路であ
る。
【符号の説明】
１〜３ ノード Q1〜Q8 トランジスタ

Claims (10)

    【特許請求の範囲】
  1. 【請求項１】 a. データ入力端に並列に結合された第
    １及び第２トランジスタと、 b. 基準電圧入力ラインに並列に結合された第３及び第
    ４トランジスタと、 c. 第１、第２、第３及び第４トランジスタを接地結合
    する第５トランジスタと、 d. 第１トランジスタを電源電圧点に結合する第６トラ
    ンジスタと、 e. 第１及び第２トランジスタをデータ出力端に結合す
    る第７及び第８トランジスタとを具え、差動受信機がデ
    ータ入力の電圧変化を許容しうるようにしたことを特徴
    とする差動受信機。
  2. 【請求項２】 請求項１に記載の差動受信機において、
    トランジスタを電界効果トランジスタとしたことを特徴
    とする差動受信機。
  3. 【請求項３】 請求項１に記載の差動受信機において、
    第６及び第７トランジスタをＰチャネル電界効果トラン
    ジスタとし、残りの他のトランジスタをＮチャネル電界
    効果トランジスタとしたことを特徴とする差動受信機。
  4. 【請求項４】 請求項２に記載の差動受信機において、
    第２トランジスタのゲート幅を第１トランジスタのゲー
    ト幅に比べて狭くしたことを特徴とする差動受信機。
  5. 【請求項５】 a. 第１及び第２トランジスタの並列対
    に入力論理信号を与える工程と、 b. 第３及び第４トランジスタの並列対に基準電圧を与
    える工程と、 c. 第５トランジスタを経て第１，第２，第３及び第４
    トランジスタを接地結合する工程と、 d. 第６トランジスタにより第１トランジスタをバイア
    ス電圧源に結合する工程と、 e. 第７及び第８トランジスタにより第１及び第２トラ
    ンジスタをデータ出力端に結合する工程とを具えること
    を特徴とする、異なるいかなる供給電圧をも差動受信機
    に与えうるようにする方法。
  6. 【請求項６】 a. バイアス用電源と、 b. 基準電圧源と、 c. 入力論理信号が供給されうる第１トランジスタと、 d. 第１トランジスタと並列の第２トランジスタであっ
    て、この第２トランジスタのドレインがバイアス用電源
    に結合されている当該第２トランジスタと、 e. 第１トランジスタと並列の第３トランジスタであっ
    て、この第３トランジスタのドレインがバイアス用電源
    に結合され、この第３トランジスタのソースが出力ノー
    ドに結合されている当該第３トランジスタと、 f. 第１トランジスタのドレインをバイアス用電源に結
    合する第４トランジスタと、 g. 基準電圧源に結合された第５トランジスタであっ
    て、この第５トランジスタのドレインが出力ノードに結
    合されている当該第５トランジスタと、 h. 第５トランジスタと並列の第６トランジスタであっ
    て、この第６トランジスタのドレインがバイアス用電源
    に結合されている当該第６トランジスタと、 i. 第１、第２、第５及び第６トランジスタのソースを
    接地結合する第７トランジスタと、 j. 第１トランジスタのドレインに結合されたゲート
    と、バイアス用電源に結合されたドレインと、出力ノー
    ドに結合されたソースとを有する第８トランジスタとを
    具えたことを特徴とする差動受信機。
  7. 【請求項７】 請求項６に記載の差動受信機において、
    第４及び第８トランジスタをＰチャネル電界効果トラン
    ジスタとし、残りの他のトランジスタをＮチャネル電界
    効果トランジスタとしたことを特徴とする差動受信機。
  8. 【請求項８】 請求項６に記載の差動受信機において、
    第２トランジスタのゲート幅を第１トランジスタのゲー
    ト幅に比べて狭くしたことを特徴とする差動受信機。
  9. 【請求項９】 請求項６に記載の差動受信機において、
    第６トランジスタのゲート幅を第５トランジスタのゲー
    ト幅に比べて狭くしたことを特徴とする差動受信機。
  10. 【請求項１０】 a. ゲートが入力電圧を受けにように
    接続された第１トランジスタであって、この第１トラン
    ジスタがあるノードにも結合されている当該第１トラン
    ジスタと、 b. この第１トランジスタを予め定めた電圧電源に結合
    する第２トランジスタと、 c. 第１トランジスタを出力端に結合する第３トランジ
    スタと、 d. ゲートが基準電圧入力ラインに接続された第４トラ
    ンジスタであって、この第４トランジスタが前記のノー
    ドにも結合されている当該第４トランジスタと、 e. ゲートが第２トランジスタのゲートに接続されてい
    る第５トランジスタであって、この第５トランジスタが
    前記のノードを接地結合するようにした当該第５トラン
    ジスタとを具え、予め定めた前記の電圧電源の電圧より
    も高い入力電圧を許容しうるよにしたことを特徴とする
    差動受信機。
JP4169652A 1991-06-28 1992-06-26 差動受信機 Expired - Lifetime JP2516302B2 (ja)

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US07/724407 1991-06-28
US07/724,407 US5172016A (en) 1991-06-28 1991-06-28 Five-volt tolerant differential receiver

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JPH0661757A true JPH0661757A (ja) 1994-03-04
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DE (1) DE4221082C2 (ja)
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GB (1) GB2258964B (ja)

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