JPH0677804A - 出力回路 - Google Patents
出力回路Info
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- JPH0677804A JPH0677804A JP4107200A JP10720092A JPH0677804A JP H0677804 A JPH0677804 A JP H0677804A JP 4107200 A JP4107200 A JP 4107200A JP 10720092 A JP10720092 A JP 10720092A JP H0677804 A JPH0677804 A JP H0677804A
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- JP
- Japan
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- mos field
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- transistor
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/16—Modifications for eliminating interference voltages or currents
- H03K17/161—Modifications for eliminating interference voltages or currents in field-effect transistor switches
- H03K17/162—Modifications for eliminating interference voltages or currents in field-effect transistor switches without feedback from the output circuit to the control circuit
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/003—Modifications for increasing the reliability for protection
- H03K19/00346—Modifications for eliminating interference or parasitic voltages or currents
- H03K19/00361—Modifications for eliminating interference or parasitic voltages or currents in field effect transistor circuits
Abstract
(57)【要約】
【構成】高位電源線１と接地線３との間に直列に接続さ
れた出力段のＰＭＯＳトランジスタＰ５３およびＮＭＯ
ＳトランジスタＮ６３のそれぞれをカレントミラー回路
５，６の出力側トランジスタとする。それぞれのカレン
トミラー回路５，６の電流源のＭＯＳトランジスタＮ５
１，Ｐ６１のゲートに入力信号Ｓの反転信号をを入力し
てオン・オフすることによって、出力段のＭＯＳトラン
ジスタＰ５３，Ｎ６３にスイッチングと電流制限の２つ
の作用を兼用させる。電流源ＭＯＳトランジスタＮ５
１，Ｐ６１がオフの時の、出力段ＭＯＳトランジスタＰ
５３，Ｎ６３のゲート電位固定用にＭＯＳトランジスタ
Ｐ５４，Ｎ６４を設ける。 【効果】従来の出力回路で必要とされていたスイッチン
グ用のＭＯＳトランジスタを不用にして、半導体チップ
中で大きな面積を占る出力段のＭＯＳトランジスタの数
を従来の半数にできるので、集積回路を小型化し高密度
化することができる。
れた出力段のＰＭＯＳトランジスタＰ５３およびＮＭＯ
ＳトランジスタＮ６３のそれぞれをカレントミラー回路
５，６の出力側トランジスタとする。それぞれのカレン
トミラー回路５，６の電流源のＭＯＳトランジスタＮ５
１，Ｐ６１のゲートに入力信号Ｓの反転信号をを入力し
てオン・オフすることによって、出力段のＭＯＳトラン
ジスタＰ５３，Ｎ６３にスイッチングと電流制限の２つ
の作用を兼用させる。電流源ＭＯＳトランジスタＮ５
１，Ｐ６１がオフの時の、出力段ＭＯＳトランジスタＰ
５３，Ｎ６３のゲート電位固定用にＭＯＳトランジスタ
Ｐ５４，Ｎ６４を設ける。 【効果】従来の出力回路で必要とされていたスイッチン
グ用のＭＯＳトランジスタを不用にして、半導体チップ
中で大きな面積を占る出力段のＭＯＳトランジスタの数
を従来の半数にできるので、集積回路を小型化し高密度
化することができる。
Description
【０００１】
【産業上の利用分野】本発明は出力回路に関し、特に出
力電流が制限される型の出力回路に関する。
力電流が制限される型の出力回路に関する。
【０００２】
【従来の技術】この種の出力回路の一例の回路図を図３
に示す。同図を参照すると、この出力回路は、ソースが
高位電源線１に接続されゲートが信号入力端子２に接続
されてスイッチとして働くＰＭＯＳトランジスタＰ１
と、ソースが接地線３に接続されゲートが信号入力端子
２に接続されて同じくスイッチとして動作するＮＭＯＳ
トランジスタＮ１と、ＰＭＯＳトランジスタＰ１のドレ
インと出力端子４との間に設けられてＰＭＯＳトランジ
スタＰ１に流れる電流を決めるカレントミラー回路５
と、出力端子４とＮＭＯＳトランジスタＮ１のドレイン
との間に設けられて、ＮＭＯＳトランジスタＮ１に流れ
る電流を決めるカレントミラー回路６とからなってい
る。
に示す。同図を参照すると、この出力回路は、ソースが
高位電源線１に接続されゲートが信号入力端子２に接続
されてスイッチとして働くＰＭＯＳトランジスタＰ１
と、ソースが接地線３に接続されゲートが信号入力端子
２に接続されて同じくスイッチとして動作するＮＭＯＳ
トランジスタＮ１と、ＰＭＯＳトランジスタＰ１のドレ
インと出力端子４との間に設けられてＰＭＯＳトランジ
スタＰ１に流れる電流を決めるカレントミラー回路５
と、出力端子４とＮＭＯＳトランジスタＮ１のドレイン
との間に設けられて、ＮＭＯＳトランジスタＮ１に流れ
る電流を決めるカレントミラー回路６とからなってい
る。
【０００３】ＰＭＯＳトランジスタＰ１側に設けられた
カレントミラー回路５は、電流源となるＮＭＯＳトラン
ジスタＮ５１と、このＮＭＯＳトランジスタＮ５１に流
れる電流を入力電流とする入力側のＰＭＯＳトランジス
タＰ５２と、この入力側ＰＭＯＳトランジスタ５２によ
ってソース・ドレイン電流が制御される出力側のＰＭＯ
ＳトランジスタＰ５３とからなる。電流源のＮＭＯＳト
ランジスタＮ５１は、ソースが接地線３に接続され、ゲ
ートに定電圧ＶRPが与えれられている。入力側ＰＭＯＳ
トランジスタＰ５２は、ドレインとゲートとが短絡され
て電流源ＮＭＯＳトランジスタＮ５１のドレインに接続
されており、ソースがスイッチングＰＭＯＳトランジス
タＰ１のドレインに接続されている。出力側ＰＭＯＳト
ランジスタＰ５３は、ソースが入力側ＰＭＯＳトランジ
スタＰ５２のソースに接続され、ドレインが出力端子４
に接続され、ゲートが入力側ＰＭＯＳトランジスタＰ５
２のゲートに接続されている。
カレントミラー回路５は、電流源となるＮＭＯＳトラン
ジスタＮ５１と、このＮＭＯＳトランジスタＮ５１に流
れる電流を入力電流とする入力側のＰＭＯＳトランジス
タＰ５２と、この入力側ＰＭＯＳトランジスタ５２によ
ってソース・ドレイン電流が制御される出力側のＰＭＯ
ＳトランジスタＰ５３とからなる。電流源のＮＭＯＳト
ランジスタＮ５１は、ソースが接地線３に接続され、ゲ
ートに定電圧ＶRPが与えれられている。入力側ＰＭＯＳ
トランジスタＰ５２は、ドレインとゲートとが短絡され
て電流源ＮＭＯＳトランジスタＮ５１のドレインに接続
されており、ソースがスイッチングＰＭＯＳトランジス
タＰ１のドレインに接続されている。出力側ＰＭＯＳト
ランジスタＰ５３は、ソースが入力側ＰＭＯＳトランジ
スタＰ５２のソースに接続され、ドレインが出力端子４
に接続され、ゲートが入力側ＰＭＯＳトランジスタＰ５
２のゲートに接続されている。
【０００４】ＮＭＯＳトランジスタＮ１側に設けられた
カレントミラー回路６は、電流源となるＰＭＯＳトラン
ジスタＰ６１と、このＰＭＯＳトランジスタＰ６１に流
れる電流を入力電流とする入力側ＮＭＯＳトランジスタ
Ｎ６２と、この入力側ＮＭＯＳトランジスタＮ６２によ
ってソース・ドレイン電流が制御される出力側のＮＭＯ
ＳトランジスタＮ６３とからなる。電流源のＰＭＯＳト
ランジスタＰ６１は、ソースが高位電源線１に接続さ
れ、ゲートに定電圧ＶRNが与えれられている。入力側Ｎ
ＭＯＳトランジスタＮ６２は、ドレインとゲートとが短
絡されて電流源のＰＭＯＳトランジスタＰ６１のドレイ
ンに接続されており、ソースがスイッチングＮＭＯＳト
ランジスタＮ１のドレインに接続されている。出力側Ｎ
ＭＯＳトランジスタＮ６３は、ソースが入力側ＮＭＯＳ
トランジスタＮ６２のソースに接続され、ドレインが出
力端子４に接続され、ゲートが入力側ＮＭＯＳトランジ
スタＮ６２のゲートに接続されている。
カレントミラー回路６は、電流源となるＰＭＯＳトラン
ジスタＰ６１と、このＰＭＯＳトランジスタＰ６１に流
れる電流を入力電流とする入力側ＮＭＯＳトランジスタ
Ｎ６２と、この入力側ＮＭＯＳトランジスタＮ６２によ
ってソース・ドレイン電流が制御される出力側のＮＭＯ
ＳトランジスタＮ６３とからなる。電流源のＰＭＯＳト
ランジスタＰ６１は、ソースが高位電源線１に接続さ
れ、ゲートに定電圧ＶRNが与えれられている。入力側Ｎ
ＭＯＳトランジスタＮ６２は、ドレインとゲートとが短
絡されて電流源のＰＭＯＳトランジスタＰ６１のドレイ
ンに接続されており、ソースがスイッチングＮＭＯＳト
ランジスタＮ１のドレインに接続されている。出力側Ｎ
ＭＯＳトランジスタＮ６３は、ソースが入力側ＮＭＯＳ
トランジスタＮ６２のソースに接続され、ドレインが出
力端子４に接続され、ゲートが入力側ＮＭＯＳトランジ
スタＮ６２のゲートに接続されている。
【０００５】この出力回路では、信号入力端子２に入力
される信号ＳによってスイッチングのＰＭＯＳトランジ
スタＰ１およびＮＭＯＳトランジスタＮ１がオン・オフ
して出力端子４に接続される外部の負荷（図示せず）を
駆動する。この駆動電流の大きさは、カレントミラー回
路５，６の電流源ＭＯＳトランジスタＮ５１，Ｐ６１を
流れる電流の大きさを定電圧ＶRPおよび定電圧ＶRNで制
御することによって、決定する。従って、スイッチング
のＰＭＯＳトランジスタＰ１を流れる電流と、カレント
ミラー回路５の出力側ＰＭＯＳトランジスタＰ５３に流
れる電流とは同一である。同様に、ＮＭＯＳトランジス
タＮ１とＮＭＯＳトラジスタＮ６３に流れる電流が同じ
である。
される信号ＳによってスイッチングのＰＭＯＳトランジ
スタＰ１およびＮＭＯＳトランジスタＮ１がオン・オフ
して出力端子４に接続される外部の負荷（図示せず）を
駆動する。この駆動電流の大きさは、カレントミラー回
路５，６の電流源ＭＯＳトランジスタＮ５１，Ｐ６１を
流れる電流の大きさを定電圧ＶRPおよび定電圧ＶRNで制
御することによって、決定する。従って、スイッチング
のＰＭＯＳトランジスタＰ１を流れる電流と、カレント
ミラー回路５の出力側ＰＭＯＳトランジスタＰ５３に流
れる電流とは同一である。同様に、ＮＭＯＳトランジス
タＮ１とＮＭＯＳトラジスタＮ６３に流れる電流が同じ
である。
【０００６】
【発明が解決しようとする課題】上述した従来の出力回
路では、出力段の充電側および放電側のそれぞれ毎に、
直列接続した同じ導電型の２つのＭＯＳトランジスタが
必要である。そして、それぞれの直列回路を構成する２
つのＭＯＳトランジスタには同じ電流が流れるので、こ
れらのＭＯＳトランジスタの電流駆動能力は同一でなけ
ればならない。
路では、出力段の充電側および放電側のそれぞれ毎に、
直列接続した同じ導電型の２つのＭＯＳトランジスタが
必要である。そして、それぞれの直列回路を構成する２
つのＭＯＳトランジスタには同じ電流が流れるので、こ
れらのＭＯＳトランジスタの電流駆動能力は同一でなけ
ればならない。
【０００７】すなわち、スイッチングのＰＭＯＳトラン
ジスタＰ１とカレントミラー回路５の出力側ＰＭＯＳト
ランジスタＰ５３のチャンネル幅およびチャンネル長を
ほぼ同一にしなければならない。同様に、スイッチング
のＮＭＯＳトランジスタＮ１とカレントミラー回路６の
出力側ＮＭＯＳトランジスタＮ６３のチャンネル幅およ
びチャンネル長をほぼ同一にしなければならない。
ジスタＰ１とカレントミラー回路５の出力側ＰＭＯＳト
ランジスタＰ５３のチャンネル幅およびチャンネル長を
ほぼ同一にしなければならない。同様に、スイッチング
のＮＭＯＳトランジスタＮ１とカレントミラー回路６の
出力側ＮＭＯＳトランジスタＮ６３のチャンネル幅およ
びチャンネル長をほぼ同一にしなければならない。
【０００８】ところで、出力回路は、負荷を高速で駆動
させるという機能上の必要から、内部の論理回路などに
流れる電流よりも非常に大きな駆動電流を流し得るよう
に設計される。従って、出力段のＭＯＳトランジスタの
チャンネル幅は、内部の論理回路のＭＯＳトランジスタ
のチャンネル幅に比べて非常に大きなものになる。例え
ば、内部の論理回路に用いられＭＯＳトランジスタのチ
ャンネル長が、高々１０〜２０μｍ程度であるのに対し
て、出力回路のＰＭＯＳトランジスタには、チャンネル
幅が２５００μｍ，チャンネル長が３μｍ程度の大きな
ＭＯＳトランジスタが用いられる。またこの時、ＮＭＯ
Ｓトランジスタとして、チャンネル幅が１２５０μｍ，
チャンネル長が３μｍ程度のものが用いられる。
させるという機能上の必要から、内部の論理回路などに
流れる電流よりも非常に大きな駆動電流を流し得るよう
に設計される。従って、出力段のＭＯＳトランジスタの
チャンネル幅は、内部の論理回路のＭＯＳトランジスタ
のチャンネル幅に比べて非常に大きなものになる。例え
ば、内部の論理回路に用いられＭＯＳトランジスタのチ
ャンネル長が、高々１０〜２０μｍ程度であるのに対し
て、出力回路のＰＭＯＳトランジスタには、チャンネル
幅が２５００μｍ，チャンネル長が３μｍ程度の大きな
ＭＯＳトランジスタが用いられる。またこの時、ＮＭＯ
Ｓトランジスタとして、チャンネル幅が１２５０μｍ，
チャンネル長が３μｍ程度のものが用いられる。
【０００９】以上のことから分るように、半導体基板上
に集積回路回路を形成した場合、出力回路の出力段のＭ
ＯＳトランジスタの数は、チップ面積の大きさに重大な
影響を与える。
に集積回路回路を形成した場合、出力回路の出力段のＭ
ＯＳトランジスタの数は、チップ面積の大きさに重大な
影響を与える。
【００１０】本発明は、上記の点に鑑みてなされたもの
であって、出力段が、従来の出力回路におけるよりも少
ない数のＭＯＳトランジスタで構成された出力回路を提
供することを目的とする。
であって、出力段が、従来の出力回路におけるよりも少
ない数のＭＯＳトランジスタで構成された出力回路を提
供することを目的とする。
【００１１】
【課題を解決するための手段】本発明の出力回路は、高
位電源線と出力端子との間に設けられた第１導電型の第
１のＭＯＳ電界効果トランジスタを出力側トランジスタ
とする第１のカレントミラー回路と、低位電源線と前記
出力端子との間に設けられた第２導電型の第２のＭＯＳ
電界効果トランジスタを出力側トランジスタとする第２
のカレントミラー回路と、前記第１のカレントミラー回
路の入力電流源となる第３のＭＯＳ電界効果トランジス
タの導通状態を、入力信号によって制御する第１の制御
回路と、前記第３のＭＯＳ電界効果トランジスタがオフ
状態の時に、前記第１のＭＯＳ電界効果トランジスタの
ゲート電位を固定するＭＯＳ電界効果トランジスタと、
前記第２のカレントミラー回路の入力電流源となる第４
のＭＯＳ電界効果トランジスタの導通状態を、前記入力
信号によって前記第３の導通状態とは反対の状態に制御
する第２の制御回路と、前記第４のＭＯＳ電界効果トラ
ンジスタがオフ状態の時に、前記第２のＭＯＳ電界効果
トランジスタのゲート電位を固定するＭＯＳ電界効果ト
ランジスタとを備えたことを特徴としている。
位電源線と出力端子との間に設けられた第１導電型の第
１のＭＯＳ電界効果トランジスタを出力側トランジスタ
とする第１のカレントミラー回路と、低位電源線と前記
出力端子との間に設けられた第２導電型の第２のＭＯＳ
電界効果トランジスタを出力側トランジスタとする第２
のカレントミラー回路と、前記第１のカレントミラー回
路の入力電流源となる第３のＭＯＳ電界効果トランジス
タの導通状態を、入力信号によって制御する第１の制御
回路と、前記第３のＭＯＳ電界効果トランジスタがオフ
状態の時に、前記第１のＭＯＳ電界効果トランジスタの
ゲート電位を固定するＭＯＳ電界効果トランジスタと、
前記第２のカレントミラー回路の入力電流源となる第４
のＭＯＳ電界効果トランジスタの導通状態を、前記入力
信号によって前記第３の導通状態とは反対の状態に制御
する第２の制御回路と、前記第４のＭＯＳ電界効果トラ
ンジスタがオフ状態の時に、前記第２のＭＯＳ電界効果
トランジスタのゲート電位を固定するＭＯＳ電界効果ト
ランジスタとを備えたことを特徴としている。
【００１２】
【実施例】次に、本発明の好適な実施例について、図面
を参照して説明する。図１は、本発明の第１の実施例の
回路図である。同図を参照すると、本実施例では、図３
に示す従来の出力回路と異なり、スイッチングのＰＭＯ
ＳトランジスタＰ１とＮＭＯＳトランジスタＮ１とが省
かれて、カレントミラー回路５の出力側ＰＭＯＳトラン
ジスタＰ５３のソースが高位電源線１に直接接続され、
カレントミラー回路６の出力側ＮＭＯＳトランジスタＮ
６３のソースが接地線３に直接接続されている。
を参照して説明する。図１は、本発明の第１の実施例の
回路図である。同図を参照すると、本実施例では、図３
に示す従来の出力回路と異なり、スイッチングのＰＭＯ
ＳトランジスタＰ１とＮＭＯＳトランジスタＮ１とが省
かれて、カレントミラー回路５の出力側ＰＭＯＳトラン
ジスタＰ５３のソースが高位電源線１に直接接続され、
カレントミラー回路６の出力側ＮＭＯＳトランジスタＮ
６３のソースが接地線３に直接接続されている。
【００１３】カレントミラー回路５の電流源ＮＭＯＳト
ランジスタＮ５１のゲートには、定電圧源（電圧ＶRP）
を高位電圧源とし接地電位を低位電圧源として、外部か
らの信号Ｓを入力信号とするインバータ７の出力端が接
続されている。更に、このカレントミラー回路５の入力
側ＰＭＯＳトランジスタＰ５２には、ＰＭＯＳトランジ
スタＰ５４が並列に設けられており、そのゲートには、
入力信号Ｓがインバータ８によって反転されて入力され
ている。このＰＭＯＳトランジスタＰ５４は、電流源Ｎ
ＭＯＳトランジスタＮ５１がオフの時に、出力側ＰＭＯ
ＳトランジスタＰ５３のゲート電位を高位電源電電位Ｖ
DDに固定するものである。
ランジスタＮ５１のゲートには、定電圧源（電圧ＶRP）
を高位電圧源とし接地電位を低位電圧源として、外部か
らの信号Ｓを入力信号とするインバータ７の出力端が接
続されている。更に、このカレントミラー回路５の入力
側ＰＭＯＳトランジスタＰ５２には、ＰＭＯＳトランジ
スタＰ５４が並列に設けられており、そのゲートには、
入力信号Ｓがインバータ８によって反転されて入力され
ている。このＰＭＯＳトランジスタＰ５４は、電流源Ｎ
ＭＯＳトランジスタＮ５１がオフの時に、出力側ＰＭＯ
ＳトランジスタＰ５３のゲート電位を高位電源電電位Ｖ
DDに固定するものである。
【００１４】カレントミラー回路６の電流源ＰＭＯＳト
ランジスタＰ６１のゲートには、定電圧源（電圧ＶRN）
を低位電圧源とし高位電源線（電圧ＶDD）を高位電圧源
として、外部からの信号Ｓを入力とするインバータ９の
出力端が接続されている。更に、このカレントミラー回
路６の入力側ＮＭＯＳトランジスタＮ６２には、ＮＭＯ
ＳトランジスタＮ６４が並列に設けられており、そのゲ
ートには、入力信号Ｓがインバータ１０によって反転さ
れて入力されている。このＮＭＯＳトランジスタＮ６４
は、電流源ＰＭＯＳトランジスタＰ６１がオフの時に、
出力側ＮＭＯＳトランジスタＮ６３のゲート電位を接地
電位に固定するものである。
ランジスタＰ６１のゲートには、定電圧源（電圧ＶRN）
を低位電圧源とし高位電源線（電圧ＶDD）を高位電圧源
として、外部からの信号Ｓを入力とするインバータ９の
出力端が接続されている。更に、このカレントミラー回
路６の入力側ＮＭＯＳトランジスタＮ６２には、ＮＭＯ
ＳトランジスタＮ６４が並列に設けられており、そのゲ
ートには、入力信号Ｓがインバータ１０によって反転さ
れて入力されている。このＮＭＯＳトランジスタＮ６４
は、電流源ＰＭＯＳトランジスタＰ６１がオフの時に、
出力側ＮＭＯＳトランジスタＮ６３のゲート電位を接地
電位に固定するものである。
【００１５】ここで、図１において、入力端子２にＨレ
ベルの信号が入った場合、カレントミラー回路５の電流
源ＮＭＯＳトランジスタＮ５１はオフとなり、出力側Ｐ
ＭＯＳトランジスタＰ５３のゲート電位がＨレベルに固
定されるので、この出力側ＰＭＯＳトランジスタＰ５３
はオフとなる。一方、カレントミラー回路６の電流源Ｐ
ＭＯＳトランジスタＰ６１は、ゲートに低定電圧ＶRNが
印加されるのでオン状態となる。このことにより、カレ
ントミラー回路６が動作し、出力側ＮＭＯＳトランジス
タＮ６３に電流が流れ、この回路はインバータとして動
作する。
ベルの信号が入った場合、カレントミラー回路５の電流
源ＮＭＯＳトランジスタＮ５１はオフとなり、出力側Ｐ
ＭＯＳトランジスタＰ５３のゲート電位がＨレベルに固
定されるので、この出力側ＰＭＯＳトランジスタＰ５３
はオフとなる。一方、カレントミラー回路６の電流源Ｐ
ＭＯＳトランジスタＰ６１は、ゲートに低定電圧ＶRNが
印加されるのでオン状態となる。このことにより、カレ
ントミラー回路６が動作し、出力側ＮＭＯＳトランジス
タＮ６３に電流が流れ、この回路はインバータとして動
作する。
【００１６】本実施例においては、出力電流の最大値
を、例えば、１０ｍＡとし、カレントミラー回路５の電
流源ＭＯＳトランジスタＮ５１がオンした時にこのＮＭ
ＯＳトランジスタ５１に１０μＡの電流が流れるとする
と、出力側ＰＭＯＳトランジスタＰ５３と入力側ＰＭＯ
ＳトランジスタＰ５２のチャンネル幅の比を１０００：
１になるようにする。カレントミラー回路６も同様の構
成とする。このことによって、本実施例で、大きな出力
電流を流すためにチャンネル幅を大きく設計しなければ
ならないＭＯＳトランジスタの数は、ＰＭＯＳトランジ
スタＰ５３とＮＭＯＳトラジスタＮ６３の２つだけで済
む。これは、図３に示す従来の出力回路では、スイッチ
ングＰＭＯＳトランジスタＰ１とＮＭＯＳトランジスタ
Ｎ１およびカレントミラー回路の出力側ＰＭＯＳトラン
ジスタＰ５３およびＮＭＯＳトランジスタＮ６３の４つ
のトランジスタが必要であったのに比べて半分である。
を、例えば、１０ｍＡとし、カレントミラー回路５の電
流源ＭＯＳトランジスタＮ５１がオンした時にこのＮＭ
ＯＳトランジスタ５１に１０μＡの電流が流れるとする
と、出力側ＰＭＯＳトランジスタＰ５３と入力側ＰＭＯ
ＳトランジスタＰ５２のチャンネル幅の比を１０００：
１になるようにする。カレントミラー回路６も同様の構
成とする。このことによって、本実施例で、大きな出力
電流を流すためにチャンネル幅を大きく設計しなければ
ならないＭＯＳトランジスタの数は、ＰＭＯＳトランジ
スタＰ５３とＮＭＯＳトラジスタＮ６３の２つだけで済
む。これは、図３に示す従来の出力回路では、スイッチ
ングＰＭＯＳトランジスタＰ１とＮＭＯＳトランジスタ
Ｎ１およびカレントミラー回路の出力側ＰＭＯＳトラン
ジスタＰ５３およびＮＭＯＳトランジスタＮ６３の４つ
のトランジスタが必要であったのに比べて半分である。
【００１７】上述の第１の実施例では、電源が高位側電
源電位ＶDDおよび接地電位の２電源で動作する場合につ
いて説明したが、本発明はこれに限られるものではな
い。図２に示す第２の実施例のように、４電源で動作さ
せることもできる。図２を参照すると、本実施例では、
４つの電源電位（ＶDD＝１０Ｖ，ＶCC＝５Ｖ，接地電位
０Ｖ，ＶSS＝−１０Ｖ）が用いられている。すなわち、
ＮＭＯＳトランジスタ側のカレントミラー回路６および
その出力電流設定用のインバータ９は、高位側電源電位
がＶCC＝５Ｖ，低位側電源電位がＶSS＝−１０Ｖで動作
している。このような出力回路は、例えば、プラスおよ
びマイナスの電源電圧を用いるＲＳ２３２Ｃ規格で動作
するような通信装置用の出力電流制限型の出力回路とし
て好適である。
源電位ＶDDおよび接地電位の２電源で動作する場合につ
いて説明したが、本発明はこれに限られるものではな
い。図２に示す第２の実施例のように、４電源で動作さ
せることもできる。図２を参照すると、本実施例では、
４つの電源電位（ＶDD＝１０Ｖ，ＶCC＝５Ｖ，接地電位
０Ｖ，ＶSS＝−１０Ｖ）が用いられている。すなわち、
ＮＭＯＳトランジスタ側のカレントミラー回路６および
その出力電流設定用のインバータ９は、高位側電源電位
がＶCC＝５Ｖ，低位側電源電位がＶSS＝−１０Ｖで動作
している。このような出力回路は、例えば、プラスおよ
びマイナスの電源電圧を用いるＲＳ２３２Ｃ規格で動作
するような通信装置用の出力電流制限型の出力回路とし
て好適である。
【００１８】
【発明の効果】以上説明したように、本発明の出力回路
では、高位電源線と低位電源線との間に直列に接続され
た出力段のＰＭＯＳトランジスタおよびＮＭＯＳトラン
ジスタのそれぞれをカレントミラー回路の出力側トラン
ジスタとし、それぞれのカレントミラー回路の電流源の
ＭＯＳトランジスタを入力信号によってオン・オフする
ことによって、出力段のＭＯＳトランジスタにスイッチ
ングと電流制限の２つの作用を兼用させている。
では、高位電源線と低位電源線との間に直列に接続され
た出力段のＰＭＯＳトランジスタおよびＮＭＯＳトラン
ジスタのそれぞれをカレントミラー回路の出力側トラン
ジスタとし、それぞれのカレントミラー回路の電流源の
ＭＯＳトランジスタを入力信号によってオン・オフする
ことによって、出力段のＭＯＳトランジスタにスイッチ
ングと電流制限の２つの作用を兼用させている。
【００１９】このことにより、本発明によれば、従来の
出力回路で必要とされていたスイッチング用のＭＯＳト
ランジスタを不用にし、半導体チップ中で大きな面積を
占る出力段のＭＯＳトランジスタの数を従来の半数にで
きるので、集積回路を小型化し高密度化することができ
る。
出力回路で必要とされていたスイッチング用のＭＯＳト
ランジスタを不用にし、半導体チップ中で大きな面積を
占る出力段のＭＯＳトランジスタの数を従来の半数にで
きるので、集積回路を小型化し高密度化することができ
る。
【図１】本発明の第１の実施例の回路図である。
【図２】本発明の第２の実施例の回路図である。
【図３】従来の出力回路の一例の回路図である。
１ 高位電源線 ２ 入力端子 ３ 接地線 ４ 出力端子 ５，６ カレントミラー回路 ７，８，９，１０ インバータ
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 8941−5Ｊ Ｈ０３Ｋ 19/094 Ｂ
Claims (3)
- 【請求項１】 高位電源線と出力端子との間に設けられ
た第１導電型の第１のＭＯＳ電界効果トランジスタを出
力側トランジスタとする第１のカレントミラー回路と、 低位電源線と前記出力端子との間に設けられた第２導電
型の第２のＭＯＳ電界効果トランジスタを出力側トラン
ジスタとする第２のカレントミラー回路と、 前記第１のカレントミラー回路の入力電流源となる第３
のＭＯＳ電界効果トランジスタの導通状態を、入力信号
によって制御する第１の制御回路と、 前記第３のＭＯＳ電界効果トランジスタがオフ状態の時
に、前記第１のＭＯＳ電界効果トランジスタのゲート電
位を固定するＭＯＳ電界効果トランジスタと、 前記第２のカレントミラー回路の入力電流源となる第４
のＭＯＳ電界効果トランジスタの導通状態を、前記入力
信号によって前記第３の導通状態とは反対の状態に制御
する第２の制御回路と、 前記第４のＭＯＳ電界効果トランジスタがオフ状態の時
に、前記第２のＭＯＳ電界効果トランジスタのゲート電
位を固定するＭＯＳ電界効果トランジスタとを備えたこ
とを特徴とする出力回路。 - 【請求項２】 ソースが高位電源線に接続されドレイン
が出力端子に接続されたＰチャンネル型の第１のＭＯＳ
電界効果トランジスタを出力側トランジスタとし、ドレ
インとゲートとが短絡されて前記第１のＭＯＳ電界効果
トランジスタのゲートに接続されソースが前記第１のＭ
ＯＳ電界効果トランジスタのソースに接続されたＰチャ
ンネル型の第２のＭＯＳ電界効果トランジスタを入力側
のトランジスタとし、ドレインが前記第２のＭＯＳ電界
効果トランジスタのドレインに接続されソースが接地線
に接続されたＮチャンネル型の第３のＭＯＳ電界効果ト
ランジスタを電流源トランジスタとする第１のカレント
ミラー回路と、 入力端が信号入力端子に接続され、出力端が前記第３の
ＭＯＳ電界効果トランジスタのゲートに接続された第１
のインバータ回路と、 ソースが前記高位電源線に接続され、ドレインが前記第
２のＭＯＳ電界効果トランジスタのドレインに接続され
たＰチャンネル型の第４のＭＯＳ電界効果トランジスタ
と、 入力端が前記信号入力端子に接続され、出力端が前記第
４のＭＯＳ電界効果トランジスタのゲートに接続された
第２のインバータ回路と、 ソースが接地線に接続されドレインが前記出力端子に接
続されたＮチャンネル型の第５のＭＯＳ電界効果トラン
ジスタを出力側トランジスタとし、ドレインとゲートと
が短絡されて前記第５のＭＯＳ電界効果トランジスタの
ゲートに接続されソースが前記第５のＭＯＳ電界効果ト
ランジスタのソースに接続されたＮチャンネル型の第６
のＭＯＳ電界効果トランジスタを入力側のトランジスタ
とし、ドレインが前記第６のＭＯＳ電界効果トランジス
タのドレインに接続されソースが前記高位電源線に接続
されたＰチャンネル型の第７のＭＯＳ電界効果トランジ
スタを電流源トランジスタとする第２のカレントミラー
回路と、 入力端が前記信号入力端子に接続され、出力端が前記第
７のＭＯＳ電界効果トランジスタのゲートに接続された
第３のインバータ回路と、 ソースが前記接地線に接続され、ドレインが前記第６の
ＭＯＳ電界効果トランジスタのドレインに接続されたＮ
チャンネル型の第８のＭＯＳ電界効果トランジスタと、 入力端が前記信号入力端子に接続され、出力端が前記第
８のＭＯＳ電界効果トランジスタのゲートに接続された
第４のインバータ回路とを有することを特徴とする出力
回路。 - 【請求項３】 前記第２のカレントミラー回路および前
記第３のインバータ回路は、前記高位電源線に代えて、
前記高位電源線の電位よりも低電位の第２の高位電源線
に接続され、前記接地線に代えて、接地電位よりも低電
位の低位電源線に接続されていることを特徴とする請求
項２記載の出力回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4107200A JPH0677804A (ja) | 1992-04-27 | 1992-04-27 | 出力回路 |
| US08/051,566 US5329177A (en) | 1992-04-27 | 1993-04-26 | Output circuit including current mirror circuits |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4107200A JPH0677804A (ja) | 1992-04-27 | 1992-04-27 | 出力回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0677804A true JPH0677804A (ja) | 1994-03-18 |
Family
ID=14453025
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4107200A Withdrawn JPH0677804A (ja) | 1992-04-27 | 1992-04-27 | 出力回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5329177A (ja) |
| JP (1) | JPH0677804A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006352726A (ja) * | 2005-06-20 | 2006-12-28 | Nec Electronics Corp | 出力バッファ回路 |
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-
1992
- 1992-04-27 JP JP4107200A patent/JPH0677804A/ja not_active Withdrawn
-
1993
- 1993-04-26 US US08/051,566 patent/US5329177A/en not_active Expired - Fee Related
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Also Published As
| Publication number | Publication date |
|---|---|
| US5329177A (en) | 1994-07-12 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
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