JP3299071B2 - 出力バッファ回路 - Google Patents
出力バッファ回路Info
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Description
【０００１】
【産業上の利用分野】本発明は、相補型ＭＯＳトランジ
スタを用いた半導体集積回路における出力バッファ回路
に関する。
スタを用いた半導体集積回路における出力バッファ回路
に関する。
【０００２】
【従来の技術】図４は、従来の出力バッファ回路を示す
図、図５は、図４に示す出力バッファ回路が‘Ｌレベ
ル’から‘Ｈレベル’に変化するときの各部波形を示す
図である。図４に示すインバータ１５の入力は入力端子
１６に接続されている。また、電源ノード（以下Ｖｄｄ
と略す）と接地ノード（以下Ｇｎｄと略す）との間に、
Ｖｄｄ側から順に、Ｐチャネルトランジスタ４１ａとＮ
チャネルトランジスタ４１ｂが直列接続されている。こ
れらＰチャネルトランジスタ４１ａ，Ｎチャネルトラン
ジスタ４１ｂの各ゲートはインバータ１５の出力に共通
接続されている。またＰチャネルトランジスタ４１ａ，
Ｎチャネルトランジスタ４１ｂが直列接続された接続点
は出力端子１７に接続されている。出力端子１７は外部
負荷（図示せず）に接続される。
図、図５は、図４に示す出力バッファ回路が‘Ｌレベ
ル’から‘Ｈレベル’に変化するときの各部波形を示す
図である。図４に示すインバータ１５の入力は入力端子
１６に接続されている。また、電源ノード（以下Ｖｄｄ
と略す）と接地ノード（以下Ｇｎｄと略す）との間に、
Ｖｄｄ側から順に、Ｐチャネルトランジスタ４１ａとＮ
チャネルトランジスタ４１ｂが直列接続されている。こ
れらＰチャネルトランジスタ４１ａ，Ｎチャネルトラン
ジスタ４１ｂの各ゲートはインバータ１５の出力に共通
接続されている。またＰチャネルトランジスタ４１ａ，
Ｎチャネルトランジスタ４１ｂが直列接続された接続点
は出力端子１７に接続されている。出力端子１７は外部
負荷（図示せず）に接続される。
【０００３】この図４の回路動作を図５を用いて説明す
る。図５に示すように、ノードＡが時刻Ｔ１で‘Ｌレベ
ル’から‘Ｈレベル’に変化すると、ノードＢはインバ
ータ１５で論理が反転されて‘Ｈレベル’から‘Ｌレベ
ル’に変化する。するとＰチャネルトランジスタ４１ａ
とＮチャネルトランジスタ４１ｂはノードＢが‘Ｌレベ
ル’のため、それぞれオン状態，オフ状態になり、Ｖｄ
ｄ→Ｐチャネルトランジスタ４１ａ→端子１７の経路を
通って外部負荷に電流が流れ、ノードＥは‘Ｌレベル’
から‘Ｈレベル’に変化する。ノードＡが‘Ｈレベル’
から‘Ｌレベル’に変化するときは、各ノードが、‘Ｌ
レベル’から‘Ｈレベル’に変化するときとは逆の変化
となり端子１７→Ｎチャンネルトランジスタ４１ｂ→Ｇ
ｎｄの経路を通って外部負荷から電流が流れ込み、ノー
ドＥは‘Ｈレベル’から‘Ｌレベル’に変化する。
る。図５に示すように、ノードＡが時刻Ｔ１で‘Ｌレベ
ル’から‘Ｈレベル’に変化すると、ノードＢはインバ
ータ１５で論理が反転されて‘Ｈレベル’から‘Ｌレベ
ル’に変化する。するとＰチャネルトランジスタ４１ａ
とＮチャネルトランジスタ４１ｂはノードＢが‘Ｌレベ
ル’のため、それぞれオン状態，オフ状態になり、Ｖｄ
ｄ→Ｐチャネルトランジスタ４１ａ→端子１７の経路を
通って外部負荷に電流が流れ、ノードＥは‘Ｌレベル’
から‘Ｈレベル’に変化する。ノードＡが‘Ｈレベル’
から‘Ｌレベル’に変化するときは、各ノードが、‘Ｌ
レベル’から‘Ｈレベル’に変化するときとは逆の変化
となり端子１７→Ｎチャンネルトランジスタ４１ｂ→Ｇ
ｎｄの経路を通って外部負荷から電流が流れ込み、ノー
ドＥは‘Ｈレベル’から‘Ｌレベル’に変化する。
【０００４】
【発明が解決しようとする課題】上述した従来の出力バ
ッファは、Ｐチャンネルトランジスタ４１ａとＮチャン
ネルトランジスタ４１ｂにより外部負荷を駆動してい
る。従って駆動能力を上げるため、一般にこのＰチャン
ネルトランジスタ４１ａとＮチャンネルトランジスタ４
１ｂのゲート幅ｗは大きなもの（オン抵抗の小さいも
の）が用いられている。このＰチャンネルトランジスタ
４１ａとＮチャンネルトランジスタ４１ｂのｗが大きい
と、スイッチングの瞬間にＰチャンネルトランジスタ４
１ａ或いはＮチャンネルトランジスタ４１ｂが急激に大
電流（充放電電流や貫通電流）を流すことになり、Ｖｄ
ｄやＧｎｄノードの電位が変動する（図５のＶｄｄノー
ド波形参照）。この出力バッファが同時に多数スイッチ
ングされると、この変動が大きくなり同一集積回路上の
Ｖｄｄ或いはＧｎｄノードに接続されている他の回路が
誤動作を起こす可能性が生じるという欠点があった。
ッファは、Ｐチャンネルトランジスタ４１ａとＮチャン
ネルトランジスタ４１ｂにより外部負荷を駆動してい
る。従って駆動能力を上げるため、一般にこのＰチャン
ネルトランジスタ４１ａとＮチャンネルトランジスタ４
１ｂのゲート幅ｗは大きなもの（オン抵抗の小さいも
の）が用いられている。このＰチャンネルトランジスタ
４１ａとＮチャンネルトランジスタ４１ｂのｗが大きい
と、スイッチングの瞬間にＰチャンネルトランジスタ４
１ａ或いはＮチャンネルトランジスタ４１ｂが急激に大
電流（充放電電流や貫通電流）を流すことになり、Ｖｄ
ｄやＧｎｄノードの電位が変動する（図５のＶｄｄノー
ド波形参照）。この出力バッファが同時に多数スイッチ
ングされると、この変動が大きくなり同一集積回路上の
Ｖｄｄ或いはＧｎｄノードに接続されている他の回路が
誤動作を起こす可能性が生じるという欠点があった。
【０００５】本発明は、上記事情に鑑み、電源系に発生
するノイズの低減化が図られるとともに外部負荷の大き
さに応じたノイズ制御を行なう出力バッファ回路を提供
することを目的とする。
するノイズの低減化が図られるとともに外部負荷の大き
さに応じたノイズ制御を行なう出力バッファ回路を提供
することを目的とする。
【０００６】
【課題を解決するための手段】上記目的を達成する本発
明の出力バッファ回路は、 （１）入力端子 （２）出力端子 （３）上記入力端子に入力が接続されたインバータ （４）電源と上記出力端子との間に配置されゲートが上
記インバータの出力に接続された第１のＰチャネルトラ
ンジスタ （５）上記出力端子とグラウンドとの間に配置されゲー
トが上記インバータの出力に接続された第１のＮチャネ
ルトランジスタ （６）電源と上記出力端子との間に配置された第２のＰ
チャネルトランジスタ （７）上記出力端子とグラウンドとの間に配置された第
２のＮチャネルトランジスタ （８）上記インバータの出力と上記第２のＰチャネルト
ランジスタのゲートとの間に配置され、ゲートが上記入
力端子に接続された第３のＰチャネルトランジスタ （９）上記第３のＰチャネルトランジスタと並列に、上
記インバータの出力と上記第２のＰチャネルトランジス
タのゲートとの間に配置され、ゲートが上記出力端子に
接続された第３のＮチャネルトランジスタ （１０）上記インバータの出力と上記第２のＮチャネル
トランジスタのゲートとの間に配置され、ゲートが上記
入力端子に接続された第４のＮチャネルトランジスタ （１１）上記第４のＮチャネルトランジスタと並列に、
上記インバータの出力と上記第２のＮチャネルトランジ
スタのゲートとの間に配置され、ゲートが上記出力端子
に接続された第４のＰチャネルトランジスタを有するこ
とを特徴とする。
明の出力バッファ回路は、 （１）入力端子 （２）出力端子 （３）上記入力端子に入力が接続されたインバータ （４）電源と上記出力端子との間に配置されゲートが上
記インバータの出力に接続された第１のＰチャネルトラ
ンジスタ （５）上記出力端子とグラウンドとの間に配置されゲー
トが上記インバータの出力に接続された第１のＮチャネ
ルトランジスタ （６）電源と上記出力端子との間に配置された第２のＰ
チャネルトランジスタ （７）上記出力端子とグラウンドとの間に配置された第
２のＮチャネルトランジスタ （８）上記インバータの出力と上記第２のＰチャネルト
ランジスタのゲートとの間に配置され、ゲートが上記入
力端子に接続された第３のＰチャネルトランジスタ （９）上記第３のＰチャネルトランジスタと並列に、上
記インバータの出力と上記第２のＰチャネルトランジス
タのゲートとの間に配置され、ゲートが上記出力端子に
接続された第３のＮチャネルトランジスタ （１０）上記インバータの出力と上記第２のＮチャネル
トランジスタのゲートとの間に配置され、ゲートが上記
入力端子に接続された第４のＮチャネルトランジスタ （１１）上記第４のＮチャネルトランジスタと並列に、
上記インバータの出力と上記第２のＮチャネルトランジ
スタのゲートとの間に配置され、ゲートが上記出力端子
に接続された第４のＰチャネルトランジスタを有するこ
とを特徴とする。
【０００７】ここで上記第２のＰチャネルトランジスタ
が、上記第１のＰチャネルトランジスタの電流駆動能力
よりも大きい電流駆動能力を有するトランジスタであ
り、かつ、上記第２のＮチャネルトランジスタが、上記
第１のＮチャネルトランジスタの電流駆動能力よりも大
きい電流駆動能力を有するトランジスタであることが効
果的である。
が、上記第１のＰチャネルトランジスタの電流駆動能力
よりも大きい電流駆動能力を有するトランジスタであ
り、かつ、上記第２のＮチャネルトランジスタが、上記
第１のＮチャネルトランジスタの電流駆動能力よりも大
きい電流駆動能力を有するトランジスタであることが効
果的である。
【０００８】
【作用】本発明の出力バッファ回路は、上記構成のた
め、例えば図１に示す実施例のように入力端子１６のノ
ードＡが‘Ｌ’レベルから‘Ｈ’レベルに変化すると、
先ず第１のＰチャネルトランジスタに相当するＰチャネ
ルトランジスタ１１ａがオン状態になり出力端子１７を
経由して外部負荷に電流が徐々に流れるため、出力端子
１７のノードＥの電位がゆっくりと上昇する。すると、
第３のＮチャネルトランジスタに相当するＮチャネルト
ランジスタ１３ｂの抵抗が徐々に小さくなりオン状態に
なるため第２のＰチャネルトランジスタに相当するＰチ
ャネルトランジスタ１２ａもオン状態になり、出力端子
１７を経由して、外部負荷に電流が流れ、ノードＥの電
位がさらに上昇する。このように外部負荷には、ゆるや
かに電流が流れるため、電源電圧の、急激な電流変化に
よる低下がなく、電源系に発生するノイズが低減され、
電源系に発生するノイズで回路が誤動作することが防止
される。ノードＥが‘Ｈ’レベルから‘Ｌ’レベルに変
化するときも、同様の原理によりＧｎｄによるノイズが
低減される。
め、例えば図１に示す実施例のように入力端子１６のノ
ードＡが‘Ｌ’レベルから‘Ｈ’レベルに変化すると、
先ず第１のＰチャネルトランジスタに相当するＰチャネ
ルトランジスタ１１ａがオン状態になり出力端子１７を
経由して外部負荷に電流が徐々に流れるため、出力端子
１７のノードＥの電位がゆっくりと上昇する。すると、
第３のＮチャネルトランジスタに相当するＮチャネルト
ランジスタ１３ｂの抵抗が徐々に小さくなりオン状態に
なるため第２のＰチャネルトランジスタに相当するＰチ
ャネルトランジスタ１２ａもオン状態になり、出力端子
１７を経由して、外部負荷に電流が流れ、ノードＥの電
位がさらに上昇する。このように外部負荷には、ゆるや
かに電流が流れるため、電源電圧の、急激な電流変化に
よる低下がなく、電源系に発生するノイズが低減され、
電源系に発生するノイズで回路が誤動作することが防止
される。ノードＥが‘Ｈ’レベルから‘Ｌ’レベルに変
化するときも、同様の原理によりＧｎｄによるノイズが
低減される。
【０００９】また、出力信号のレベル（出力端子１７の
ノードＥの電位）をフィードバックしながら外部負荷に
電流を流すものであるため、電源系に発生するノイズを
抑えたまま、外部負荷を、外部負荷の大きさに応じた速
度で駆動できる。
ノードＥの電位）をフィードバックしながら外部負荷に
電流を流すものであるため、電源系に発生するノイズを
抑えたまま、外部負荷を、外部負荷の大きさに応じた速
度で駆動できる。
【００１０】
【実施例】以下、本発明の実施例について説明する。図
１は、本発明の出力バッファ回路の第１実施例の回路図
である。図１に示す出力バッファ回路１０の入力端子１
６にインバータ１５の入力が接続されている。またＶｄ
ｄと出力端子１７との間にＰチャネルトランジスタ１１
ａが配置されており、そのＰチャネルトランジスタ１１
ａのゲートがインバータ１５の出力に接続されている。
また出力端子１７とＧｎｄとの間にＮチャネルトランジ
スタ１１ｂが配置されており、そのＮチャネルトランジ
スタ１１ｂのゲートもインバータ１５の出力に接続され
ている。
１は、本発明の出力バッファ回路の第１実施例の回路図
である。図１に示す出力バッファ回路１０の入力端子１
６にインバータ１５の入力が接続されている。またＶｄ
ｄと出力端子１７との間にＰチャネルトランジスタ１１
ａが配置されており、そのＰチャネルトランジスタ１１
ａのゲートがインバータ１５の出力に接続されている。
また出力端子１７とＧｎｄとの間にＮチャネルトランジ
スタ１１ｂが配置されており、そのＮチャネルトランジ
スタ１１ｂのゲートもインバータ１５の出力に接続され
ている。
【００１１】さらにＶｄｄと出力端子１７との間に、前
述したＰチャネルトランジスタ１１ａの電流駆動能力よ
りも大きい電流駆動能力を有するＰチャネルトランジス
タ１２ａが配置されており、また出力端子１７とＧｎｄ
との間に、前述したＮチャネルトランジスタ１１ｂの電
流駆動能力よりも大きい電流駆動能力を有するＮチャネ
ルトランジスタ１２ｂが配置されている。
述したＰチャネルトランジスタ１１ａの電流駆動能力よ
りも大きい電流駆動能力を有するＰチャネルトランジス
タ１２ａが配置されており、また出力端子１７とＧｎｄ
との間に、前述したＮチャネルトランジスタ１１ｂの電
流駆動能力よりも大きい電流駆動能力を有するＮチャネ
ルトランジスタ１２ｂが配置されている。
【００１２】またインバータ１５の出力とＰチャネルト
ランジスタ１２ａのゲートとの間にＰチャネルトランジ
スタ１３ａが配置されており、そのＰチャネルトランジ
スタ１３ａのゲートが入力端子１６に接続されている。
またインバータ１５の出力とＰチャネルトランジスタ１
２ａのゲートとの間に、Ｐチャネルトランジスタ１３ａ
と並列にＮチャネルトランジスタ１３ｂが配置されてお
り、そのＮチャネルトランジスタ１３ｂのゲートが出力
端子１７に接続されている。
ランジスタ１２ａのゲートとの間にＰチャネルトランジ
スタ１３ａが配置されており、そのＰチャネルトランジ
スタ１３ａのゲートが入力端子１６に接続されている。
またインバータ１５の出力とＰチャネルトランジスタ１
２ａのゲートとの間に、Ｐチャネルトランジスタ１３ａ
と並列にＮチャネルトランジスタ１３ｂが配置されてお
り、そのＮチャネルトランジスタ１３ｂのゲートが出力
端子１７に接続されている。
【００１３】さらにインバータ１５の出力とＮチャネル
トランジスタ１２ｂのゲートとの間にＮチャネルトラン
ジスタ１４ｂが配置されており、そのＮチャネルトラン
ジスタ１４ｂのゲートが入力端子１６に接続されてい
る。またインバータ１５の出力とＮチャネルトランジス
タ１２ｂのゲートとの間に、Ｎチャネルトランジスタ１
４ｂと並列にＰチャネルトランジスタ１４ａが配置され
ており、そのＰチャネルトランジスタ１４ａのゲートが
出力端子１７に接続されている。このようにして出力バ
ッファ回路１０が構成されている。
トランジスタ１２ｂのゲートとの間にＮチャネルトラン
ジスタ１４ｂが配置されており、そのＮチャネルトラン
ジスタ１４ｂのゲートが入力端子１６に接続されてい
る。またインバータ１５の出力とＮチャネルトランジス
タ１２ｂのゲートとの間に、Ｎチャネルトランジスタ１
４ｂと並列にＰチャネルトランジスタ１４ａが配置され
ており、そのＰチャネルトランジスタ１４ａのゲートが
出力端子１７に接続されている。このようにして出力バ
ッファ回路１０が構成されている。
【００１４】図２は、図１に示す出力バッファ回路の各
部波形を示す図である。図２に示す時刻Ｔ１でノードＡ
が‘Ｌ’レベルから‘Ｈ’レベルに変化すると、ノード
Ｂはインバータ１５で論理が反転されて‘Ｈ’レベルか
ら‘Ｌ’レベルに変化する。するとＰチャネルトランジ
スタ１１ａ、Ｎチャネルトランジスタ１１ｂは、ノード
Ｂが‘Ｌ’レベルのため、それぞれオン状態、オフ状態
になる。
部波形を示す図である。図２に示す時刻Ｔ１でノードＡ
が‘Ｌ’レベルから‘Ｈ’レベルに変化すると、ノード
Ｂはインバータ１５で論理が反転されて‘Ｈ’レベルか
ら‘Ｌ’レベルに変化する。するとＰチャネルトランジ
スタ１１ａ、Ｎチャネルトランジスタ１１ｂは、ノード
Ｂが‘Ｌ’レベルのため、それぞれオン状態、オフ状態
になる。
【００１５】また、Ｎチャネルトランジスタ１４ｂは、
ノードＡが‘Ｈ’であるためオン状態になり、ノードＢ
の‘Ｌ’レベルがノードＤに伝達され、Ｎチャネルトラ
ンジスタ１２ｂはオフ状態になる。またＰチャネルトラ
ンジスタ１３ａはノードＡが‘Ｈ’であるためオフ状態
になる。一方Ｎチャネルトランジスタ１３ｂも、Ｐチャ
ネルトランジスタ１１ａが時刻Ｔ１でオン状態になるも
ののそのＰチャネルトランジスタ１１ａの電流駆動能力
は小さく端子１７に接続されている外部負荷を急激に充
電することはできず、ノードＥはまだ、‘Ｌ’レベルに
あるため、オフ状態になる。従ってノードＣはハイイン
ピーダンス状態であり、Ｐチャネルトランジスタ１２ａ
はオフ状態にある。
ノードＡが‘Ｈ’であるためオン状態になり、ノードＢ
の‘Ｌ’レベルがノードＤに伝達され、Ｎチャネルトラ
ンジスタ１２ｂはオフ状態になる。またＰチャネルトラ
ンジスタ１３ａはノードＡが‘Ｈ’であるためオフ状態
になる。一方Ｎチャネルトランジスタ１３ｂも、Ｐチャ
ネルトランジスタ１１ａが時刻Ｔ１でオン状態になるも
ののそのＰチャネルトランジスタ１１ａの電流駆動能力
は小さく端子１７に接続されている外部負荷を急激に充
電することはできず、ノードＥはまだ、‘Ｌ’レベルに
あるため、オフ状態になる。従ってノードＣはハイイン
ピーダンス状態であり、Ｐチャネルトランジスタ１２ａ
はオフ状態にある。
【００１６】Ｐチャネルトランジスタ１１ａがオン状態
にあるため、Ｖｄｄ→Ｐチャネルトランジスタ１１ａ→
出力端子１７の第１の電流経路を通って外部負荷に電流
が徐々に流れノードＥの電位が‘Ｈ’レベル側にゆるや
かに上昇する。Ｐチャネルトランジスタ１１ａがオンを
開始した初期は、Ｎチャネルトランジスタ１３ｂの抵抗
が大きいため、ノードＣはハイインピーダンス状態であ
る。Ｐチャネルトランジスタ１１ａから外部負荷にさら
に電流が流れ、ノードＥがさらに‘Ｈ’側に向かうと、
Ｎチャネルトランジスタ１３ｂの抵抗はさらに下がり、
ノードＢの‘Ｌ’レベルがノードＣに伝達され今度はＰ
チャネルトランジスタ１２ａがオン状態になる。これに
より、前述した第１の電流経路に加えてＶｄｄ→Ｐチャ
ネルトランジスタ１２ａ→出力端子１７の第２の電流経
路を通って外部負荷に電流が流れる。ここで、Ｐチャネ
ルトランジスタ１２ａの電流駆動能力の方がＰチャネル
トランジスタ１１ａの電流駆動能力の方よりも大きいた
め、第２の電流経路の電流の方が第１の電流経路の電流
よりも大きい。これら第１の電流経路に流れる電流と第
２の電流経路に流れる電流は、ノードＥの電位をフィー
ドバックしながら外部負荷に十分電荷が充電される時刻
Ｔ２まで流れるものであるため、図２に示すようにＶｄ
ｄのノードＦの電位もさほど変化せずＶｄｄに発生する
ノイズが低減されるととも、外部負荷の大きさに応じた
速度で駆動できる。
にあるため、Ｖｄｄ→Ｐチャネルトランジスタ１１ａ→
出力端子１７の第１の電流経路を通って外部負荷に電流
が徐々に流れノードＥの電位が‘Ｈ’レベル側にゆるや
かに上昇する。Ｐチャネルトランジスタ１１ａがオンを
開始した初期は、Ｎチャネルトランジスタ１３ｂの抵抗
が大きいため、ノードＣはハイインピーダンス状態であ
る。Ｐチャネルトランジスタ１１ａから外部負荷にさら
に電流が流れ、ノードＥがさらに‘Ｈ’側に向かうと、
Ｎチャネルトランジスタ１３ｂの抵抗はさらに下がり、
ノードＢの‘Ｌ’レベルがノードＣに伝達され今度はＰ
チャネルトランジスタ１２ａがオン状態になる。これに
より、前述した第１の電流経路に加えてＶｄｄ→Ｐチャ
ネルトランジスタ１２ａ→出力端子１７の第２の電流経
路を通って外部負荷に電流が流れる。ここで、Ｐチャネ
ルトランジスタ１２ａの電流駆動能力の方がＰチャネル
トランジスタ１１ａの電流駆動能力の方よりも大きいた
め、第２の電流経路の電流の方が第１の電流経路の電流
よりも大きい。これら第１の電流経路に流れる電流と第
２の電流経路に流れる電流は、ノードＥの電位をフィー
ドバックしながら外部負荷に十分電荷が充電される時刻
Ｔ２まで流れるものであるため、図２に示すようにＶｄ
ｄのノードＦの電位もさほど変化せずＶｄｄに発生する
ノイズが低減されるととも、外部負荷の大きさに応じた
速度で駆動できる。
【００１７】図３は、本発明の出力バッファ回路の第２
実施例の回路図である。図３に示す出力バッファ回路３
０は、図１に示す出力バッファ回路１０と比べ、図１に
示す出力バッファ回路１０に加えて、３つのＰチャネル
トランジスタ３１ａ，３２ａ，３３ａと３つのＮチャネ
ルトランジスタ３１ｂ，３２ｂ，３３ｂが配置されてい
る点が異なっている。ただし、この図３に示す第２実施
例にも、本発明の出力バッファ回路の構成要件全てが含
まれている。
実施例の回路図である。図３に示す出力バッファ回路３
０は、図１に示す出力バッファ回路１０と比べ、図１に
示す出力バッファ回路１０に加えて、３つのＰチャネル
トランジスタ３１ａ，３２ａ，３３ａと３つのＮチャネ
ルトランジスタ３１ｂ，３２ｂ，３３ｂが配置されてい
る点が異なっている。ただし、この図３に示す第２実施
例にも、本発明の出力バッファ回路の構成要件全てが含
まれている。
【００１８】Ｐチャネルトランジスタ１２ａより電流駆
動能力の大きいＰチャネルトランジスタ３１ａがＶｄｄ
と出力端子１７との間に配置され、またＮチャネルトラ
ンジスタ１２ｂより電流駆動能力の大きいＮチャネルト
ランジスタ３１ｂが出力端子１７とＧｎｄとの間に配置
されている。またインバータ１５の出力とＰチャネルト
ランジスタ３１ａのゲートとの間にＰチャネルトランジ
スタ３２ａが配置されており、そのＰチャネルトランジ
スタ３２ａのゲートが入力端子１６に接続されている。
またインバータ１５の出力とＰチャネルトランジスタ３
１ａのゲートとの間にＰチャネルトランジスタ３２ａと
並列にＮチャネルトランジスタ３２ｂが配置されてお
り、そのＮチャネルトランジスタ３２ｂのゲートが出力
端子１７に接続されている。
動能力の大きいＰチャネルトランジスタ３１ａがＶｄｄ
と出力端子１７との間に配置され、またＮチャネルトラ
ンジスタ１２ｂより電流駆動能力の大きいＮチャネルト
ランジスタ３１ｂが出力端子１７とＧｎｄとの間に配置
されている。またインバータ１５の出力とＰチャネルト
ランジスタ３１ａのゲートとの間にＰチャネルトランジ
スタ３２ａが配置されており、そのＰチャネルトランジ
スタ３２ａのゲートが入力端子１６に接続されている。
またインバータ１５の出力とＰチャネルトランジスタ３
１ａのゲートとの間にＰチャネルトランジスタ３２ａと
並列にＮチャネルトランジスタ３２ｂが配置されてお
り、そのＮチャネルトランジスタ３２ｂのゲートが出力
端子１７に接続されている。
【００１９】さらにインバータ１５の出力とＮチャネル
トランジスタ３１ｂのゲートとの間にＮチャネルトラン
ジスタ３３ｂが配置されており、そのＮチャネルトラン
ジスタ３３ｂのゲートが入力端子１６に接続されてい
る。またインバータ１５の出力とＮチャネルトランジス
タ３１ｂのゲートとの間に、Ｎチャネルトランジスタ３
３ｂと並列にＰチャネルトランジスタ３３ａが配置され
ており、そのＰチャネルトランジスタ３３ａのゲートが
出力端子１７に接続されている。このようにして出力バ
ッファ回路３０が構成されている。
トランジスタ３１ｂのゲートとの間にＮチャネルトラン
ジスタ３３ｂが配置されており、そのＮチャネルトラン
ジスタ３３ｂのゲートが入力端子１６に接続されてい
る。またインバータ１５の出力とＮチャネルトランジス
タ３１ｂのゲートとの間に、Ｎチャネルトランジスタ３
３ｂと並列にＰチャネルトランジスタ３３ａが配置され
ており、そのＰチャネルトランジスタ３３ａのゲートが
出力端子１７に接続されている。このようにして出力バ
ッファ回路３０が構成されている。
【００２０】ここで、ノードＡが‘Ｌ’レベルから
‘Ｈ’レベルに変化すると、前述したようにＶｄｄ→Ｐ
チャネルトランジスタ１１ａ→出力端子１７の第１の電
流経路を通って外部負荷に電流が徐々に流れ、ノードＥ
の電位が‘Ｈ’レベル側にゆるやかに上昇する。すると
Ｎチャネルトランジスタ１３ｂ，３２ｂの抵抗が下が
り、ノードＢの‘Ｌ’レベルがＰチャネルトランジスタ
１２ａ，３１ａのゲートに伝達される。ここで、Ｐチャ
ネルトランジスタ１３ａ，Ｎチャネルトランジスタ１３
ｂのトランジスタサイズ（ゲート幅Ｗ）の方がＰチャネ
ルトランジスタ３２ａ，Ｎチャネルトランジスタ３２ｂ
のトランジスタサイズ（ゲート幅Ｗ）より大きくなって
おり、このためＮチャネルトランジスタ１３ｂのオン抵
抗の値の方がＮチャネルトランジスタ３２ｂのオン抵抗
の値よりも小さい。従って、先ずＰチャネルトランジス
タ１２ａがオン状態になり、前述した第２の電流経路を
通って外部負荷に電流が流れる。次にＰチャネルトラン
ジスタ３１ａがオン状態になり、その第２の電流経路に
加え、Ｖｄｄ→Ｐチャネルトランジスタ３１ａ→出力端
子１７の第３の電流経路をも通って外部負荷に電流が流
れる。このようにＰチャネルトランジスタ１２ａによる
外部負荷に電流を流すタイミングの方がＰチャネルトラ
ンジスタ３１ａによる外部負荷に電流を流すタイミング
よりも早いため、外部負荷に大きな電流を流す場合であ
っても、その電流を分散してゆるやかに流すため、Ｖｄ
ｄのノードＦの電位の、急激な電流変化による変動が小
さくノイズが低減される。
‘Ｈ’レベルに変化すると、前述したようにＶｄｄ→Ｐ
チャネルトランジスタ１１ａ→出力端子１７の第１の電
流経路を通って外部負荷に電流が徐々に流れ、ノードＥ
の電位が‘Ｈ’レベル側にゆるやかに上昇する。すると
Ｎチャネルトランジスタ１３ｂ，３２ｂの抵抗が下が
り、ノードＢの‘Ｌ’レベルがＰチャネルトランジスタ
１２ａ，３１ａのゲートに伝達される。ここで、Ｐチャ
ネルトランジスタ１３ａ，Ｎチャネルトランジスタ１３
ｂのトランジスタサイズ（ゲート幅Ｗ）の方がＰチャネ
ルトランジスタ３２ａ，Ｎチャネルトランジスタ３２ｂ
のトランジスタサイズ（ゲート幅Ｗ）より大きくなって
おり、このためＮチャネルトランジスタ１３ｂのオン抵
抗の値の方がＮチャネルトランジスタ３２ｂのオン抵抗
の値よりも小さい。従って、先ずＰチャネルトランジス
タ１２ａがオン状態になり、前述した第２の電流経路を
通って外部負荷に電流が流れる。次にＰチャネルトラン
ジスタ３１ａがオン状態になり、その第２の電流経路に
加え、Ｖｄｄ→Ｐチャネルトランジスタ３１ａ→出力端
子１７の第３の電流経路をも通って外部負荷に電流が流
れる。このようにＰチャネルトランジスタ１２ａによる
外部負荷に電流を流すタイミングの方がＰチャネルトラ
ンジスタ３１ａによる外部負荷に電流を流すタイミング
よりも早いため、外部負荷に大きな電流を流す場合であ
っても、その電流を分散してゆるやかに流すため、Ｖｄ
ｄのノードＦの電位の、急激な電流変化による変動が小
さくノイズが低減される。
【００２１】
【発明の効果】以上説明したように、本発明の出力バッ
ファ回路によれば、電源系に発生するノイズが低減さ
れ、回路の誤動作が防止される。また出力信号のレベル
に応じて外部負荷の電流を制御するものであるため、電
源系に発生するノイズを抑えたまま、外部負荷の大きさ
に応じた速度で駆動できる。
ファ回路によれば、電源系に発生するノイズが低減さ
れ、回路の誤動作が防止される。また出力信号のレベル
に応じて外部負荷の電流を制御するものであるため、電
源系に発生するノイズを抑えたまま、外部負荷の大きさ
に応じた速度で駆動できる。
【図１】本発明の出力バッファ回路の第１実施例の回路
図である。
図である。
【図２】図１に示す出力バッファ回路の各部波形を示す
図である。
図である。
【図３】本発明の出力バッファ回路の第２実施例の回路
図である。
図である。
【図４】従来の出力バッファ回路を示す図である。
【図５】図４に示す出力バッファ回路が‘Ｌレベル’か
ら‘Ｈレベル’に変化するときの各部波形を示す図であ
る。
ら‘Ｈレベル’に変化するときの各部波形を示す図であ
る。
１０，３０ 出力バッファ回路 １１ａ，１２ａ，１３ａ，１４ａ，３１ａ，３２ａ，３
３ａ Ｐチャネルトランジスタ １１ｂ，１２ｂ，１３ｂ，１４ｂ，３１ｂ，３２ｂ，３
３ｂ Ｎチャネルトランジスタ １５ インバータ １６ 入力端子 １７ 出力端子
３ａ Ｐチャネルトランジスタ １１ｂ，１２ｂ，１３ｂ，１４ｂ，３１ｂ，３２ｂ，３
３ｂ Ｎチャネルトランジスタ １５ インバータ １６ 入力端子 １７ 出力端子
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平６−112800（ＪＰ，Ａ) 特開 平７−66711（ＪＰ，Ａ) 特開 平７−50562（ＪＰ，Ａ) 特開 平２−250425（ＪＰ，Ａ) 特開 平３−127511（ＪＰ，Ａ) 特開 昭60−224326（ＪＰ，Ａ) 特開 平２−134923（ＪＰ，Ａ) 特開 平３−189994（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H03K 17/00 H03K 19/00
Claims (2)
- 【請求項１】 入力端子と、 出力端子と、 前記入力端子に入力が接続されたインバータと、 電源と前記出力端子との間に配置されゲートが前記イン
バータの出力に接続された第１のＰチャネルトランジス
タと、 前記出力端子とグラウンドとの間に配置されゲートが前
記インバータの出力に接続された第１のＮチャネルトラ
ンジスタと、 電源と前記出力端子との間に配置された第２のＰチャネ
ルトランジスタと、 前記出力端子とグラウンドとの間に配置された第２のＮ
チャネルトランジスタと、 前記インバータの出力と前記第２のＰチャネルトランジ
スタのゲートとの間に配置され、ゲートが前記入力端子
に接続された第３のＰチャネルトランジスタと、 前記第３のＰチャネルトランジスタと並列に、前記イン
バータの出力と前記第２のＰチャネルトランジスタのゲ
ートとの間に配置され、ゲートが前記出力端子に接続さ
れた第３のＮチャネルトランジスタと、 前記インバータの出力と前記第２のＮチャネルトランジ
スタのゲートとの間に配置され、ゲートが前記入力端子
に接続された第４のＮチャネルトランジスタと、 前記第４のＮチャネルトランジスタと並列に、前記イン
バータの出力と前記第２のＮチャネルトランジスタのゲ
ートとの間に配置され、ゲートが前記出力端子に接続さ
れた第４のＰチャネルトランジスタとを有することを特
徴とする出力バッファ回路。 - 【請求項２】 前記第２のＰチャネルトランジスタが、
前記第１のＰチャネルトランジスタの電流駆動能力より
も大きい電流駆動能力を有するトランジスタであり、か
つ、前記第２のＮチャネルトランジスタが、前記第１の
Ｎチャネルトランジスタの電流駆動能力よりも大きい電
流駆動能力を有するトランジスタであることを特徴とす
る請求項１記載の出力バッファ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP07191595A JP3299071B2 (ja) | 1995-03-29 | 1995-03-29 | 出力バッファ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP07191595A JP3299071B2 (ja) | 1995-03-29 | 1995-03-29 | 出力バッファ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08274606A JPH08274606A (ja) | 1996-10-18 |
| JP3299071B2 true JP3299071B2 (ja) | 2002-07-08 |
Family
ID=13474319
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP07191595A Expired - Lifetime JP3299071B2 (ja) | 1995-03-29 | 1995-03-29 | 出力バッファ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3299071B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4286041B2 (ja) | 2002-07-15 | 2009-06-24 | 株式会社ルネサステクノロジ | 半導体装置 |
| US8138819B2 (en) | 2008-07-18 | 2012-03-20 | Denso Corporation | Driving transistor control circuit |
| JP4748190B2 (ja) * | 2008-07-18 | 2011-08-17 | 株式会社デンソー | 駆動トランジスタ制御回路 |
-
1995
- 1995-03-29 JP JP07191595A patent/JP3299071B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH08274606A (ja) | 1996-10-18 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
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