JP4748190B2 - 駆動トランジスタ制御回路 - Google Patents

Description

本発明は、電源とグランドとの間に、負荷と直列に接続される駆動トランジスタのオンオフを制御する駆動トランジスタ制御回路に関する。

負荷に駆動トランジスタ（出力ドライバ）を介して直流電流を供給することで駆動する装置においては、負荷に流れる電流の変化によりスイッチングノイズが発生する。このようなノイズの発生を抑制する対策としては、簡易的には駆動トランジスタのゲートに挿入する抵抗素子の抵抗値を大きくし、ゲート容量とのＣＲ時定数によりゲート信号波形を鈍らせることが行われている。しかしながら、ゲート信号レベルがＦＥＴの閾値電圧Ｖｔを超えると通電電流が急激に増加するため、高調波ノイズに対する抑制効果は不十分であることが否めない。

このようなノイズ対策に関する従来技術として、例えば特許文献１には、ＣＭＯＳ構成の信号出力部において電源−グランド間に貫通電流が流れるのを防止するため、ＰＭＯＳ側、ＮＭＯＳ側にそれぞれ複数のＦＥＴを多重的に接続し、各ＦＥＴが遮断状態に切り替わる場合はタイミングずれをなくし、導通状態に切り替わる場合はタイミングずれが生じるようにした構成が開示されている。この構成によれば、貫通電流の発生は防止できるとしても、各ＦＥＴのゲート電圧がＶｔ付近で変化する場合の電流変化は大きいため、ノイズ抑制効果は小さい。

また、特許文献２には、信号出力用のＰＭＯＳＦＥＴを複数並列に接続し、それらの各ゲートに対して個別にレベルシフト回路を配置し、更に複数の遅延回路により複数のＦＥＴのオンタイミングを変えることで、スイッチングノイズの発生を抑制する構成が開示されている。
特開平９−８６３９号公報 特開平１１−１３６１０８号公報

しかしながら、特許文献２に開示されている構成は、特許文献１にも増して複雑で回路規模が大きくなっている。
本発明は上記事情に鑑みてなされたものであり、その目的は、より簡単な構成でスイッチングノイズの発生を抑制できる駆動トランジスタ制御回路を提供することにある。

請求項１記載の駆動トランジスタ制御回路によれば、主駆動トランジスタに対して並列に、小サイズの副駆動トランジスタを接続する。そして、導通制御手段は、主駆動トランジスタをオンさせる場合は副駆動トランジスタを先にオンさせ、主駆動トランジスタをオフさせる場合は副駆動トランジスタを後にオフにさせるように制御する。
したがって、主駆動トランジスタのターンオン時には小サイズでオン抵抗が高い副駆動トランジスタが先行してオンになり、最初は負荷に僅かな電流が流れた後に主駆動トランジスタがオンする。この過程では、主駆動トランジスタのみでスイッチングを行う場合に比較して、電流が変化する度合いが小さくなる。一方、主駆動トランジスタのターンオフ時には主駆動トランジスタがオフしてから副駆動トランジスタがオフするので、副駆動トランジスタを並列に接続することでターンオフ時の電流変化が増大することも回避できる。これらの作用によりスイッチングノイズの発生を抑制することが可能となる。

この場合、主駆動トランジスタのオン制御指令が与えられると、導通制御手段の第１制御トランジスタがオンすることで副駆動トランジスタがオンになる。その際に、第１抵抗素子の抵抗値と副駆動トランジスタの制御端子に付帯する容量との時定数により、副駆動トランジスタのターンオンは緩和される。そして、主駆動トランジスタの制御端子には、オン電位が第２抵抗素子を介して伝達されるので、第２抵抗素子の抵抗値と主駆動トランジスタの制御端子に付帯する容量との時定数により、主駆動トランジスタのターンオンが緩和される。その結果、副駆動トランジスタがオンした後に主駆動トランジスタがオンするようになる。
一方、主駆動トランジスタのオフ制御指令が与えられると、第２制御トランジスタがオンすることで主駆動トランジスタが最初にオフになり、副駆動トランジスタの制御端子には、オフ電位が第３抵抗素子及び第２抵抗素子を介して伝達される。したがって、それらの時定数分だけ遅れて副駆動トランジスタがオフするようになる。

請求項２記載の駆動トランジスタ制御回路によれば、導通制御手段の第３制御トランジスタは、主駆動トランジスタの制御指令に応じて第２制御トランジスタと排他的にオンオフ制御され、オン制御指令に応じて第１制御トランジスタの制御端子にオン電位を付与する。したがって、第２制御トランジスタと第３制御トランジスタとを、制御指令の正転信号，反転信号により排他制御することで、第１制御トランジスタを第２制御トランジスタと連動させて制御できるので、導通制御手段を簡単に構成することができる。

（第１実施例）
以下、本発明の第１実施例について図１を参照して説明する。電源＋Ｂとグランドとの間には、負荷１と例えばＬＤ（Laterally Defused）ＭＯＳで構成されるＮチャネルＦＥＴ２（主駆動トランジスタ）との直列回路が接続されている。ＦＥＴ２は、パワーＭＯＳＦＥＴであり、サイズ（ゲート幅，ゲート長等）が大きなトランジスタとして構成されている。そして、ＦＥＴ２に対して並列にＮチャネルＭＯＳＦＥＴ３（副駆動トランジスタ）が接続されているが、このＦＥＴ３は、ＦＥＴ２に比較してサイズが小さくオン抵抗が高いトランジスタとなるように構成されている。

ＦＥＴ３のゲート（制御端子）は、抵抗素子４（第１抵抗素子）及びＰチャネルＭＯＳＦＥＴ５（第１制御トランジスタ）を介して電源＋Ｂに接続されていると共に、抵抗素子６（第２抵抗素子）を介してＦＥＴ２のゲートに接続されている。そのＦＥＴ２のゲートは、更に抵抗素子７（第３抵抗素子）及びＮチャネルＭＯＳＦＥＴ８（第２制御トランジスタ）を介してグランドに接続されている。

ＦＥＴ８のゲートには、外部からＦＥＴ２の制御指令ＩＮが与えられている。また、制御指令ＩＮは、ＮＯＴゲート９を介してＮチャネルＭＯＳＦＥＴ１０（第３制御トランジスタ）のゲートに接続されている。ＦＥＴ１０のソースはグランドに接続され、ドレインは抵抗素子１１を介してＦＥＴ５のゲートに接続されている。そのＦＥＴ５のゲートは、抵抗素子１２を介して電源＋Ｂ及び自身のソースに接続されている。
尚、以上の構成において、負荷１及びＦＥＴ２を除いたものが駆動トランジスタ制御回路１３を構成しており、駆動トランジスタ制御回路１３よりＦＥＴ３を除いたものが導通制御回路１４（導通制御手段）を構成している。

次に、本実施例の作用について説明する。
＜ＦＥＴ２のターンオン時の動作＞
制御指令ＩＮがロウレベルを示すと、ＦＥＴ２のオン制御指令となる。この場合、ＦＥＴ８がオフ，ＦＥＴ１０がオンになり、ＦＥＴ５のゲート電位が電圧＋Ｂより低下してＦＥＴ５がオンする。すると、ＦＥＴ３のゲートには、電圧＋Ｂが抵抗素子４を介して印加されるので、抵抗素子４の抵抗値Ｒ１とＦＥＴ３のゲート容量との時定数に応じてゲート電位が緩やかに上昇し、ＦＥＴ３が最初にオンする。それにより負荷２には、高オン抵抗のＦＥＴ３を介して電流が僅かに通電される。

そして、ＦＥＴ２のゲートには、電圧＋Ｂが更に抵抗素子６を介して伝達されるので、抵抗素子６の抵抗値とＦＥＴ２のゲート容量との時定数によりＦＥＴ２のターンオンが緩和される。したがって、ＦＥＴ３がオンした後にＦＥＴ２がオンするようになり、負荷２の通電電流量は増加する。以上のプロセスにおいて、ＦＥＴ２のターンオン時に負荷２に通電される電流の変化量は、ＦＥＴ２が単独でターンオンする場合に比較して小さくなる。

＜ＦＥＴ２のターンオフ時の動作＞
制御指令ＩＮがハイレベルを示すと、ＦＥＴ２のオフ制御指令となる。この場合、ＦＥＴ８がオン，ＦＥＴ１０がオフになり、ＦＥＴ５がオフ，ＦＥＴ８がオンする。すると、ＦＥＴ３のゲートは、抵抗素子７を介してグランドに接続されるので、抵抗素子７の抵抗値Ｒ３とＦＥＴ２のゲート容量との時定数に応じてゲート電位が緩やかに下降し、ＦＥＴ２が最初にオフする。

そして、ＦＥＴ３のゲートには、グランド電位が更に抵抗素子６を介して伝達されるので、抵抗素子６の抵抗値及びＦＥＴ３のゲート容量も加えた時定数でゲート電位が低下して、ＦＥＴ３のターンオンが緩和される。したがって、ＦＥＴ２がオフした後にＦＥＴ３がオフして、負荷２の通電は遮断される。尚、各抵抗素子４，６，７，１１の抵抗値は、各ＦＥＴ２，３，５のゲート容量に応じた時定数を考慮して選択する。

以上のように本実施例によれば、ＦＥＴ２に対して並列に、小サイズで高オン抵抗のＦＥＴ３を接続し、導通制御回路１４を、ＦＥＴ２をオンさせる場合はＦＥＴ３を先にオンさせ、ＦＥＴ２をオフさせる場合にはＦＥＴ３を後にオフにさせるように構成した。したがって、ＦＥＴ２のターンオン時にはＦＥＴ３が先行してオンになり、最初は負荷２に僅かな電流が流れた後にＦＥＴ２がオンするので、ＦＥＴ２のみでスイッチングを行う場合に比較して電流変化の度合いを緩和することができる。一方、ＦＥＴ２のターンオフ時にはＦＥＴ２がオフしてからＦＥＴ３がオフするので、ＦＥＴ３を並列に接続することでターンオフ時の電流変化が増大することも回避できる。これによりスイッチングノイズの発生を抑制することが可能となる。

また、導通制御回路１４は、ＦＥＴ２のオン制御指令が与えられると、ＦＥＴ５がオンすることでＦＥＴ３をオンさせる場合に、抵抗素子４の抵抗値とＦＥＴ３のゲート容量との時定数でターンオンを緩和させ、更にＦＥＴ２のゲートには、電圧＋Ｂが抵抗素子６を介して伝達されるので、抵抗素子６の抵抗値とＦＥＴ２のゲート容量との時定数でＦＥＴ２のターンオンを緩和させて、ＦＥＴ３がオンした後にＦＥＴ２をオンさせる。一方、ＦＥＴ２のオフ制御指令が与えられると、ＦＥＴ８がオンしてＦＥＴ２が最初にオフになり、ＦＥＴ３のゲートにはグランド電位を抵抗素子７及び６を介して伝達させるので、それらの時定数分だけ遅れてＦＥＴ３をオフさせることができる。

加えて、ＦＥＴ１０を、ＦＥＴ２の制御指令に応じてＦＥＴ８と排他的にオンオフ制御することにより、オン制御指令に応じてＦＥＴ５のゲートにオン電位を付与するので、ＦＥＴ５をＦＥＴ８と連動させて制御でき、導通制御回路１４を簡単に構成することができる。

（第２実施例）
図２は本発明の第２実施例を示すものであり、第１実施例と同一部分には同一符号を付して説明を省略し、以下異なる部分について説明する。第２実施例は、第１実施例の駆動トランジスタ制御回路１３を４組用いることで、４つのＦＥＴ２によりＨブリッジ回路を構成し、負荷１に対する通電方向を制御可能とする構成を示す。但し、図２では、それらのうち片側の２つ：駆動トランジスタ制御回路１３Ｈ，１３Ｌだけ図示しており、ＦＥＴ２ＨのソースとＦＥＴ２Ｌのドレインとが負荷１の一方の端子に共通に接続されている。

すなわち、第１実施例に示した構成は、負荷１のグランド側にＦＥＴ２が配置されるロウサイド駆動方式であるが、駆動トランジスタ制御回路１３は、そのままハイサイド駆動方式にも適用可能となっている。但し、駆動トランジスタ制御回路１３ＨにおいてＦＥＴ５のソースに接続される電源は、電源＋Ｂを若干昇圧した電源＋Ｂ’となっており、駆動トランジスタ制御回路１３Ｌにおいて、ＦＥＴ５のソースに接続される電源は、電源＋Ｂとは別電源の＋Ｂ”となっている。

また、駆動トランジスタ制御回路１３Ｈ，１３Ｌに対しては、外部より独立した制御指令ＩＮＨ，ＩＮＬを与えるようになっている。
上記第２実施例のように構成すれば、負荷１の両側に構成される駆動トランジスタ制御回路１３Ｈ，１３Ｌにおいて、ＦＥＴ２Ｈ，２Ｌを排他的に、互いに逆となるようにオンさせれば、負荷１に対する通電を双方向に変化させることができ、その場合のスイッチングノイズの発生を抑制できる。

本発明は上記し且つ図面に記載した実施例にのみ限定されるものではなく、以下のような変形または拡張が可能である。
ＦＥＴ２，３を、ＰチャネルＭＯＳＦＥＴとしても良い。また、ＬＤＭＯＳ以外のＦＥＴでも良いし、ＦＥＴに限ることなく電圧制御型のトランジスタであれば良く、ＩＧＢＴ（Insulated Gate Bipolar Transistor）を用いても良い。
各制御用トランジスタについても、Ｎチャネル，Ｐチャネルを適宜置き換えても良く、また、これらに関してはバイポーラトランジスタで構成しても良い。
第２実施例の構成をＨブリッジ回路とせずとも、図２に示すように駆動トランジスタ制御回路１３Ｈ，１３Ｌのみを負荷１に接続し、ＦＥＴ２Ｈのみをオンして負荷１にソース電流を供給し、ＦＥＴ２Ｌのみをオンして負荷１よりシンク電流を引き出すような駆動回路を構成しても良い。

本発明の第１実施例であり、駆動トランジスタ制御回路の電気的構成を示す図 本発明の第２実施例を示す図１相当図

符号の説明

図面中、１は負荷、２はＮチャネルＦＥＴ（主駆動トランジスタ）、３はＮチャネルＭＯＳＦＥＴ（副駆動トランジスタ）、４は抵抗素子（第１抵抗素子）、５はＰチャネルＭＯＳＦＥＴ（第１制御トランジスタ）、６は抵抗素子（第２抵抗素子）、７は抵抗素子（第３抵抗素子）、８はＮチャネルＭＯＳＦＥＴ（第２制御トランジスタ）、１０はＮチャネルＭＯＳＦＥＴ（第３制御トランジスタ）、１３は駆動トランジスタ制御回路、１４は導通制御回路（導通制御手段）を示す。

Claims (2)

1. 電源とグランドとの間に、負荷と直列に接続される電圧制御型駆動トランジスタのオンオフを制御する駆動トランジスタ制御回路において、
   前記駆動トランジスタを主駆動トランジスタとした場合、前記主駆動トランジスタに並列に接続される当該トランジスタよりも小サイズの副駆動トランジスタと、
   前記主駆動トランジスタをオンさせる場合は前記副駆動トランジスタを先にオンさせ、前記主駆動トランジスタをオフさせる場合は前記副駆動トランジスタを後にオフにさせるように制御する導通制御手段とを備え、
   前記導通制御手段は、
   前記主駆動トランジスタのオン制御指令が与えられると、それに伴い前記副駆動トランジスタ及び前記主駆動トランジスタの制御端子にこれらのトランジスタをオンするための電位を付与する第１制御トランジスタと、
   前記主駆動トランジスタのオフ制御指令が与えられると、それに伴い前記主駆動トランジスタ及び前記副駆動トランジスタの制御端子に当該トランジスタをオフするための電位を付与する第２制御トランジスタと、
   前記第１制御トランジスタと前記副駆動トランジスタの制御端子との間に接続される第１抵抗素子と、
   前記副駆動トランジスタの制御端子と前記主駆動トランジスタの制御端子との間に接続される第２抵抗素子と、
   前記主駆動トランジスタの制御端子と前記第２制御トランジスタの前記副駆動トランジスタをオフするための電位を付与する出力端子との間に接続される第３抵抗素子とを備えることを特徴とする駆動トランジスタ制御回路。
2. 前記導通制御手段は、前記主駆動トランジスタの制御指令に応じて前記第２制御トランジスタと排他的にオンオフ制御され、前記オン制御指令に応じて前記第１制御トランジスタの制御端子に、当該トランジスタをオンするための電位を付与する第３制御トランジスタを備えることを特徴とする請求項１記載の駆動トランジスタ制御回路。

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