JP4888199B2

JP4888199B2 - 負荷駆動装置

Info

Publication number: JP4888199B2
Application number: JP2007100572A
Authority: JP
Inventors: 豊福田; 茂樹高橋
Original assignee: Denso Corp
Current assignee: Denso Corp
Priority date: 2007-04-06
Filing date: 2007-04-06
Publication date: 2012-02-29
Anticipated expiration: 2027-04-06
Also published as: JP2008259031A

Description

本発明は、駆動用スイッチング素子に制御信号を出力して誘導性負荷をスイッチング駆動する装置に関する。

特許文献１には、負荷をスイッチング駆動する電源装置や発光装置などにおいて、スイッチング損失とノイズとの双方を低減する技術が開示されている。この技術は、駆動用ＦＥＴのゲート側に抵抗素子やコンデンサ，ダイオードなどを組み合わせて、ＦＥＴをターンオンさせる場合のゲートの入力インピーダンスを制御するものである。
特開平１０−１６３８３８号公報

ところで、負荷が誘導性である場合には、スイッチング素子のターンオン時やターンオフ時においてリンギングが発生し、アンダーシュートやオーバーシュートにより電圧波形が大きく変化する。従って、ノイズを抑制するには、リンギングについても対策することが望ましい。
しかしながら、特許文献１のようにゲートの入力インピーダンスを制御しても、リンギングの発生を直接制御することは困難である。即ち、負荷のインダクタンスが変化すればそれに応じたインピーダンス制御が必要となるため、結果として間接的な制御にしかならず、リンギングの発生を効果的に抑制することができないという問題がある。

本発明は上記事情に鑑みてなされたものであり、その目的は、リンギングの発生をより効果的に抑制できる負荷駆動装置を提供することにある。

請求項１記載の負荷駆動装置によれば、電流制御手段は、誘導性負荷をスイッチング駆動するための駆動用スイッチング素子について、少なくともターンオン時及び／又はターンオフ時に、当該駆動用スイッチング素子を介して流れる電流の変化量を減少させるように制御するので、リンギングの発生を効果的に抑制することができる。

また、電流制御手段は、駆動用スイッチング素子に直列に接続される抵抗素子に並列接続される制御用スイッチング素子を、駆動用スイッチング素子と共通の制御信号に基づき、駆動用スイッチング素子と異なるタイミングで、少なくとも前記スイッチング素子のターンオン期間，ターンオフ期間に係るようにオンオフする。即ち、駆動用スイッチング素子がオンしている期間は、制御用スイッチング素子もオンしているので抵抗素子は短絡されている。そして、駆動用スイッチング素子がターンオフする場合、制御用スイッチング素子はタイミングが若干ずれてターンオフするので、駆動用スイッチング素子がターンオフする期間に抵抗素子が直列に接続されることでターンオフ時の電流変化量が減少する。従って、リンギングを抑制することができる。

請求項２記載の負荷駆動装置によれば、制御用スイッチング素子は、導通閾値電圧が駆動用スイッチング素子と異なるレベルに設定されるので、両素子におけるオンオフの僅かなタイミングずれを閾値レベルの差によって設定することができる。

請求項３記載の負荷駆動装置によれば、電流制御手段は、共通の制御信号を、制御用スイッチング素子に遅延させて与える遅延回路を備えるので、遅延回路により付与される遅延時間によって、駆動用スイッチング素子とのオンオフタイミングのずれを設定することができる。

（第１実施例）
以下、本発明の第１実施例について図１乃至図３を参照して説明する。図１は、負荷駆動装置の構成を示すものである。バッテリ（直流電源）１とグランドとの間には、コイル（誘導性負荷）２，ＮチャネルＭＯＳＦＥＴ３（Ｑ1，駆動用スイッチング素子），抵抗素子４（電流制御手段）の直列回路が接続されており、抵抗素子４に対しては、ＮチャネルＭＯＳＦＥＴ５（Ｑ２，制御用スイッチング素子，電流制御手段）が並列に接続されている。そして、ＦＥＴ３，５のゲートには、共有のゲート制御信号Ｖinが夫々抵抗素子６，７を介して与えられている。

ここで、ＦＥＴ３，５夫々の閾値電圧Ｖｔ（Ｑ１），Ｖｔ（Ｑ２）は、Ｖｔ（Ｑ１）＞Ｖｔ（Ｑ２）となるように設定されている。また、抵抗値の一例としては、抵抗素子４が０．数Ω〜数１００Ω程度，抵抗素子６，７が数１０Ω〜数ｋΩ程度である。以上において、バッテリ１とコイル２とを除いたものが負荷駆動装置８を構成している。

次に、本実施例の作用について図２及び図３も参照して説明する。図２は、ゲート制御信号Ｖinの変化に応じた各部の電圧，電流の変化を示すタイミングチャートである。ゲート制御信号ＶinがロウレベルでありＦＥＴ３及び５が何れもオフであれば、ＦＥＴ３のソースは抵抗素子４を介してグランド電位となっている。
この状態から、制御信号Ｖinがハイレベルに変化すると（ａ）、ＦＥＴ３，５のゲート電圧Ｖｇは、抵抗素子６，７の抵抗値やゲート容量などで決まる時定数に応じて、両者とも略同様のカーブで上昇する（ｂ）。そして、閾値電圧はＶｔ（Ｑ１）＞Ｖｔ（Ｑ２）であるから、先にＦＥＴ５がオンして抵抗素子４は短絡され、その後僅かな時間差でＦＥＴ３がオン（ターンオン）する（ｃ）。すると、ＦＥＴ３のドレイン電圧Ｖｄはバッテリ電圧ＶＢからグランドレベルに変化し、ドレイン電流Ｉｄが流れる（ｄ，ｅ）。

一方、制御信号Ｖinがハイレベルからロウレベルに変化すると、ＦＥＴ３，５のゲート電圧Ｖｇは下降するが、今度はＦＥＴ３が先にオフし（ターンオフ）、その後僅かな時間差でＦＥＴ５がオフする（ｃ）。すると、ドレイン電圧Ｖｄはグランドレベルからバッテリ電圧ＶＢに変化し、ドレイン電流Ｉｄは「０」になる（ｄ，ｅ）。この時、ＦＥＴ３がターンオフする場合のドレイン電流Ｉｄの変化（（ｅ）における波形の立下り）に応じてリンギングが発生する。即ち、コイル２等のインダクタンスをＬとすると−Ｌ（ｄｉ／ｄｔ）分に応じて電圧波形にオーバーシュートが生じる（この場合、ｉ＝Ｉｄ）。

図３は、ＦＥＴ３がターンオフする場合のドレイン電圧Ｖｄの変化であり、図２（ｄ）の一部を拡大して示すものである。抵抗素子４及びＦＥＴ５を設けない場合、破線で示すように、ＦＥＴ３のドレインにリンギングが顕著に発生する。また、図中に細い実線で示しているのは、ＦＥＴ３のゲートに挿入する抵抗素子の抵抗値を大きく設定した場合を想定したものである。この場合、リンギングを抑制することは可能であるが、ＦＥＴ３のターンオフ期間が長くなるためスイッチング損失が上昇するという問題がある。

これに対して本実施例では、ＦＥＴ３がターンオフを開始するのに続いて、僅かな時間差でＦＥＴ５がターンオフを開始するので、ＦＥＴ３がターンオフする期間内に、ＦＥＴ３のソースに抵抗素子４が接続されるため、その抵抗値によりターンオフ時における電流の変化量が減少する。その結果、図３に太い実線で示すように、リンギングの発生が抑制されオーバーシュートが発生しなくなっている。

以上のように本実施例によれば、負荷駆動装置８は、コイル２をスイッチング駆動するためのＦＥＴ３のターンオフ時に、ＦＥＴ３を介して流れるドレイン電流Ｉｄの変化量を減少させるように制御する。具体的には、ＦＥＴ３に直列に接続される抵抗素子４に並列接続されるＦＥＴ５を、ＦＥＴ３と共通の制御信号Ｖinに基づき、ＦＥＴ３と異なるタイミングでターンオフ期間に係るようにオフする。
従って、ＦＥＴ３がターンオフする期間に抵抗素子４が直列に接続されることでターンオフ時の電流変化量が減少するので、リンギングの発生を効果的に抑制することができる。そして、ＦＥＴ３，５の閾値電圧Ｖｔ（Ｑ１），Ｖｔ（Ｑ２）を異なるレベルに設定するので、両素子におけるオンオフの僅かなタイミングずれを閾値レベルの差によって設定することができる。

（第２実施例）
図４は本発明の第２実施例を示すものであり、第１実施例と同一部分には同一符号を付して説明を省略し、以下異なる部分について説明する。第２実施例の負荷駆動装置１１は、ＦＥＴ５に替えてＰチャネルＭＯＳＦＥＴ１２（制御用スイッチング素子，電流制御手段）が接続されており、制御信号Vｉｎの入力端子と抵抗素子７との間は、インバータゲート（遅延回路，電流制御手段）１３が挿入されている。

次に、第２実施例の作用について説明する。ゲート制御信号ＶinがロウレベルであればＦＥＴ３はオフであるから、ＦＥＴ１２のソースはグランド電位となっており、ＦＥＴ１２のゲート電位はハイレベルとなるのでＦＥＴ１２もオフしている。
この状態から制御信号Ｖinがハイレベルに変化すると、ＦＥＴ３が先にターンオンし、ＦＥＴ１２は、インバータゲート１３における信号入出力の伝搬遅延時間分だけ遅れてターンオンして抵抗素子４を短絡する。一方、制御信号Ｖinがハイレベルからロウレベルに変化すると、ＦＥＴ３が先にターンオフし、ＦＥＴ１２は、その後インバータゲート１３の伝搬遅延時間分だけ遅れてターンオフする。

尚、インバータゲート１３により付与される伝搬遅延時間だけでは、ターンオフ時間差が短すぎる場合には、インバータゲート１３の論理レベル反転閾値を調整すれば良い。即ち、インバータゲート１３の入力レベルがハイからロウに遷移する場合に、出力レベルがロウからハイに切り替わる閾値レベルがＦＥＴ３のターンオフ閾値よりも低くなるように設定する。

以上のように第２実施例によれば、負荷駆動装置１１は、抵抗素子４にＰチャネルＭＯＳＦＥＴ１２を並列に接続し、ＦＥＴ１２には、制御信号Ｖinをインバータゲート１３を介して出力するようにしたので、インバータゲート１３により付与される遅延時間によって、ＦＥＴ３とのターンオフタイミングのずれを設定することができる。

（第３実施例）
図５及び図６は本発明の第３実施例を示すものであり、第１実施例と異なる部分のみ説明する。第３実施例の負荷駆動装置２１では、ＦＥＴ３のドレインとゲート（導通制御端子）との間に、２つのツェナーダイオード２２及び２３（電圧制御手段）を直列に接続し、前記ゲートとグランドとの間に抵抗素子２４（電圧制御手段）を接続したものである。
斯様に構成すれば、例えば、ＦＥＴ５によるリンギングの抑制が不十分であったと仮定した場合、ＦＥＴ３のドレイン電位が上昇してツェナーダイオード２２及び２３のツェナー電圧を超えるとこれらが導通し、抵抗素子２４の端子電圧によりＦＥＴ３のゲート電位がハイレベルとなってＦＥＴ３が瞬間的にオンする（図６参照）。従って、リンギングを抑制することができる。

（第４実施例）
図７は本願発明の第４実施例を示すものであり、第３実施例と異なる部分のみ説明する。第４実施例の負荷駆動装置２５は、第３実施例の抵抗素子２４を、コンデンサ２６（電圧制御手段）に置き換えたものである。斯様に構成すれば、ツェナーダイオード２２及び２３が導通した場合に、ＦＥＴ３のゲート電位をより速く上昇させることができるので、ＦＥＴ３をより高い周波数で高速にスイッチングする場合でも、リンギングを十分に抑制することができる。

（第５実施例）
図８は本発明の第５実施例を示すものである。第５実施例の負荷駆動装置３１は、ＦＥＴ３に対して並列に、ＮチャネルＭＯＳＦＥＴ３２（制御用スイッチング素子，電流制御手段）を接続したものである。そして、ＦＥＴ３２のゲートには、制御信号Ｖin’を、バイアスレベル調整部３３（電流制御手段）を介して与えるようにする。制御信号Ｖin’は、制御信号Ｖinよりも若干速く立上り、若干遅れて立下がる信号である。そして、バイアスレベル調整部３３は、ＦＥＴ３２がオンした場合に流れるドレイン電流を、ＦＥＴ３の例えば０．０１％〜１０％程度にするように、ゲート電圧レベルを調整する。

次に、第５実施例の作用について説明する。ＦＥＴ３２は、制御信号Ｖin’が与えられることで、ＦＥＴ３よりも若干速いタイミングでターンオンすると共に、若干遅いタイミングでターンオフする。従って、ＦＥＴ３２は、ＦＥＴ３がターンオンしてからターンオフするまでの期間よりも僅かに長い期間オンしていることになり、その結果、ＦＥＴ３のターンオン時，ターンオフ時における電流の変化量は、ＦＥＴ３２側に分流する分だけ減少するので、それにより、リンギングを抑制することが可能となる。

本発明は上記し且つ図面に記載した実施例にのみ限定されるものではなく、以下のような変形または拡張が可能である。
第１実施例において、ＦＥＴ３，５の閾値Ｖｔ（Ｑ１），Ｖｔ（Ｑ２）の高低関係を逆に設定しても良い。
第２実施例のＦＥＴ１２をＮチャネルＭＯＳＦＥＴに替えて、インバータゲート１３に替えて、遅延回路としてバッファゲートを配置しても良い。また、Ｌ，Ｃ，Ｒの受動素子で構成される遅延回路を配置しても良い。
第３，第４実施例において、ツェナーダイオードは、１つでも、または３つ以上を直列に接続しても良い。
第３〜第５実施例において、リンギングの抑制を十分に図ることができれば抵抗素子４及びＦＥＴ５を削除しても良い。

第５実施例において、ＦＥＴ３２が流すドレイン電流が十分に小さい場合は、ＦＥＴ３２を常時オンさせても良い。
ロウサイド駆動方式に限ることなく、ハイサイド駆動方式に適用しても良く、必要に応じて、駆動用スイッチング素子にＰチャネルＭＯＳＦＥＴを使用すれば良い。
スイッチング素子は、集積化したＬＤ（Lateral Double diffusion）ＭＯＳＦＥＴで構成しても良い。また、ＤＭＯＳＩＧＢＴを使用しても良い。
集積化したＬＤＭＯＳを使用する場合、ツェナーダイオードはポリシリコンで形成し、抵抗素子は拡散抵抗や薄膜抵抗を用いることができる。
誘導性負荷としては、例えば、車両用のウインドウモータやランプ、その他のインダクタでも良い。

本発明の第１実施例であり、負荷駆動装置の構成を示す図ゲート制御信号Ｖinの変化に応じた各部の電圧，電流変化を示すタイミングチャート図２（ｄ）の一部を拡大して示す図本発明の第２実施例を示す図１相当図本発明の第３実施例を示す図１相当図図３相当図本発明の第４実施例を示す図１相当図本発明の第５実施例を示す図１相当図

符号の説明

図面中、１はバッテリ（直流電源）、２はコイル（誘導性負荷）、３はＮチャネルＭＯＳＦＥＴ（駆動用スイッチング素子）、４は抵抗素子（電流制御手段）、５はＮチャネルＭＯＳＦＥＴ（制御用スイッチング素子，電流制御手段）、８，１１は負荷駆動装置、１２はＰチャネルＭＯＳＦＥＴ（制御用スイッチング素子，電流制御手段）、１３はインバータゲート（遅延回路，電流制御手段）、２１は負荷駆動装置、２２及び２３はツェナーダイオード（電圧制御手段）、２４は抵抗素子（電圧制御手段）、２５は負荷駆動装置、２６はコンデンサ（電圧制御手段）、３１は負荷駆動装置、３２はＮチャネルＭＯＳＦＥＴ（制御用スイッチング素子，電流制御手段）、３３はバイアスレベル調整部（電流制御手段）を示す。

Claims

直流電源とグランドとの間に誘導性負荷と共に直列に接続される駆動用スイッチング素子に制御信号を出力することで、前記誘導性負荷をスイッチング駆動する負荷駆動装置において、
少なくとも、前記駆動用スイッチング素子のターンオン時及び／又はターンオフ時において、当該駆動用スイッチング素子を介して流れる電流の変化量を減少させるように制御する電流制御手段を備え、
前記電流制御手段は、
前記駆動用スイッチング素子に直列に接続される抵抗素子と、
この抵抗素子に並列に接続され、前記駆動用スイッチング素子と共通の制御信号が与えられ、前記駆動用スイッチング素子と異なるタイミングで、少なくとも前記スイッチング素子のターンオン期間，ターンオフ期間に係るようにオン，オフされる制御用スイッチング素子とで構成されることを特徴とする負荷駆動装置。
前記制御用スイッチング素子は、導通閾値電圧が前記駆動用スイッチング素子と異なるレベルに設定されていることを特徴とする請求項１記載の負荷駆動装置。
前記電流制御手段は、前記共通の制御信号を、前記制御用スイッチング素子に遅延させて与える遅延回路を備えることを特徴とする請求項１記載の負荷駆動装置。