JP7210928B2 - 高耐圧集積回路 - Google Patents

Description

本発明は高耐圧集積回路に関し、特にスイッチング電源装置のような電力変換装置のパワーデバイスを駆動するゲートドライバに用いられる高耐圧集積回路に関する。

電力変換装置では、たとえば、パワーデバイスを上アーム側および下アーム側に直列に接続したハーフブリッジ回路が用いられている。ここで、上アーム側のパワーデバイスおよび下アーム側のパワーデバイスは、それぞれ基準電位の異なるゲートドライバによって駆動される。特に、上アーム側のゲートドライバには高耐圧集積回路が用いられている。高耐圧集積回路では、上アーム側のパワーデバイスをオンまたはオフさせる信号は、下アーム側のパワーデバイスをオンまたはオフさせる信号のグランド電位とする共通電位を基準に生成されて入力されている。このため、高耐圧集積回路は、レベルシフト回路を備え、上アーム側のパワーデバイスをオンまたはオフさせる共通電位を基準にした信号をレベルシフトして使用している（たとえば、特許文献１参照）。ここで、この特許文献１に記載された高耐圧集積回路について説明する。

図４は従来の高耐圧集積回路の一構成例を示す回路図である。なお、以下の説明において、回路図における端子名とその端子における電圧、信号などは、同じ符号を用いることがある。

図４において、パワーデバイスＱＨ，ＱＬは、たとえば、スイッチング電源装置における電力変換用のハーフブリッジ回路を構成している。パワーデバイスＱＨ，ＱＬは、図示の例では、ＩＧＢＴ（Insulated Gate Bipolar Transistor）を用いている。パワーデバイスＱＨのコレクタ端子は、高圧電源の正極端子Ｖｄｃに接続され、パワーデバイスＱＨのエミッタ端子は、ハーフブリッジ回路の出力端子ＯＵＴおよびパワーデバイスＱＬのコレクタ端子に接続されている。パワーデバイスＱＬのエミッタ端子は、高圧電源の負極端子であるグランド電位の共通電位端子ＣＯＭに接続されている。

高耐圧集積回路１００は、パワーデバイスＱＨをオンする信号が入力される入力端子ＩＮ１と、パワーデバイスＱＨをオフする信号が入力される入力端子ＩＮ２と、ハイサイド用電源端子ＶＣＣ１と、ハイサイド基準電位端子ＶＳとを有している。

高耐圧集積回路１００は、Ｎチャネルの高耐圧トランジスタＨＶＮ１，ＨＶＮ２、電流負帰還抵抗Ｒｓｆ１，Ｒｓｆ２、レベルシフト抵抗Ｒｌｓ１，Ｒｌｓ２およびインバータ回路ＩＮＶ１，ＩＮＶ２を含むレベルシフト回路を有している。

このレベルシフト回路では、入力端子ＩＮ１が高耐圧トランジスタＨＶＮ１のゲート端子に接続され、入力端子ＩＮ２が高耐圧トランジスタＨＶＮ２のゲート端子に接続されている。高耐圧トランジスタＨＶＮ１のソース端子は、電流負帰還抵抗Ｒｓｆ１の一方の端子に接続され、電流負帰還抵抗Ｒｓｆ１の他方の端子は、共通電位端子ＣＯＭに接続されている。高耐圧トランジスタＨＶＮ２のソース端子は、電流負帰還抵抗Ｒｓｆ２の一方の端子に接続され、電流負帰還抵抗Ｒｓｆ２の他方の端子は、共通電位端子ＣＯＭに接続されている。高耐圧トランジスタＨＶＮ１のドレイン端子は、レベルシフト抵抗Ｒｌｓ１の一方の端子とインバータ回路ＩＮＶ１の入力端子とに接続され、レベルシフト抵抗Ｒｌｓ１の他方の端子は、ハイサイド用電源端子ＶＣＣ１に接続されている。高耐圧トランジスタＨＶＮ２のドレイン端子は、レベルシフト抵抗Ｒｌｓ２の一方の端子とインバータ回路ＩＮＶ２の入力端子とに接続され、レベルシフト抵抗Ｒｌｓ２の他方の端子は、ハイサイド用電源端子ＶＣＣ１に接続されている。

レベルシフト回路のインバータ回路ＩＮＶ１，ＩＮＶ２の出力端子は、ＲＳフリップフロップによって構成されたラッチ回路ＬＡＴのセット入力端子Ｓおよびリセット入力端子Ｒにそれぞれ接続されている。ラッチ回路ＬＡＴの出力端子Ｑは、ドライバ回路ＤＲＶの入力端子に接続され、ドライバ回路ＤＲＶの出力端子は、パワーデバイスＱＨのゲート端子に接続されている。ドライバ回路ＤＲＶは、ハイサイド用電源端子ＶＣＣ１およびハイサイド基準電位端子ＶＳに接続されている。ハイサイド用電源端子ＶＣＣ１は、ハイサイド用のフローティング電源Ｅ１の正極端子に接続され、このフローティング電源Ｅ１の負極端子は、ハイサイド基準電位端子ＶＳおよびハーフブリッジ回路の出力端子ＯＵＴに接続されている。

この高耐圧集積回路１００では、入力端子ＩＮ１にパワーデバイスＱＨをオンする信号が入力されると、高耐圧トランジスタＨＶＮ１がターンオンし、ドレイン電流が流れてレベルシフト抵抗Ｒｌｓ１に電圧降下が発生する。これにより、インバータ回路ＩＮＶ１の入力端子の電位が低下し、インバータ回路ＩＮＶ１は、ラッチ回路ＬＡＴのセット入力端子Ｓにセット信号を入力し、ラッチ回路ＬＡＴをセット状態にする。このとき、ラッチ回路ＬＡＴは、その出力端子Ｑに出力端子ＯＵＴのハイサイド基準電位に対してハイレベルの信号を出力し、ドライバ回路ＤＲＶは、パワーデバイスＱＨのゲート端子に、ハイサイド基準電位に対してハイレベルのゲート信号を出力する。これにより、パワーデバイスＱＨは、ターンオンされる。

一方、入力端子ＩＮ２にパワーデバイスＱＨをオフする信号が入力されると、高耐圧トランジスタＨＶＮ２がターンオンし、ドレイン電流が流れてレベルシフト抵抗Ｒｌｓ２に電圧降下が発生する。これにより、インバータ回路ＩＮＶ２の入力端子の電位が低下し、インバータ回路ＩＮＶ２は、ラッチ回路ＬＡＴのリセット入力端子Ｒにリセット信号を入力し、ラッチ回路ＬＡＴをリセット状態にする。このとき、ラッチ回路ＬＡＴは、その出力端子Ｑにハイサイド基準電位に対してローレベルの信号を出力し、ドライバ回路ＤＲＶは、パワーデバイスＱＨのゲート端子に、ハイサイド基準電位に対してローレベルのゲート信号を出力する。これにより、パワーデバイスＱＨは、ターンオフされる。

ここで、レベルシフト回路において、高耐圧トランジスタＨＶＮ１，ＨＶＮ２のソース端子と共通電位端子ＣＯＭとの間に、それぞれ電流負帰還抵抗Ｒｓｆ１，Ｒｓｆ２が挿入されている。この電流負帰還抵抗Ｒｓｆ１，Ｒｓｆ２は、高耐圧トランジスタＨＶＮ１，ＨＶＮ２の定電流化、発熱防止（損失改善）、レベルシフト信号の安定化などを目的としたものである。すなわち、高耐圧トランジスタＨＶＮ１，ＨＶＮ２がオンして電流負帰還抵抗Ｒｓｆ１，Ｒｓｆ２に電流が流れると、電流負帰還抵抗Ｒｓｆ１，Ｒｓｆ２に電圧降下が発生し、この電圧降下は、高耐圧トランジスタＨＶＮ１，ＨＶＮ２のゲート端子に負帰還される。これにより、高耐圧トランジスタＨＶＮ１，ＨＶＮ２を流れる電流は、ドレイン電圧を上げても一定のドレイン電流が流れるようになる。しかも、この定電流化されたドレイン電流は、電流負帰還抵抗Ｒｓｆ１，Ｒｓｆ２がない場合に比較して大きく低下しているため、損失が小さく、発熱が抑制されている。また、ドレイン電流が定電流化されているため、レベルシフト抵抗Ｒｌｓ１，Ｒｌｓ２によって生じる電圧降下が安定し、入力端子ＩＮ１，ＩＮ２に入力された信号を安定してラッチ回路ＬＡＴに伝達することができる。

また、高耐圧トランジスタのソース端子と共通電位端子との間に、定電流回路を挿入したレベルシフト回路も知られている（たとえば、特許文献２参照）。この特許文献２では、高耐圧トランジスタのソース端子にカレントミラー回路を接続し、高耐圧トランジスタのゲート端子とカレントミラー回路の電流入力端子とを接続してウィルソンカレントミラー回路にしている。これにより、高耐圧トランジスタのドレイン電流は、カレントミラー回路に注入する電流によって決定されるので、レベルシフト抵抗の電圧降下を適切に保って安定した信号の伝達を行うことができる。また、高耐圧トランジスタのドレイン電流は、カレントミラー回路に注入する電流を調整して小さな値に設定することができるので、高耐圧トランジスタは、消費電力が抑えられ、発熱量が削減される。

特開２００５－０５１８２１号公報（図５） 特開２０１１－０１５１３６号公報（図１）

上記の高耐圧集積回路には、電源ボード（プリント回路基板）の小型化の要請を受けてスイッチング周波数の高周波化が強く要求されており、具体的には、数十ｋＨｚないし１００ｋＨｚから数百ｋＨｚないし１ＧＨｚ程度まで高周波化することが求められている。高耐圧集積回路に内蔵されるレベルシフト回路の高耐圧トランジスタでは、特に、上アーム側のパワーデバイスがオン状態でリセット信号を入力する際、ドレイン電位が数百Ｖに持ち上がった状態でレベルシフト変換することになる。このとき、高耐圧トランジスタは、「ドレイン電流×ドレイン電圧×ゲートオン期間×スイッチング周波数」に比例して自己発熱し、大きな熱損失を伴う。特許文献１，２に記載の技術では、高耐圧トランジスタのソース端子と共通電位端子との間に抵抗またはカレントミラー回路を挿入しているが、これは、高耐圧トランジスタのドレイン電流を安定化させる役割をしているだけである。高耐圧トランジスタを高周波動作させた際の熱損失を抑えようとすると、ドレイン電流自体をさらに絞るか、ゲートオン期間を短くすることしかできない。さらに、ドレイン電流を絞ることは、高耐圧トランジスタの出力容量（Ｃｏｓｓ＝ドレイン・ソース間容量＋ゲート・ドレイン間容量）を放電する能力が低下することになるため、高耐圧トランジスタのターンオン・オフにおける入出力伝達遅延時間が増大してしまう。また、ゲートオン期間を短くすることは、レベルシフトされる信号がノイズなどで正しく伝達しなくなるなど伝達マージンを小さくしてしまう。よって、高耐圧集積回路の高周波化には、発熱と伝達遅延特性のトレードオフが存在し、その改善には高耐圧トランジスタの出力容量（Ｃｏｓｓ）を小さくするか、損失を小さくするなどのデバイス改良が必要である。

本発明はこのような点に鑑みてなされたものであり、高耐圧集積回路に内蔵している高耐圧トランジスタの発熱と伝達遅延特性とのトレードオフを改善した高耐圧集積回路を提供することを目的とする。

本発明では、上記の課題を解決するために、高耐圧集積回路が提供される。この高耐圧集積回路は、ハイサイドパワーデバイスを駆動するハイサイドドライバ回路と、セット信号を受けてハイサイドドライバ回路にハイサイドパワーデバイスをターンオンする信号を供給し、リセット信号を受けてハイサイドドライバ回路にハイサイドパワーデバイスをターンオフする信号を供給するハイサイドラッチ回路と、外部から入力されたセット信号およびリセット信号をハイサイドラッチ回路に伝達するレベルシフト回路と、ハイサイド基準電位またはハイサイド用電源の電位とするハイサイド電位を検出するハイサイド電位検出回路とを備えている。

レベルシフト回路は、外部から入力されたセット信号をハイサイドラッチ回路に伝達する第１の高耐圧トランジスタと、第１の高耐圧トランジスタと共通電位との間に配置された第１の抵抗と、外部から入力されたリセット信号をハイサイドラッチ回路に伝達する第２の高耐圧トランジスタと、第２の高耐圧トランジスタと共通電位との間に配置された第２の抵抗と、第２の抵抗に並列に接続されてハイサイド電位検出回路が高電位のハイサイド電位を検出したときターンオフされるスイッチング素子とを有している。

上記構成の高耐圧集積回路は、ハイサイド電位が高いとき、スイッチング素子をターンオフし、第２の抵抗の値を高くしてドレイン電流を少なくすることで、発熱と伝達遅延特性とのトレードオフを改善できるという利点がある。

第１の実施の形態に係る高耐圧集積回路の一構成例を示す回路図である。 高耐圧集積回路の要部波形を示す図である。 第２の実施の形態に係る高耐圧集積回路の一構成例を示す回路図である。 従来の高耐圧集積回路の一構成例を示す回路図である。

以下、添付図面を参照しながら、本発明を実施するための形態を詳細に説明する。なお、以下の説明において、回路図における端子名とその端子における電圧、信号などは、同じ符号を用いることがある。また、各実施の形態は、矛盾のない範囲で複数の実施の形態を部分的に組み合わせて実施することができる。

図１は第１の実施の形態に係る高耐圧集積回路の一構成例を示す回路図、図２は高耐圧集積回路の要部波形を示す図である。なお、図１において、図４に示した構成要素と同一の構成要素については、同一の符号で示している。

図１において、高耐圧集積回路１０は、スイッチング電源装置における電力変換用のハーフブリッジ回路を構成するパワーデバイスＱＨ，ＱＬのうち、上アーム側に配置されるパワーデバイスＱＨのオン・オフを制御するためのものである。なお、パワーデバイスＱＨ，ＱＬは、図示の例では、ＩＧＢＴを用いているが、ＮチャネルのパワーＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field-Effect Transistor）でもよい。

ハーフブリッジ回路において、パワーデバイスＱＨのコレクタ端子は、高圧電源の正極端子Ｖｄｃに接続され、パワーデバイスＱＨのエミッタ端子は、ハーフブリッジ回路の出力端子ＯＵＴおよびパワーデバイスＱＬのコレクタ端子に接続されている。パワーデバイスＱＬのエミッタ端子は、高圧電源の負極端子であるグランド電位の共通電位端子ＣＯＭに接続されている。

高耐圧集積回路１０は、パワーデバイスＱＨをオンする信号が入力される入力端子ＩＮ１と、パワーデバイスＱＨをオフする信号が入力される入力端子ＩＮ２と、ハイサイド用電源端子ＶＣＣ１と、ハイサイド基準電位端子ＶＳと、共通電位端子ＣＯＭとを有している。高耐圧集積回路１０は、また、電源端子ＶＣＣ２を有しているが、この電源端子ＶＣＣ２に与えられる電圧ＶＣＣ２は、高耐圧集積回路１０の外部または内部で生成された電圧とすることができる。

高耐圧集積回路１０は、グランド電位を基準として入力端子ＩＮ１，ＩＮ２に入力された信号をハイサイド基準電位を基準とした信号に変換するレベルシフト回路と、レベルシフトされた信号を保持するラッチ回路ＬＡＴと、ドライバ回路ＤＲＶとを有している。

レベルシフト回路は、ＮチャネルＭＯＳＦＥＴとするセット信号伝達用の高耐圧トランジスタＨＶＮ１（ＳＥＴ）と、ＮチャネルＭＯＳＦＥＴとするリセット信号伝達用の高耐圧トランジスタＨＶＮ２（ＲＳＴ）とを有している。高耐圧トランジスタＨＶＮ１のゲート端子は、入力端子ＩＮ１に接続され、高耐圧トランジスタＨＶＮ２のゲート端子は、入力端子ＩＮ２に接続されている。

高耐圧トランジスタＨＶＮ１のドレイン端子は、レベルシフト抵抗Ｒｌｓ１の一方の端子とインバータ回路ＩＮＶ１の入力端子とに接続され、レベルシフト抵抗Ｒｌｓ１の他方の端子は、ハイサイド用電源端子ＶＣＣ１に接続されている。レベルシフト抵抗Ｒｌｓ１の一方の端子は、また、ダイオードＤ１のアノード端子に接続され、レベルシフト抵抗Ｒｌｓ１の他方の端子は、ダイオードＤ１のカソード端子に接続されている。高耐圧トランジスタＨＶＮ２のドレイン端子は、レベルシフト抵抗Ｒｌｓ２の一方の端子とインバータ回路ＩＮＶ２の入力端子とに接続され、レベルシフト抵抗Ｒｌｓ２の他方の端子は、ハイサイド用電源端子ＶＣＣ１に接続されている。レベルシフト抵抗Ｒｌｓ２の一方の端子は、また、ダイオードＤ２のアノード端子に接続され、レベルシフト抵抗Ｒｌｓ２の他方の端子は、ダイオードＤ２のカソード端子に接続されている。

高耐圧トランジスタＨＶＮ１のソース端子は、電流負帰還抵抗Ｒｓｆ１の一方の端子に接続され、電流負帰還抵抗Ｒｓｆ１の他方の端子は、共通電位端子ＣＯＭに接続されている。電流負帰還抵抗Ｒｓｆ１の一方の端子は、また、ＮチャネルＭＯＳＦＥＴのスイッチング素子とするトランジスタＴｒ１のドレイン端子に接続され、電流負帰還抵抗Ｒｓｆ１の他方の端子は、トランジスタＴｒ１のソース端子に接続されている。高耐圧トランジスタＨＶＮ２のソース端子は、電流負帰還抵抗Ｒｓｆ２の一方の端子に接続され、電流負帰還抵抗Ｒｓｆ２の他方の端子は、共通電位端子ＣＯＭに接続されている。電流負帰還抵抗Ｒｓｆ２の一方の端子は、また、ＮチャネルＭＯＳＦＥＴのスイッチング素子とするトランジスタＴｒ２のドレイン端子に接続され、電流負帰還抵抗Ｒｓｆ２の他方の端子は、トランジスタＴｒ２のソース端子に接続されている。

レベルシフト回路は、また、ハイサイド用電源端子ＶＣＣ１と共通電位端子ＣＯＭとの間に設けられて、ハイサイド用電源端子ＶＣＣ１の電位を検出するハイサイド電位検出回路を備えている。このハイサイド電位検出回路は、直列接続された分圧抵抗Ｒ１，Ｒ２と、分圧抵抗Ｒ１に並列に接続されたダイオードＤ３と、ＮチャネルＭＯＳＦＥＴのスイッチング素子とするトランジスタＴｒ３と、抵抗Ｒ３とを有している。すなわち、分圧抵抗Ｒ１の一方の端子およびダイオードＤ３のアノード端子は、共通電位端子ＣＯＭに接続され、分圧抵抗Ｒ１の他方の端子およびダイオードＤ３のカソード端子は、分圧抵抗Ｒ２の一方の端子およびトランジスタＴｒ３のゲート端子に接続されている。分圧抵抗Ｒ２の他方の端子は、ハイサイド用電源端子ＶＣＣ１に接続されている。トランジスタＴｒ３のソース端子は、共通電位端子ＣＯＭに接続され、トランジスタＴｒ３のドレイン端子は、抵抗Ｒ３の一方の端子に接続され、抵抗Ｒ３の他方の端子は、電源端子ＶＣＣ２に接続されている。トランジスタＴｒ３のドレイン端子および抵抗Ｒ３の一方の端子の接続点は、ハイサイド電位検出回路の出力端子を構成し、トランジスタＴｒ１，Ｔｒ２のゲート端子に接続されている。

なお、分圧抵抗Ｒ１，Ｒ２は、高耐圧集積回路１０においてレベルシフト回路、ラッチ回路ＬＡＴおよびドライバ回路ＤＲＶの領域を囲むように形成された抵抗性フィールドプレート（ＲＦＰ： Resistive Field Plate）を利用している。この抵抗性フィールドプレートは、ハイサイド回路の高耐圧領域デバイスにおいて、高耐圧接合終端領域（ＨＶＪＴ：High Voltage Junction Termination）の電界を緩和するためのものである（たとえば、国際公開第２０１３／０６９４０８号参照）。

レベルシフト回路のインバータ回路ＩＮＶ１，ＩＮＶ２の出力端子は、ＲＳフリップフロップによって構成されたラッチ回路ＬＡＴのセット入力端子Ｓおよびリセット入力端子Ｒにそれぞれ接続されている。ラッチ回路ＬＡＴの出力端子Ｑは、ドライバ回路ＤＲＶの入力端子に接続され、ドライバ回路ＤＲＶの出力端子は、パワーデバイスＱＨのゲート端子に接続されている。

ドライバ回路ＤＲＶは、ハイサイド用電源端子ＶＣＣ１およびハイサイド基準電位端子ＶＳに接続されている。ハイサイド用電源端子ＶＣＣ１は、ハイサイド用のフローティング電源Ｅ１の正極端子に接続され、このフローティング電源Ｅ１の負極端子は、ハイサイド基準電位端子ＶＳおよびハーフブリッジ回路の出力端子ＯＵＴに接続されている。

ハイサイド基準電位端子ＶＳは、また、クランプダイオードＤ４，Ｄ５のアノード端子に接続されている。クランプダイオードＤ４のカソード端子は、高耐圧トランジスタＨＶＮ１のコレクタ端子に接続され、クランプダイオードＤ５のカソード端子は、高耐圧トランジスタＨＶＮ２のコレクタ端子に接続されている。

以上の構成によれば、まず、パワーデバイスＱＨ，ＱＬがオフの状態にあるとすると、このとき、図２に示したように、ハイサイド基準電位端子ＶＳに接続された出力端子ＯＵＴは、共通電位端子ＣＯＭの電位の０ボルト（Ｖ）にある。したがって、ハイサイド電位検出回路では、分圧抵抗Ｒ１，Ｒ２の接続点の電位（Ｒ１上の電位）は、０ＶであってトランジスタＴｒ３がオフ状態であるので、トランジスタＴｒ１，Ｔｒ２のゲート端子には、電源端子ＶＣＣ２の電位に等しい電位が印加されている。このため、トランジスタＴｒ１，Ｔｒ２は、ともにオン状態にあり、高耐圧トランジスタＨＶＮ１，ＨＶＮ２のソース端子に接続された電流負帰還抵抗Ｒｓｆ１，Ｒｓｆ２は、それぞれ実質的に短絡状態にある。正しくは、トランジスタＴｒ１，Ｔｒ２のオン抵抗と電流負帰還抵抗Ｒｓｆ１，Ｒｓｆ２とを並列に接続した合成抵抗が高耐圧トランジスタＨＶＮ１，ＨＶＮ２のソース抵抗となる。

ここで、時刻ｔ０にて、入力端子ＩＮ１にパワーデバイスＱＨをオンする信号が入力されると、高耐圧トランジスタＨＶＮ１がターンオンし、高耐圧トランジスタＨＶＮ１には、ドレイン電流Ｉｄｓ１が流れる。このとき、高耐圧トランジスタＨＶＮ１のソース端子は、実質的に共通電位端子ＣＯＭに接続されているので、大きなドレイン電流Ｉｄｓ１が流れるが、ドレイン端子の電圧が低いので、高耐圧トランジスタＨＶＮ１で消費される熱損失は、小さい。ドレイン電流Ｉｄｓ１が流れることにより、レベルシフト抵抗Ｒｌｓ１に電圧降下が発生し、インバータ回路ＩＮＶ１の入力端子の電位が低下する。インバータ回路ＩＮＶ１は、ラッチ回路ＬＡＴのセット入力端子Ｓにハイレベルのセット信号を入力し、ラッチ回路ＬＡＴをセット状態にする。ラッチ回路ＬＡＴがセット状態になると、その出力端子Ｑにハイサイド基準電位に対してハイレベルの信号を出力し、ドライバ回路ＤＲＶは、パワーデバイスＱＨのゲート端子に、ハイサイド基準電位に対してハイレベルのゲート信号を出力する。これにより、パワーデバイスＱＨは、ターンオンされ、出力端子ＯＵＴおよびハイサイド基準電位端子ＶＳは、高圧電源の正極端子Ｖｄｃの電圧Ｖｄｃになる。このとき、たとえば、電圧Ｖｄｃを６００Ｖ、フローティング電源Ｅ１の電圧Ｅ１を１５Ｖとすると、共通電位端子ＣＯＭに対して出力端子ＯＵＴおよびハイサイド基準電位端子ＶＳの電圧は、６００Ｖ、ハイサイド用電源端子ＶＣＣ１の電圧ＶＣＣ１は、６１５Ｖとなる。

ハイサイド用電源端子ＶＣＣ１の電圧ＶＣＣ１が高電圧になると、ハイサイド電位検出回路では、分圧抵抗Ｒ１，Ｒ２の接続点の電位（Ｒ１上の電位）は、上昇してトランジスタＴｒ３のゲート端子にハイレベルのゲート電圧が印加される。これにより、トランジスタＴｒ３は、オン状態になり、トランジスタＴｒ１，Ｔｒ２は、オフ状態になって、高耐圧トランジスタＨＶＮ１，ＨＶＮ２のソース端子に電流負帰還抵抗Ｒｓｆ１，Ｒｓｆ２が接続された状態となる。

次に、時刻ｔ１にて、入力端子ＩＮ２にパワーデバイスＱＨをオフする信号が入力されると、高耐圧トランジスタＨＶＮ２がターンオンし、高耐圧トランジスタＨＶＮ２には、ドレイン電流Ｉｄｓ２が流れる。これにより、レベルシフト抵抗Ｒｌｓ２に電圧降下が発生し、インバータ回路ＩＮＶ２の入力端子の電位が低下する。インバータ回路ＩＮＶ２は、ラッチ回路ＬＡＴのリセット入力端子Ｒにハイレベルのリセット信号を入力し、ラッチ回路ＬＡＴをリセット状態にする。ラッチ回路ＬＡＴがリセット状態になると、その出力端子Ｑにハイサイド基準電位に対してローレベルの信号を出力し、ドライバ回路ＤＲＶは、パワーデバイスＱＨのゲート端子に、ハイサイド基準電位に対してローレベルのゲート信号を出力する。これにより、パワーデバイスＱＨは、ターンオフされ、出力端子ＯＵＴおよびハイサイド基準電位端子ＶＳは、共通電位端子ＣＯＭの電位まで低下する。

高耐圧トランジスタＨＶＮ２がターンオンしたとき、高耐圧トランジスタＨＶＮ２のソース端子には、電流負帰還抵抗Ｒｓｆ２が接続されていてドレイン電流Ｉｄｓ２が絞られる。このため、高耐圧トランジスタＨＶＮ２での発熱量、特に、高耐圧トランジスタＨＶＮ２が高周波スイッチングするときの発熱量は、小さいので、スイッチング周波数の高周波化が可能になる。

ここで、ドレイン電流Ｉｄｓ２が絞られることで、高耐圧トランジスタＨＶＮ２の出力容量Ｃｏｓｓに充電されている電荷を放電する時間が長くなり、リセット信号をラッチ回路ＬＡＴに伝達するのに遅延が発生する懸念がある。しかし、このとき、高耐圧トランジスタＨＶＮ２の出力容量Ｃｏｓｓを構成する寄生ダイオードの接合容量が大幅に小さくなっている。高耐圧トランジスタＨＶＮ２は、そのドレイン端子に高電圧が印加されており、その分、高耐圧トランジスタＨＶＮ２の寄生ダイオードのｐｎ接合部の空乏化が進んでいる（空乏層幅が十分広くなっている）ためである。出力容量Ｃｏｓｓが大幅に小さくなっているため、出力容量Ｃｏｓｓの放電時間を短くすることができる。すなわち、高耐圧トランジスタＨＶＮ２のソース端子に接続される抵抗値を高くしてドレイン電流Ｉｄｓ２を減らしても、リセット信号の伝達遅延時間に影響を与えることはない。

なお、この高耐圧集積回路１０では、リセット信号が入力されたときの高耐圧トランジスタＨＶＮ２の発熱量を抑制するが、セット信号が入力されたときの高耐圧トランジスタＨＶＮ１の発熱量の抑制には寄与しない。このため、電流負帰還抵抗Ｒｓｆ１に並列に接続されたトランジスタＴｒ１は、発熱量の抑制という観点からは不要である。しかし、セット側のレベルシフト部およびリセット側のレベルシフト部は、一般に、それぞれの寄生容量成分を等しくしてセットおよびリセット時の動作が同じになるようにすることが行われている。これは、セット側およびリセット側の寄生容量成分に差があると、セット信号およびリセット信号の伝達条件が異なるため、誤動作してしまう場合があるからである。

また、ハーフブリッジ回路を構成するパワーデバイスＱＨ，ＱＬが、たとえば、電流共振型スイッチング電源装置のように電流共振回路を駆動するような構成では、セット信号を入力するときの出力端子ＯＵＴの電位が必ずしも低電位でない場合がある。したがって、このような用途での高耐圧集積回路１０は、セット側のレベルシフト部およびリセット側のレベルシフト部は、同じ構成であることが必要である。

図３は第２の実施の形態に係る高耐圧集積回路の一構成例を示す回路図である。なお、この図３において、図１に示した構成要素と同一の構成要素については、同一の符号で示している。

この第２の実施の形態に係る高耐圧集積回路２０は、第１の実施の形態に係る高耐圧集積回路１０と比較して、ハイサイド電位検出回路と、このハイサイド電位検出回路の検出対象とが相違している。すなわち、ハイサイド電位検出回路は、直列接続された分圧抵抗Ｒ１，Ｒ２と、分圧抵抗Ｒ１に並列に接続されたダイオードＤ３と、比較器ＣＯＭＰと、基準電圧源Ｖｒｅｆとを有している。

ハイサイド電位検出回路は、分圧抵抗Ｒ２の他方の端子をハイサイド基準電位端子ＶＳに接続して、ハイサイド基準電位端子ＶＳの電位の変化を検出するようにしている。これは、ハイサイド基準電位端子ＶＳの電位がハイサイド用電源端子ＶＣＣ１の電圧ＶＣＣ１からフローティング電源Ｅ１の電圧Ｅ１を差し引いた電位に常に等しいことによる。分圧抵抗Ｒ１，Ｒ２の共通の接続点は、比較器ＣＯＭＰの反転入力端子に接続され、比較器ＣＯＭＰの非反転入力端子には、基準電圧源Ｖｒｅｆの正極端子が接続され、基準電圧源Ｖｒｅｆの負極端子は、共通電位端子ＣＯＭに接続されている。比較器ＣＯＭＰの出力端子は、トランジスタＴｒ１，Ｔｒ２のゲート端子に接続されている。

この高耐圧集積回路２０によれば、ハイサイド電位検出回路は、ハイサイド基準電位端子ＶＳの電位を分圧し、分圧した電位を比較器ＣＯＭＰによって基準電圧源Ｖｒｅｆと比較する。ハイサイド基準電位端子ＶＳの電位が低いとき、比較器ＣＯＭＰには、基準電圧源Ｖｒｅｆより低い電位が入力されるので、比較器ＣＯＭＰは、ハイレベルの信号を出力する。これにより、トランジスタＴｒ１，Ｔｒ２は、ターンオンされ、電流負帰還抵抗Ｒｓｆ１，Ｒｓｆ２は、それぞれ実質的に短絡状態となる。このとき、入力端子ＩＮ１にパワーデバイスＱＨをオンする信号が入力されると、高耐圧トランジスタＨＶＮ１がターンオンし、高耐圧トランジスタＨＶＮ１には、ドレイン電流Ｉｄｓ１が流れる。このドレイン電流Ｉｄｓ１は、大きいが、ドレイン端子の電圧が低いので、高耐圧トランジスタＨＶＮ１で消費される熱損失は、小さい。

一方、ハイサイド基準電位端子ＶＳの電位が高くなり、分圧抵抗Ｒ１，Ｒ２で分圧された電位が基準電圧源Ｖｒｅｆを越えると、比較器ＣＯＭＰは、ローレベルの信号を出力する。これにより、トランジスタＴｒ１，Ｔｒ２は、ターンオフされ、高耐圧トランジスタＨＶＮ１，ＨＶＮ２のソース端子に接続された合成抵抗は、電流負帰還抵抗Ｒｓｆ１，Ｒｓｆ２だけとなる。このとき、入力端子ＩＮ２にパワーデバイスＱＨをオフする信号が入力されると、高耐圧トランジスタＨＶＮ２がターンオンし、高耐圧トランジスタＨＶＮ２には、ドレイン電流Ｉｄｓ２が流れる。このドレイン電流Ｉｄｓ２は、電流負帰還抵抗Ｒｓｆ２によって絞られるため、高耐圧トランジスタＨＶＮ２で消費される熱損失は、小さい。このとき、高耐圧トランジスタＨＶＮ２は、そのドレイン端子に高い電圧が掛かっていることで高耐圧トランジスタＨＶＮ２の出力容量Ｃｏｓｓが小さく、出力容量Ｃｏｓｓに蓄積された電荷の放電時間が短いため、リセット信号の伝達遅延時間が長くなることはない。このため、この高耐圧集積回路２０は、スイッチング周波数の高周波化に対応することができる。

以上の第２の実施の形態では、ハイサイド電位は、ハイサイド基準電位端子ＶＳの電位を検出しているが、第１の実施の形態のように、ハイサイド電位は、ハイサイド用電源端子ＶＣＣ１の電位を検出してもよい。同様に、第１の実施の形態において、第２の実施の形態のように、ハイサイド電位は、ハイサイド基準電位端子ＶＳの電位を検出してもよい。また、高耐圧集積回路１０，２０は、ハイサイドのパワーデバイスＱＨの制御に関する回路のみを示したが、ローサイドのパワーデバイスＱＬを駆動するドライブ回路を備えていてもよい。

１０，２０ 高耐圧集積回路
ＣＯＭ 共通電位端子
ＣＯＭＰ 比較器
Ｄ１，Ｄ２，Ｄ３ ダイオード
Ｄ４，Ｄ５ クランプダイオード
ＤＲＶ ドライバ回路
Ｅ１ フローティング電源
ＨＶＮ１，ＨＶＮ２ 高耐圧トランジスタ
ＩＮ１，ＩＮ２ 入力端子
ＩＮＶ１，ＩＮＶ２ インバータ回路
ＬＡＴ ラッチ回路
ＯＵＴ 出力端子
ＱＨ，ＱＬ パワーデバイス
Ｒ１，Ｒ２ 分圧抵抗
Ｒ３ 抵抗
Ｒｌｓ１，Ｒｌｓ２ レベルシフト抵抗
Ｒｓｆ１，Ｒｓｆ２ 電流負帰還抵抗
Ｔｒ１，Ｔｒ２，Ｔｒ３ トランジスタ
ＶＣＣ１ ハイサイド用電源端子
ＶＣＣ２ 電源端子
ＶＳ ハイサイド基準電位端子
Ｖｄｃ 高圧電源の正極端子
Ｖｒｅｆ 基準電圧源

Claims (8)

1. ハイサイドパワーデバイスを駆動するハイサイドドライバ回路と、
   セット信号を受けて前記ハイサイドドライバ回路に前記ハイサイドパワーデバイスをターンオンする信号を供給し、リセット信号を受けて前記ハイサイドドライバ回路に前記ハイサイドパワーデバイスをターンオフする信号を供給するハイサイドラッチ回路と、
   外部から入力された前記セット信号および前記リセット信号を前記ハイサイドラッチ回路に伝達するレベルシフト回路と、
   ハイサイド基準電位またはハイサイド用電源の電位とするハイサイド電位を検出するハイサイド電位検出回路と、
   を備え、
   前記レベルシフト回路は、外部から入力された前記セット信号を前記ハイサイドラッチ回路に伝達する第１の高耐圧トランジスタと、前記第１の高耐圧トランジスタと共通電位との間に配置された第１の抵抗と、外部から入力された前記リセット信号を前記ハイサイドラッチ回路に伝達する第２の高耐圧トランジスタと、前記第２の高耐圧トランジスタと前記共通電位との間に配置された第２の抵抗と、前記第２の抵抗に並列に接続されて前記ハイサイド電位検出回路が高電位の前記ハイサイド電位を検出したときターンオフされるスイッチング素子とを有している、高耐圧集積回路。
2. 前記レベルシフト回路は、前記第１の抵抗に並列に接続されて前記ハイサイド電位検出回路が高電位の前記ハイサイド電位を検出したときターンオフされる別のスイッチング素子を有している、請求項１記載の高耐圧集積回路。
3. 前記ハイサイド電位検出回路は、ハイサイド基準電位またはハイサイド用電源と前記共通電位との間に配置された直列接続の第１の分圧抵抗および第２の分圧抵抗と、前記第１の分圧抵抗と前記第２の分圧抵抗との接続点の電位に応じて前記スイッチング素子および前記別のスイッチング素子をターンオンまたはターンオフする信号を出力するさらに別のスイッチング素子とを有している、請求項２記載の高耐圧集積回路。
4. 前記ハイサイド電位検出回路は、ハイサイド基準電位またはハイサイド用電源と前記共通電位との間に配置された直列接続の第１の分圧抵抗および第２の分圧抵抗と、前記第１の分圧抵抗と前記第２の分圧抵抗との接続点の電位に応じて前記スイッチング素子および前記別のスイッチング素子をターンオンまたはターンオフする信号を出力する比較器とを有している、請求項２記載の高耐圧集積回路。
5. 前記第１の分圧抵抗および前記第２の分圧抵抗は、前記レベルシフト回路、前記ハイサイドラッチ回路および前記ハイサイドドライバ回路の領域を囲むように形成された抵抗性フィールドプレートであり、前記抵抗性フィールドプレートの一端を前記ハイサイド電位に接続し、他端を前記共通電位に接続し、中間の分岐点を前記ハイサイド電位の検出出力とした、請求項３または４に記載の高耐圧集積回路。
6. 前記スイッチング素子は、前記ハイサイド電位検出回路が低電位の前記ハイサイド電位を検出したときターンオンされる、請求項１記載の高耐圧集積回路。
7. 前記別のスイッチング素子は、前記ハイサイド電位検出回路が低電位の前記ハイサイド電位を検出したときターンオンされる、請求項２記載の高耐圧集積回路。
8. 前記スイッチング素子がターンオフしている状態のときに、前記レベルシフト回路は前記リセット信号を受信し前記ハイサイドラッチ回路に伝達する、請求項１記載の高耐圧集積回路。

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