JP2022144130A - ハイサイドトランジスタの駆動回路、スイッチング回路、ｄｃ／ｄｃコンバータのコントローラ - Google Patents

ハイサイドトランジスタの駆動回路、スイッチング回路、ｄｃ／ｄｃコンバータのコントローラ Download PDF

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Abstract

【課題】消費電力を削減した駆動回路を提供する。【解決手段】パルス発生器４１０は、入力信号ＨＩＮの第１エッジ、第２エッジそれぞれに応答して一定時間、ハイとなる第１パルスＳｐ１、第２パルスＳｐ２を生成する。オープンドレイン回路４２０は、第１パルスＳｐ１、第２パルスＳｐ２それぞれに応答して、第１出力ノードＯＵＴ１、第２出力ノードＯＵＴ２がローとなる。第１カレントミラー回路４３０は、オープンドレイン回路４２０の第１出力ノードＯＵＴ１に流れる第１電流Ｉ１を折り返す。第２カレントミラー回路４３２は、オープンドレイン回路４２０の第２出力ノードＯＵＴ２に流れる第２電流Ｉ２を折り返す。第１ラッチ回路４４０は、第１カレントミラー回路４３０の出力である第３電流Ｉ３と、第２カレントミラー回路４３２の出力である第４電流Ｉ４に応答して状態遷移する。【選択図】図２

Description

本開示は、ハイサイドトランジスタの駆動回路に関する。
ＤＣ／ＤＣコンバータ、電力変換装置やモータ駆動回路などのさまざまなアプリケーションにおいて、パワートランジスタおよびその駆動回路（ゲート駆動回路）を含むスイッチング回路が用いられる。
図１は、スイッチング回路の回路図である。スイッチング回路１００Ｒは、ハイサイドトランジスタＭＨ、ローサイドトランジスタＭＬ、ハイサイド駆動回路２００Ｒ、ローサイド駆動回路１１０を備える。
ハイサイドトランジスタＭＨは、入力端子（あるいは入力ライン）ＩＮとスイッチング端子（あるいはスイッチングライン）ＶＳの間に設けられ、ローサイドトランジスタＭＬは、スイッチング端子ＶＳと接地端子ＧＮＤの間に設けられる。ハイサイド駆動回路２００Ｒは、制御入力ＨＩＮに応じて、ハイサイドトランジスタＭＨを駆動し、ローサイド駆動回路１１０は制御入力ＬＩＮに応じてローサイドトランジスタＭＬを駆動する。
ハイサイドトランジスタＭＨがオン、ローサイドトランジスタＭＬがオフのとき、スイッチング端子ＶＳには入力電圧ＶＩＮが発生し、ハイサイドトランジスタＭＨがオフ、ローサイドトランジスタＭＬがオンのとき、スイッチング端子ＶＳには接地電圧ＶＧＮＤ（０Ｖ）が発生する。ハイサイドトランジスタＭＨおよびローサイドトランジスタＭＬが両方オフの期間、スイッチング端子ＶＳはハイインピーダンスとなる。スイッチング回路１００Ｒは、この３状態を切り替えることで、図示しない負荷に電力を供給する。
ハイサイドトランジスタＭＨとして、Ｎ型（Ｎチャンネル）が用いられる場合がある。ハイサイドトランジスタＭＨをターンオンさせ、オン状態を維持するためには、そのゲートソース間に、ＦＥＴのゲートしきい値ＶＧＳ（ｔｈ）を超える電圧を印加する必要がある。ハイサイドトランジスタＭＨがオンのとき、スイッチングラインＶＳの電圧ＶＳ、すなわちハイサイドトランジスタＭＨのソース電圧は、入力電圧ＶＩＮと実質的に等しいから、ハイサイドトランジスタＭＨのオンを維持するためには、ハイサイドトランジスタＭＨのゲートに、ＶＩＮ＋ＶＧＳ（ｔｈ）より高いゲート信号を印加する必要がある。
入力電圧ＶＩＮよりも高いゲート信号を発生するために、ブートストラップ回路が設けられる。ブートストラップ回路は、ブートストラップキャパシタＣ１および整流素子Ｄ１を含む。ブートストラップキャパシタＣ１は、ブートストラップ端子（あるいはブートストラップライン）ＶＢと、スイッチング端子ＶＳの間に設けられる。ブートストラップ端子ＶＢには、整流素子Ｄ１を介して直流電圧ＶＲＥＧ（＞ＶＧＳ（ｔｈ））が印加される。ブートストラップラインＶＢは、ハイサイドの電源ラインとなり、スイッチングラインＶＳは、ハイサイドの接地ライン（基準電位）となる。
スイッチング電圧ＶＳがロー（０Ｖ）のとき、キャパシタＣ１は、整流素子Ｄ１を介して充電され、その両端間電圧は、ΔＶ＝ＶＲＥＧ－Ｖｆとなる。Ｖｆは整流素子Ｄ１の電圧降下である。スイッチング電圧ＶＳが上昇すると、ブートストラップ端子ＶＢの電圧ＶＢは、ＶＢ＝ＶＳ＋ΔＶを維持しながら上昇する。ブートストラップ回路により、ＶＢ端子とＶＳ端子間の電位差が、ΔＶに保たれる。
ハイサイド駆動回路２００Ｒは、バッファ（ドライバ）２１０およびレベルシフト回路２２０を備える。バッファ２１０の上側電源端子には電圧ＶＢが供給され、その下側電源端子には電圧ＶＳが供給される。バッファ２１０は、ＶＢをハイ、ＶＳをローとするゲート電圧をハイサイドトランジスタＭＨのゲートに供給する。
レベルシフト回路２２０は、ロジックレベル（ＶＤＤ－０Ｖ）の２値の制御信号ＨＩＮを、ＶＢ－ＶＳの２値の中間信号ＬＶＳＦＴＯＵＴに変換する。
特開２０１２－７０３３３号公報 特開２０２０－０８８８４２号公報
ハイサイド電源ラインの電圧が、数十Ｖあるいは数百Ｖとなるアプリケーションでは、わずかな電流でも、大きな消費電力となる。したがって駆動回路では、定常電流を極力削減することが望まれる。
本開示は係る課題に鑑みてなされたものであり、そのある態様の例示的な目的のひとつは、消費電力を削減した駆動回路の提供にある。
本開示のある態様は、ＮチャンネルまたはＮＰＮ型のハイサイドトランジスタの駆動回路に関する。駆動回路は、入力信号を、ハイサイド電源ラインの電圧をハイレベル、ハイサイド接地ラインの電圧をローレベルとする信号にレベルシフトするレベルシフト回路と、レベルシフト回路の出力に応じて、ハイサイドトランジスタを駆動するバッファと、を備える。レベルシフト回路は、入力信号の第１エッジに応答して一定時間、ハイとなる第１パルスと、入力信号の第２エッジに応答して一定時間、ハイになる第２パルスを生成するパルス発生器と、第１パルスに応答して、第１出力ノードがローとなり、第２パルスに応答して、第２出力ノードがローとなる、オープンドレイン回路と、その入力ノードが、オープンドレイン回路の第１出力ノードと接続されており、オープンドレイン回路の第１出力ノードに流れる第１電流を折り返す第１カレントミラー回路と、その入力ノードが、オープンドレイン回路の第２出力ノードと接続されており、オープンドレイン回路の第２出力ノードに流れる第２電流を折り返す第２カレントミラー回路と、第１カレントミラー回路の出力である第３電流と、第２カレントミラー回路の出力である第４電流に応答して状態遷移する第１ラッチ回路と、を備える。
本開示の別の態様もまた、駆動回路である。この駆動回路は、入力信号の第１エッジに応答して一定時間、ハイとなる第１パルスと、入力信号の第２エッジに応答して一定時間、ハイになる第２パルスを生成するパルス発生器と、そのゲートに第１パルスを受ける高耐圧素子である第１トランジスタと、そのゲートに第２パルスを受ける高耐圧素子である第２トランジスタと、第１トランジスタのソースと接地間に設けられ、そのゲートが定電圧でバイアスされる第３トランジスタと、第２トランジスタのソースと接地間に設けられ、そのゲートが定電圧でバイアスされる第４トランジスタと、ハイサイド電源ラインと接続され、その入力ノードが、第１トランジスタのドレインと接続される第１カレントミラー回路と、ハイサイド電源ラインと接続され、その入力ノードが、第２トランジスタのドレインと接続される第２カレントミラー回路と、ハイサイド電源ラインとハイサイド接地ラインの間に設けられ、その入力ノードが第１カレントミラー回路の出力ノードと接続される第１インバータと、ハイサイド電源ラインとハイサイド接地ラインの間に設けられ、その入力ノードが第２カレントミラー回路の出力ノードおよび第１インバータの出力ノードと接続され、その出力ノードが第１インバータの入力ノードと接続されている、第２インバータと、を備える。
なお、以上の構成要素を任意に組み合わせたもの、本開示の構成要素や表現を、方法、装置、システムなどの間で相互に置換したものもまた、本開示の態様として有効である。
本開示のある態様によれば、ハイサイドトランジスタの駆動回路における高耐圧素子の個数を減らすことができる。
図１は、スイッチング回路の回路図である。 図２は、実施形態１に係るスイッチング回路の回路図である。 図３は、図２のスイッチング回路の動作波形図である。 図４は、図２のスイッチング回路の構成例を示す回路図である。 図５は、実施形態２に係るレベルシフト回路の回路図である。 図６は、実施形態３に係るスイッチング回路の回路図である。 図７は、図６のレベルシフト回路の具体的な構成例を示す回路図である。 図８は、ＤＣ／ＤＣコンバータのコントローラの回路図である。 図９は、駆動回路を備えるインバータ装置の回路図である。
（実施形態の概要）
本開示のいくつかの例示的な実施形態の概要を説明する。この概要は、後述する詳細な説明の前置きとして、実施形態の基本的な理解を目的として、１つまたは複数の実施形態のいくつかの概念を簡略化して説明するものであり、発明あるいは開示の広さを限定するものではない。またこの概要は、考えられるすべての実施形態の包括的な概要ではなく、実施形態の欠くべからざる構成要素を限定するものではない。便宜上、「一実施形態」は、本明細書に開示するひとつの実施形態（実施例や変形例）または複数の実施形態（実施例や変形例）を指すものとして用いる場合がある。
一実施形態に係る駆動回路は、ＮチャンネルまたはＮＰＮ型のハイサイドトランジスタを駆動対象としており、この駆動回路は、入力信号を、ハイサイド電源ラインの電圧をハイレベル、ハイサイド接地ラインの電圧をローレベルとする信号にレベルシフトするレベルシフト回路と、レベルシフト回路の出力に応じて、ハイサイドトランジスタを駆動するバッファと、を備える。レベルシフト回路は、入力信号の第１エッジに応答して一定時間、ハイとなる第１パルスと、入力信号の第２エッジに応答して一定時間、ハイになる第２パルスを生成するパルス発生器と、第１パルスに応答して、第１出力ノードがローとなり、第２パルスに応答して、第２出力ノードがローとなる、オープンドレイン回路と、その入力ノードが、オープンドレイン回路の第１出力ノードと接続されており、オープンドレイン回路の第１出力ノードに流れる第１電流を折り返す第１カレントミラー回路と、その入力ノードが、オープンドレイン回路の第２出力ノードと接続されており、オープンドレイン回路の第２出力ノードに流れる第２電流を折り返す第２カレントミラー回路と、第１カレントミラー回路の出力である第３電流と、第２カレントミラー回路の出力である第４電流に応答して状態遷移する第１ラッチ回路と、を備える。
この構成では、入力信号のエッジにもとづいてパルス信号を生成し、パルス信号にもとづいてラッチの状態を遷移させるため、定常的な電流が流れず、消費電流を削減できる。
一実施形態において、オープンドレイン回路は、そのゲートに第１パルスを受け、そのドレインが第１出力ノードと接続される、高耐圧素子である第１トランジスタと、そのゲートに第２パルスを受け、そのドレインが第２出力ノードと接続される、高耐圧素子である第２トランジスタと、を含んでもよい。この構成では、第１トランジスタと第２トランジスタの２個が高耐圧素子となり、残りは低耐圧素子でよいため、チップ面積を小さくできる。
一実施形態において、オープンドレイン回路は、第１トランジスタのソースと接地間に設けられ、そのゲートが定電圧でバイアスされる第３トランジスタと、第２トランジスタのソースと接地間に設けられ、そのゲートが定電圧でバイアスされる第４トランジスタと、をさらに含んでもよい。この構成では、第３トランジスタおよび第４トランジスタのサイズに応じて、第１電流および第２電流の電流量、ひいては第３電流および第４電流の電流量を規定することができる。言い換えると、第１ラッチ回路を確実に状態遷移させることが可能な範囲で、極力、第１電流および第２電流を小さく設計することができ、回路電流を削減できる。
一実施形態において、第１ラッチ回路は、クロスカップルされた第１インバータおよび第２インバータを含んでもよい。第３トランジスタおよび第４トランジスタは、第１インバータおよび第２インバータそれぞれのローサイドトランジスタと同じか、それより大きいサイズを有してもよい。これにより、第１ラッチ回路を確実に状態遷移させることができる。
一実施形態において、駆動回路は、ハイサイド電源ラインの電圧の上昇に応答して、第１トランジスタのドレインに第１補助電流を供給し、第２トランジスタのドレインに第２補助電流を供給する補助回路をさらに備えてもよい。これにより、ハイサイド電源ラインが上昇する際に誘起される第３電流、第４電流を減小させることができ、第１ラッチ回路の誤動作を防止できる。
一実施形態において、補助回路は、容量素子と、容量素子とハイサイド電源ラインの間に設けられたインピーダンス回路と、を含み、インピーダンス回路の電圧降下に応じて、第１補助電流および第２補助電流を生成してもよい。容量素子によって、ハイサイド電源ラインの電圧の上昇を検出することができる。
一実施形態において、容量素子は、第１トランジスタおよび第２トランジスタと同型の高耐圧素子であって、ゲートソース間が接続された第５トランジスタを含んでもよい。第１トランジスタおよび第２トランジスタの寄生容量のレプリカである第５トランジスタの寄生容量を利用することで、第１トランジスタおよび第２トランジスタのドレイン電圧の変動の遅れに応じた補助電流を生成することができる。
一実施形態において、補助回路は、ハイサイド電源ラインと第１トランジスタのドレインの間に設けられ、そのゲートソース間にインピーダンス回路の電圧降下を受ける第６トランジスタと、ハイサイド電源ラインと第２トランジスタのドレインの間に設けられ、そのゲートソース間にインピーダンス回路の電圧降下を受ける第７トランジスタと、をさらに含んでもよい。
一実施形態において、駆動回路は、第１ラッチ回路の出力をラッチする第２ラッチ回路をさらに含んでもよい。
一実施形態において、第２ラッチ回路は、第１ラッチ回路の第１出力を受ける第３インバータと、第１ラッチ回路の第２出力を受ける第４インバータと、第３インバータとハイサイド接地ラインの間に設けられ、そのゲートは第４インバータの出力ノードと接続される第８トランジスタと、第４インバータとハイサイド接地ラインの間に設けられ、そのゲートは第３インバータの出力ノードと接続される第９トランジスタと、を含んでもよい。
一実施形態に係る駆動回路は、ＮチャンネルまたはＮＰＮ型のハイサイドトランジスタを駆動対象とする。この駆動回路は、入力信号の第１エッジに応答して一定時間、ハイとなる第１パルスと、入力信号の第２エッジに応答して一定時間、ハイになる第２パルスを生成するパルス発生器と、そのゲートに第１パルスを受ける高耐圧素子である第１トランジスタと、そのゲートに第２パルスを受ける高耐圧素子である第２トランジスタと、第１トランジスタのソースと接地間に設けられ、そのゲートが定電圧でバイアスされる第３トランジスタと、第２トランジスタのソースと接地間に設けられ、そのゲートが定電圧でバイアスされる第４トランジスタと、ハイサイド電源ラインと接続され、その入力ノードが、第１トランジスタのドレインと接続される第１カレントミラー回路と、ハイサイド電源ラインと接続され、その入力ノードが、第２トランジスタのドレインと接続される第２カレントミラー回路と、ハイサイド電源ラインとハイサイド接地ラインの間に設けられ、その入力ノードが第１カレントミラー回路の出力ノードと接続される第１インバータと、ハイサイド電源ラインとハイサイド接地ラインの間に設けられ、その入力ノードが第２カレントミラー回路の出力ノードおよび第１インバータの出力ノードと接続され、その出力ノードが第１インバータの入力ノードと接続されている、第２インバータと、を備える。
一実施形態において、駆動回路は、そのゲートおよびソースが接地されている高耐圧素子である第５トランジスタと、第５トランジスタのドレインとハイサイド電源ラインの間に設けられるインピーダンス素子と、ハイサイド電源ラインと第１トランジスタのドレインの間に設けられ、そのゲートにインピーダンス素子の低電位側のノードが接続される第６トランジスタと、ハイサイド電源ラインと第２トランジスタのドレインの間に設けられ、そのゲートにインピーダンス素子の低電位側のノードが接続される第７トランジスタと、を含んでもよい。
一実施形態において、駆動回路は、ひとつの半導体基板に一体集積化されてもよい。「一体集積化」とは、回路の構成要素のすべてが半導体基板上に形成される場合や、回路の主要構成要素が一体集積化される場合が含まれ、回路定数の調節用に一部の抵抗やキャパシタなどが半導体基板の外部に設けられていてもよい。回路を１つのチップ上に集積化することにより、回路面積を削減することができるとともに、回路素子の特性を均一に保つことができる。
（実施形態）
以下、実施形態について、図面を参照しながら説明する。各図面に示される同一または同等の構成要素、部材、処理には、同一の符号を付するものとし、適宜重複した説明は省略する。また、実施形態は、発明を限定するものではなく例示であって、実施形態に記述されるすべての特徴やその組み合わせは、必ずしも発明の本質的なものであるとは限らない。
本明細書において、「部材Ａが、部材Ｂと接続された状態」とは、部材Ａと部材Ｂが物理的に直接的に接続される場合のほか、部材Ａと部材Ｂが、それらの電気的な接続状態に実質的な影響を及ぼさない、あるいはそれらの結合により奏される機能や効果を損なわせない、その他の部材を介して間接的に接続される場合も含む。
同様に、「部材Ｃが、部材Ａと部材Ｂの間に設けられた状態」とは、部材Ａと部材Ｃ、あるいは部材Ｂと部材Ｃが直接的に接続される場合のほか、それらの電気的な接続状態に実質的な影響を及ぼさない、あるいはそれらの結合により奏される機能や効果を損なわせない、その他の部材を介して間接的に接続される場合も含む。
また、「信号Ａ（電圧、電流）が信号Ｂ（電圧、電流）に応じている」とは、信号Ａが信号Ｂと相関を有することを意味し、具体的には、（i）信号Ａが信号Ｂである場合、（ii）信号Ａが信号Ｂに比例する場合、（iii）信号Ａが信号Ｂをレベルシフトして得られる場合、（iv）信号Ａが信号Ｂを増幅して得られる場合、（v）信号Ａが信号Ｂを反転して得られる場合、（vi）あるいはそれらの任意の組み合わせ、等を意味する。「応じて」の範囲は、信号Ａ、Ｂの種類、用途に応じて定まることが当業者には理解される。
（実施形態１）
図２は、実施形態１に係るスイッチング回路１００の回路図である。スイッチング回路１００は、入力（ＶＩＮ）ピン、ブートストラップ（ＶＢ）ピン、スイッチング（ＶＳ）ピン、接地（ＧＮＤ）ピンを備える。以下の説明では、ピンを、端子やラインとも称する。
スイッチング回路１００は、ハイサイドトランジスタＭＨ、ローサイドトランジスタＭＬ、ハイサイド駆動回路３００およびローサイド駆動回路１１０を備え、それらが半導体チップに集積化されたＩＣ（Integrated Circuit）である。
ハイサイドトランジスタＭＨは、ＮチャンネルまたはＮＰＮ型であり、ＶＩＮピンとＶＳピンの間に設けられる。ローサイドトランジスタＭＬは、ハイサイドトランジスタＭＨと同型であり、ＶＳピンとＧＮＤピンの間に設けられる。図１と同様に、スイッチング回路１００はいわゆるブートストラップ回路によって、ハイサイド電源ライン（ブートストラップライン）ＶＢに入力電圧ＶＩＮよりも高いハイレベル電圧（ＶＢ）を生成する。ブートストラップラインＶＢには、図示しないレギュレータ回路によって生成される内部電圧ＶＲＥＧが、ダイオードＤ１を介して印加される。外部の電源から適切な電圧レベルに安定化された直流電圧が供給される場合、レギュレータ回路は省略される。
ローサイド駆動回路１１０は、制御信号ＬＩＮにもとづいてローサイドトランジスタＭＬを駆動する。
ハイサイド駆動回路３００は、制御信号ＨＩＮにもとづいて、ハイサイドトランジスタＭＨを駆動する。ハイサイド駆動回路（以下、単に駆動回路ともいう）３００は、バッファ（ドライバ）３１０およびレベルシフト回路４００を備える。
レベルシフト回路４００は、ＧＮＤピンの電圧をロー、電源電圧ＶＣＣをハイとするロジックレベルの入力信号ＨＩＮを、ブートストラップラインＶＢの電圧ＶＢをハイ、スイッチングラインＶＳの電圧ＶＳをローとする中間信号ＬＶＳＦＴＯＵＴに変換する。バッファ３１０は、レベルシフト回路４００の出力ＬＶＳＦＴＯＵＴに応じて、ハイサイドトランジスタＭＨを駆動する。
レベルシフト回路４００は、パルス発生器４１０、オープンドレイン回路４２０、第１カレントミラー回路４３０、第２カレントミラー回路４３２、第１ラッチ回路４４０、出力回路４５０を備える。
パルス発生器４１０は、入力信号ＨＩＮの第１エッジ（たとえばポジティブエッジ）に応答して一定時間、ハイとなる第１パルスＳｐ１と、入力信号ＨＩＮの第２エッジ（たとえばネガティブエッジ）に応答して一定時間、ハイになる第２パルスＳｐ２を生成する。
オープンドレイン回路４２０は、第１出力ノードＯＵＴ１、第２出力ノードＯＵＴ２を有する。オープンドレイン回路４２０は、第１パルスＳｐ１のアサート（ハイ）に応答して、第１出力ノードＯＵＴ１にローレベルを発生し、第２パルスＳｐ２のアサート（ハイ）に応答して、第２出力ノードＯＵＴ２にローレベルを発生する。
第１カレントミラー回路４３０および第２カレントミラー回路４３２は、ブートストラップラインＶＢと接続される。第１カレントミラー回路４３０の入力ノードＩＮは、オープンドレイン回路４２０の第１出力ノードＯＵＴ１と接続されており、第１カレントミラー回路４３０は、オープンドレイン回路４２０の第１出力ノードＯＵＴ１に流れる第１電流Ｉ１を折り返す。第１カレントミラー回路４３０の出力電流を第３電流Ｉ３という。
第２カレントミラー回路４３２の入力ノードＩＮは、オープンドレイン回路４２０の第２出力ノードＯＵＴ２と接続されており、第２カレントミラー回路４３２は、オープンドレイン回路４２０の第２出力ノードＯＵＴ２に流れる第２電流Ｉ２を折り返す。第２カレントミラー回路４３２の出力電流を第４電流Ｉ４という。
第１ラッチ回路４４０は、ブートストラップラインＶＢおよびスイッチングラインＶＳの間に設けられる。第１ラッチ回路４４０は、第１カレントミラー回路４３０からの第３電流Ｉ３と、第２カレントミラー回路４３２からの第４電流Ｉ４に応答して状態遷移する。具体的には、第１ラッチ回路４４０は、第３電流Ｉ３が供給されると、第１状態（Ｑ＝Ｈ）に遷移し、第４電流Ｉ４が供給されると、第２状態（Ｑ＝Ｌ）に遷移する。
レベルシフト回路４００は、第１ラッチ回路４４０の状態に応じた信号ＬＶＳＦＴＯＵＴを出力する。第１ラッチ回路４４０の後段には、フリップフロップやバッファなどを含む出力回路４５０を設けてもよい。バッファ３１０の入力インピーダンスが十分に高い場合には、出力回路４５０は省略してもよい。
以上がスイッチング回路１００の構成である。続いてその動作を説明する。図３は、図２のスイッチング回路１００の動作波形図である。
時刻ｔ０より前において、入力信号ＨＩＮはローであり、第１ラッチ回路４４０は第２状態（Ｑ＝Ｌ）、レベルシフト回路４００の出力ＬＶＳＦＴＯＵＴもロー（＝ＶＳ）である。
時刻ｔ０に、入力信号ＨＩＮがハイに遷移すると、パルス発生器４１０は、所定時間τの間、ハイレベルとなる第１パルスＳｐ１を出力する。この第１パルスＳｐ１に応答して、オープンドレイン回路４２０の第１出力ノードＯＵＴ１に第１電流Ｉ１が流れ、それが第１カレントミラー回路４３０によって折り返され、第３電流Ｉ３が第１ラッチ回路４４０に入力される。これにより、第１ラッチ回路４４０は、第１状態（Ｑ＝Ｈ）に遷移する。その結果、レベルシフト回路４００の出力ＬＶＳＦＴＯＵＴもハイに遷移する。
時刻ｔ１に、入力信号ＨＩＮがローに遷移すると、パルス発生器４１０は、所定時間τの間、ハイレベルとなる第２パルスＳｐ２を出力する。この第２パルスＳｐ２に応答して、オープンドレイン回路４２０の第２出力ノードＯＵＴ２に第２電流Ｉ２が流れ、それが第２カレントミラー回路４３２によって折り返され、第４電流Ｉ４が第１ラッチ回路４４０に入力される。これにより、第１ラッチ回路４４０は、第２状態（Ｑ＝Ｌ）に遷移する。その結果、レベルシフト回路４００の出力ＬＶＳＦＴＯＵＴはローに遷移する。
以上がスイッチング回路１００の動作である。このスイッチング回路１００によれば、入力信号ＨＩＮのエッジにもとづいてパルス信号Ｓｐ１，Ｓｐ２を生成し、パルス信号Ｓｐ１，Ｓｐ２にもとづいて間欠的なパルスの第３電流Ｉ３、第４電流Ｉ４を第１ラッチ回路４４０に供給して、第１ラッチ回路４４０の状態を遷移させる。第１ラッチ回路４４０の状態の確定後は定常的な電流が流れないため、消費電流を削減できる。
また第１ラッチ回路４４０に供給される電流Ｉ３，Ｉ４は、オープンドレイン回路４２０の出力インピーダンス（つまり電流Ｉ１，Ｉ２の電流量）と、第１カレントミラー回路４３０、第２カレントミラー回路４３２のミラー比（電流増幅率）に応じて設計できる。したがって、第１ラッチ回路４４０の状態を確実に遷移させることができるように、パルス電流Ｉ３，Ｉ４の電流量を定めることにより、回路動作を安定させることができる。
続いてレベルシフト回路４００の具体的な構成例を説明する。図４は、図２のスイッチング回路１００の構成例を示す回路図である。
パルス発生器４１０の構成は特に限定されないが、たとえばエッジ検出回路４１２、バッファ４１４，４１６を含む。エッジ検出回路４１２は、入力信号ＨＩＮの第１エッジに応答して一定時間、ハイとなるエッジ検出信号ＨＩＮ＿Ｅｄｇｅ１を発生し、入力信号ＨＩＮの第２エッジに応答して一定時間、ハイとなるエッジ検出信号ＨＩＮ＿Ｅｄｇｅ２を発生する。エッジ検出回路４１２は、公知技術を用いることができ、たとえば遅延回路と、論理ゲートの組み合わせで構成することができる。２つのエッジ検出信号ＨＩＮ＿Ｅｄｇｅ１，ＨＩＮ＿Ｅｄｇｅ２は、バッファ４１４，４１６を介して出力される。
オープンドレイン回路４２０は、第１トランジスタＭ１および第２トランジスタＭ２を含む。第１トランジスタＭ１および第２トランジスタＭ２は、高耐圧素子である。高耐圧素子としては、ＤＭＯＳ（Double-Diffused MOS）構造のトランジスタが好適であるが、その他の構造を有するトランジスタ、たとえばＨＶＭＯＳ（High Voltage MOSFET）、ＬＤＭＯＳ（Lateral Diffusion MOSFET）、ＩＧＢＴ（Insulated Gate Bipolar Transistor）、ＳｉＣ（Silicon Carbide）－ＪＦＥＴ、ＳＩＣ－ＭＯＳＦＥＴなどを用いてもよい。特に高耐圧素子であると明記されないその他のトランジスタについては、通常の耐圧を有するＭＯＳＦＥＴである。
第１トランジスタＭ１のゲートには、第１パルスＳｐ１が入力され、そのソースは接地され、そのドレインは、オープンドレイン回路４２０の第１出力ノードＯＵＴ１である。第２トランジスタＭ２のゲートには、第２パルスＳｐ２が入力され、そのソースは接地され、そのドレインは、オープンドレイン回路４２０の第２出力ノードＯＵＴ２である。
第１トランジスタＭ１のゲートには、第１パルスＳｐ１が入力され、そのソースは接地される。第２トランジスタＭ２のゲートには、第２パルスＳｐ２が入力され、そのソースは接地される。
第１カレントミラー回路４３０は、ゲートが共通に接続されるＰＭＯＳトランジスタのペアＭＰ１１，ＭＰ１２で構成される。ＰＭＯＳトランジスタＭＰ１１，ＭＰ１２のゲートソース間には、抵抗Ｒ１を設けてもよい。
第２カレントミラー回路４３２は、ゲートが共通に接続されるＰＭＯＳトランジスタのペアＭＰ２１，ＭＰ２２で構成される。ＰＭＯＳトランジスタＭＰ２１，ＭＰ２２のゲートソース間には、抵抗Ｒ２を設けてもよい。
第１ダイオードＤ２１は、第１カレントミラー回路４３０の入力ノードすなわちＰＭＯＳトランジスタＭＰ１１のドレインと、スイッチングラインＶＳの間に設けられる。第１ダイオードＤ２１によって、第１カレントミラー回路４３０の入力ノードの電位を、ＶＳ－Ｖｆを下限としてクランプでき、第１カレントミラー回路４３０に過電圧が印加されるのを防止できる。同様に第２ダイオードＤ２２は、第２カレントミラー回路４３２の入力ノードすなわちＰＭＯＳトランジスタＭＰ２１のドレインとスイッチングラインＶＳの間に設けられる。第２ダイオードＤ２２によって、第２カレントミラー回路４３２の入力ノードの電位を、ＶＳ－Ｖｆを下限としてクランプでき、第２カレントミラー回路４３２に過電圧が印加されるのを防止できる。
第１ラッチ回路４４０は、クロスカップルされた第１インバータＩＮＶ１および第２インバータＩＮＶ２を含む。具体的には、第１インバータＩＮＶ１の入力ノードは、第２インバータＩＮＶ２の出力ノードと接続され、第１インバータＩＮＶ１の出力ノードは、第２インバータＩＮＶ２の入力ノードと接続されている。
第１インバータＩＮＶ１の入力ノードは、第１カレントミラー回路４３０の出力ノードと接続される。第３電流Ｉ３が流れると、第１インバータＩＮＶ１の入力ノードがハイとなるように作用し、第１インバータＩＮＶ１の出力ノードがローに遷移する。第１インバータＩＮＶ１の出力ノードは、第２インバータＩＮＶ２の入力ノードと接続されているから、第２インバータＩＮＶ２の出力ノードはハイとなるように帰還がかかる。このようにして、第１ラッチ回路４４０は第１状態でラッチされる。
また、第２インバータＩＮＶ２の入力ノードは、第２カレントミラー回路４３２の出力ノードと接続される。第４電流Ｉ４が流れると、第２インバータＩＮＶ２の入力ノードがハイとなるように作用し、第２インバータＩＮＶ２の出力ノードがローに遷移する。第２インバータＩＮＶ２の出力ノードは、第１インバータＩＮＶ１の入力ノードと接続されているから、第１インバータＩＮＶ１の出力ノードはローとなるように帰還がかかる。このようにして、第１ラッチ回路４４０は第２状態でラッチされる。
この例では、出力回路４５０は、第２ラッチ回路４５２を含む。第２ラッチ回路４５２は、第３インバータＩＮＶ３、第４インバータＩＮＶ４、第８トランジスタＭ８、第９トランジスタＭ９を含む。第３インバータＩＮＶ３は、第１ラッチ回路４４０の第１出力（たとえば非反転出力）Ｑを受ける。第４インバータＩＮＶ４は、第１ラッチ回路４４０の第２出力（たとえば反転出力）ＱＢを受ける。第８トランジスタＭ８は、第３インバータＩＮＶ３とスイッチングラインＶＳの間に設けられ、そのゲートは、第４インバータＩＮＶ４の出力ノードと接続されている。第９トランジスタＭ９は、第４インバータＩＮＶ４とスイッチングラインＶＳの間に設けられ、そのゲートは、第３インバータＩＮＶ３の出力ノードと接続される。
第１ラッチ回路４４０の後段に、第２ラッチ回路４５２を挿入することで、ハイサイドトランジスタＭＨのオン、オフ状態を確実に制御できる。
バッファ３１０は、レベルシフト回路４００の出力ＬＶＳＦＴＯＵＴを反転し、ハイサイドトランジスタＭＨのゲートに印加する。
（実施形態２）
図５は、実施形態２に係るレベルシフト回路４００Ａの回路図である。オープンドレイン回路４２０は、第１トランジスタＭ１、第２トランジスタＭ２に加えて、第３トランジスタＭ３、第４トランジスタＭ４を備える。
第３トランジスタＭ３は、ＮＭＯＳトランジスタであり、第１トランジスタＭ１のソースと接地の間に設けられる。第４トランジスタＭ４は、ＮＭＯＳトランジスタであり、第２トランジスタＭ２のソースと接地の間に設けられる。第３トランジスタＭ３および第４トランジスタＭ４のゲートは、定電圧（たとえば電源電圧Ｖｃｃ）でバイアスされる。
オープンドレイン回路４２０以外のブロックについては、図４と同様に構成してもよい。
この構成では、第３トランジスタＭ３および第４トランジスタＭ４のサイズに応じて、第１電流Ｉ１の経路のインピーダンスおよび第２電流Ｉ２の経路のインピーダンスが定まるため、第１電流Ｉ１および第２電流Ｉ２の電流量を規定することができ、ひいては第３電流Ｉ３および第４電流Ｉ４の電流量を規定することができる。言い換えると、第１ラッチ回路４４０を確実に状態遷移させることが可能な範囲で、極力、第１電流Ｉ１および第２電流Ｉ２を小さく設計することができ、回路電流を削減できる。
第１カレントミラー回路４３０の伝達比（Ｉ３／Ｉ１）および第２カレントミラー回路４３２の伝達比（Ｉ４／Ｉ２）をそれぞれ１となるように設計してもよい。この場合、第３トランジスタＭ３および第４トランジスタＭ４のサイズは、第１インバータＩＮＶ１および第２インバータＩＮＶ２それぞれのローサイドのＮＭＯＳトランジスタと同じか、それより大きいサイズとすればよい。これにより、第３電流Ｉ３および第４電流Ｉ４によって、第１ラッチ回路４４０を確実に状態遷移させることが可能となる。
（実施形態３）
図６は、実施形態３に係るスイッチング回路１００Ｂの回路図である。駆動回路３００Ｂのレベルシフト回路４００Ｂは、図２のレベルシフト回路４００に加えて、補助回路４６０を備える。
第１トランジスタＭ１および第２トランジスタＭ２を、ＤＭＯＳトランジスタのような高耐圧素子で構成する場合、第１トランジスタＭ１のドレインと接地の間、第２トランジスタＭ２のドレインと接地の間に、寄生容量Ｃｐ１，Ｃｐ２が存在しうる。これらの寄生容量Ｃｐ１，Ｃｐ２は、第１ラッチ回路４４０の状態に悪影響を及ぼす。
具体的には、ブートストラップラインＶＢの電圧ＶＢが上昇する際に、それに追従して、第１トランジスタＭ１および第２トランジスタＭ２のドレイン電圧が上昇すべきであるが、寄生容量Ｃｐ１，Ｃｐ２が大きいと、上昇が遅れる。そうすると、寄生容量Ｃｐ１の電圧を上昇させるために、第１カレントミラー回路４３０から第１電流Ｉ１が流れ込み、第３電流Ｉ３が誘起される。また、寄生容量Ｃｐ２の電圧を上昇させるために、第２カレントミラー回路４３２から第２電流Ｉ２が流れ込み、第４電流Ｉ４が誘起される。第３電流Ｉ３と第４電流Ｉ４にアンバランスが存在すると、第１ラッチ回路４４０を誤動作させる要因となる。
補助回路４６０は、寄生容量Ｃｐ１，Ｃｐ２の影響を低減するために設けられる。補助回路４６０は、ブートストラップラインＶＢ（ハイサイド電源ライン）の電圧ＶＢの上昇に応答して、第１トランジスタＭ１のドレイン、すなわち寄生容量Ｃｐ１に第１補助電流Ｉａ１を供給し、第２トランジスタＭ２のドレイン、すなわち寄生容量Ｃｐ２に第２補助電流Ｉｐ２を供給する。
駆動回路３００Ｂの動作を説明する。ブートストラップラインＶＢ（ハイサイド電源ライン）の電圧ＶＢが上昇すると、補助回路４６０は、第１補助電流Ｉａ１、第２補助電流Ｉａ２を生成する。
第１補助電流Ｉａ１は、第１カレントミラー回路４３０の入力ノードに流れる第１電流Ｉ１とともに、第１トランジスタＭ１の寄生容量Ｃｐ１に供給され、第１トランジスタＭ１のドレイン電圧を上昇させる。つまり、第１カレントミラー回路４３０に流れる第１電流Ｉ１は、第１補助電流Ｉａ１がない場合に比べて、Ｉａ１の分だけ減少する。これにより、第３電流Ｉ３を減らすことができる。
同様に、補助電流Ｉａ２は、第２カレントミラー回路４３２の入力ノードに流れる第２電流Ｉ２とともに、第２トランジスタＭ２の寄生容量Ｃｐ２に供給され、第２トランジスタＭ２のドレイン電圧を上昇させる。つまり、第２カレントミラー回路４３２に流れる第２電流Ｉ２は、補助電流Ｉａ２がない場合に比べて、Ｉａ２の分だけ減少する。これにより、第４電流Ｉ４を減らすことができる。
このように、補助回路４６０を追加したことにより、ブートストラップラインＶＢの電圧ＶＢが上昇する際に、第１ラッチ回路４４０に供給される電流Ｉ３，Ｉ４を減少させることができ、第１ラッチ回路４４０が誤動作するのを防止できる。
図７は、図６のレベルシフト回路４００Ｂの具体的な構成例を示す回路図である。
補助回路４６０は、容量素子Ｃ３、インピーダンス回路４６２、第６トランジスタＭ６、第７トランジスタＭ７を含む。インピーダンス回路４６２と容量素子Ｃ３は、ブートストラップライン（ハイサイド電源ライン）ＶＢと、ローサイドの接地の間に、直列に設けられる。
容量素子Ｃ３は、第１トランジスタＭ１および第２トランジスタＭ２と同型の高耐圧素子の第５トランジスタＭ５の寄生容量で構成することができる。第５トランジスタＭ５はゲートソース間が結線されており、オフ状態に固定される。
ブートストラップラインＶＢの電圧ＶＢが上昇する際に、容量素子Ｃ３の電圧（つまり第５トランジスタＭ５のドレイン電圧）は遅れて変化し、インピーダンス回路４６２の両端間電圧（電圧降下）が増大する。
補助回路４６０は、インピーダンス回路４６２の電圧降下に応じて、第１補助電流Ｉａ１および第２補助電流Ｉａ２を生成する。その限りでないが、インピーダンス回路４６２は、抵抗Ｒ３およびダイオードＤ３を含む。ダイオードＤ３は省略してもよく、また抵抗Ｒ３に代えて、適切にバイアスされたトランジスタを用いてもよい。
第６トランジスタＭ６は、ＰチャンネルＭＯＳＦＥＴであり、ブートストラップラインＶＢと第１トランジスタＭ１のドレインの間に設けられ、そのゲートソース間にインピーダンス回路４６２の電圧降下を受ける。第７トランジスタＭ７は、ＰチャンネルＭＯＳＦＥＴであり、ブートストラップラインＶＢと第２トランジスタＭ２のドレインの間に設けられ、そのゲートソース間にインピーダンス回路４６２の電圧降下を受ける。
図７の補助回路４６０の動作を説明する。第５トランジスタＭ５は、第１トランジスタＭ１、第２トランジスタＭ２と同じ高耐圧素子であり、その寄生容量Ｃ３は、寄生容量Ｃｐ１，Ｃｐ２のレプリカとなる。ブートストラップラインＶＢの電圧ＶＢが急峻に上昇すると、この寄生容量Ｃ３によって、第５トランジスタＭ５のドレイン電圧の変化が遅れ、インピーダンス回路４６２（抵抗Ｒ３）に大きな電圧降下が発生し、第６トランジスタＭ６、第７トランジスタＭ７のゲートソース間電圧が増大する。これにより、第６トランジスタＭ６、第７トランジスタＭ７に、補助電流Ｉａ１，Ｉａ２が流れることとなる。
図７の構成から、第３トランジスタＭ３、第４トランジスタＭ４を省略したもの、あるいは図４の構成に補助回路４６０を追加したものは、本開示の一態様となる。
（用途）
続いて駆動回路３００の用途を説明する。駆動回路３００は、ＤＣ／ＤＣコンバータに用いることができる。図８は、ＤＣ／ＤＣコンバータ６００のコントローラ５００の回路図である。ＤＣ／ＤＣコンバータ６００は同期整流型の降圧（Ｂｕｃｋ）コンバータであり、コントローラ５００に加えて、キャパシタＣ１，Ｃ２およびインダクタＬ１を備える。
コントローラ５００は、ハイサイドトランジスタＭＨ、ローサイドトランジスタＭＬ、パルス変調器５１０、ローサイド駆動回路５２０および駆動回路（ハイサイド駆動回路）３００を備える。パルス変調器５１０は、ＤＣ／ＤＣコンバータ６００の出力（出力電圧、出力電流、あるいは負荷の状態）が目標に近づくようにパルス信号ＨＩＮ，ＬＩＮを生成する。たとえばパルス変調器５１０は、出力電圧ＶＯＵＴを目標電圧ＶＲＥＦに近づけてもよいし（定電圧制御）、出力電流ＩＯＵＴを目標電流ＩＲＥＦに近づけてもよい（定電流制御）。
ハイサイド駆動回路３００は、パルス信号ＨＩＮにもとづいてＮチャンネルまたはＮＰＮ型のハイサイドトランジスタＭＨを駆動する。またローサイド駆動回路５２０は、パルス信号ＬＩＮにもとづいてローサイドトランジスタＭＬを駆動する。
駆動回路３００は、インバータ装置に用いることができる。図９は、駆動回路３００を備えるインバータ装置７００の回路図である。インバータ装置７００は、三相インバータ７１０と、Ｕ相、Ｖ相、Ｗ相の駆動回路７２０Ｕ，７２０Ｖ，７２０Ｗを備える。三相インバータ７１０は、ハイサイドトランジスタＭＨＵ，ＭＨＶ，ＭＨＷと、ローサイドトランジスタＭＬＵ，ＭＬＶ，ＭＬＷを有する。駆動回路７２０＃（＃＝Ｕ，Ｖ，Ｗ）は、ハイサイド駆動回路３００とローサイド駆動回路７３０を含む。
以上、本発明について、実施形態をもとに説明した。この実施形態は例示であり、それらの各構成要素や各処理プロセスの組み合わせにいろいろな変形例が可能なこと、またそうした変形例も本発明の範囲にあることは当業者に理解されるところである。以下、こうした変形例について説明する。
（第１変形例）
実施形態ではハイサイドトランジスタＭＨをＮチャンネルＭＯＳＦＥＴとして説明したが、ＮＰＮ型バイポーラトランジスタであってもよいし、ＩＧＢＴであってもよい。この場合、ゲート、ソース、ドレインを、ベース、エミッタ、ドレインと読み替えればよい。
（第２変形例）
実施形態では、ハイサイドトランジスタＭＨが駆動回路３００と同じＩＣに集積化される場合を説明したがその限りでなく、ハイサイドトランジスタＭＨは、ディスクリート部品であってもよい。
（第３変形例）
図８のＤＣ／ＤＣコンバータ６００において、ローサイドトランジスタＭＬをダイオードに置換してもよい。またＤＣ／ＤＣコンバータ６００のトポロジーは降圧型に限定されず、ハイサイドトランジスタを備える他の形式であってもよい。
（第４変形例）
スイッチング回路１００の用途は、ＤＣ／ＤＣコンバータやインバータ装置に限定されない。たとえばスイッチング回路１００は、双方向コンバータ、バッテリの充電回路、オーディオ用のＤ級アンプにも適用可能である。
（第５変形例）
実施形態では、ハイサイド電源ラインがブートストラップラインであり、ハイサイド接地ラインがスイッチングラインであって、それらがスイングする構成について説明したが、本開示あるいは本発明の適用はその限りでなく、ハイサイド電源ラインおよびハイサイド接地ラインの電圧が安定している回路にも適用可能である。この場合、補助回路４６０は省略してよい。
実施形態は、本発明の原理、応用を示しているにすぎず、実施形態には、請求の範囲に規定された本発明の思想を逸脱しない範囲において、多くの変形例や配置の変更が認められる。
１００ スイッチング回路
ＭＨ ハイサイドトランジスタ
ＭＬ ローサイドトランジスタ
３００ 駆動回路
３１０ バッファ
４００ レベルシフト回路
４１０ パルス発生器
４１２ エッジ検出回路
４１４，４１６ バッファ
４２０ オープンドレイン回路
Ｍ１ 第１トランジスタ
Ｍ２ 第２トランジスタ
Ｍ３ 第３トランジスタ
Ｍ４ 第４トランジスタ
４３０ 第１カレントミラー回路
４３２ 第２カレントミラー回路
４４０ 第１ラッチ回路
ＩＮＶ１ 第１インバータ
ＩＮＶ２ 第２インバータ
４５０ 出力回路
４５２ 第２ラッチ回路
ＩＮＶ３ 第３インバータ
ＩＮＶ４ 第４インバータ
Ｍ８ 第８トランジスタ
Ｍ９ 第９トランジスタ
４６０ 補助回路
４６２ インピーダンス回路
Ｍ５ 第５トランジスタ
Ｍ６ 第６トランジスタ
Ｍ７ 第７トランジスタ
５００ コントローラ
５１０ パルス変調器
５２０ ローサイド駆動回路
６００ ＤＣ／ＤＣコンバータ
７００ インバータ装置

Claims (14)

  1. ＮチャンネルまたはＮＰＮ型のハイサイドトランジスタの駆動回路であって、
    入力信号を、ハイサイド電源ラインの電圧をハイレベル、ハイサイド接地ラインの電圧をローレベルとする信号にレベルシフトするレベルシフト回路を備え、
    前記レベルシフト回路は、
    前記入力信号の第１エッジに応答して一定時間、ハイとなる第１パルスと、前記入力信号の第２エッジに応答して一定時間、ハイになる第２パルスを生成するパルス発生器と、
    前記第１パルスに応答して、第１出力ノードがローとなり、前記第２パルスに応答して、第２出力ノードがローとなる、オープンドレイン回路と、
    その入力ノードが、前記オープンドレイン回路の前記第１出力ノードと接続されており、前記オープンドレイン回路の前記第１出力ノードに流れる第１電流を折り返す第１カレントミラー回路と、
    その入力ノードが、前記オープンドレイン回路の前記第２出力ノードと接続されており、前記オープンドレイン回路の前記第２出力ノードに流れる第２電流を折り返す第２カレントミラー回路と、
    前記第１カレントミラー回路の出力である第３電流と、前記第２カレントミラー回路の出力である第４電流に応答して状態遷移する第１ラッチ回路と、
    を備える、駆動回路。
  2. 前記オープンドレイン回路は、
    そのゲートに前記第１パルスを受け、そのドレインが前記第１出力ノードと接続される、高耐圧素子である第１トランジスタと、
    そのゲートに前記第２パルスを受け、そのドレインが前記第２出力ノードと接続される、高耐圧素子である第２トランジスタと、
    を含む、請求項１に記載の駆動回路。
  3. 前記オープンドレイン回路は、
    前記第１トランジスタのソースと接地間に設けられ、そのゲートが定電圧でバイアスされる第３トランジスタと、
    前記第２トランジスタのソースと接地間に設けられ、そのゲートが定電圧でバイアスされる第４トランジスタと、
    をさらに含む、請求項２に記載の駆動回路。
  4. 前記第１ラッチ回路は、クロスカップルされた第１インバータおよび第２インバータを含み、
    前記第３トランジスタおよび前記第４トランジスタは、前記第１インバータおよび前記第２インバータそれぞれのローサイドトランジスタと同じか、それより大きいサイズを有する、請求項３に記載の駆動回路。
  5. 前記ハイサイド電源ラインの電圧の上昇に応答して、前記第１トランジスタの前記ドレインに第１補助電流を供給し、前記第２トランジスタの前記ドレインに第２補助電流を供給する補助回路をさらに備える、請求項２から４のいずれかに記載の駆動回路。
  6. 前記補助回路は、
    前記第１トランジスタおよび前記第２トランジスタと同型の高耐圧素子であって、ソースが直接または間接的に接地され、ゲートがバイアスされた第５トランジスタと、
    前記第５トランジスタのドレインと前記ハイサイド電源ラインの間に設けられたインピーダンス回路と、
    を含み、前記インピーダンス回路の電圧降下に応じて、前記第１補助電流および前記第２補助電流を生成する、請求項５に記載の駆動回路。
  7. 前記補助回路は、
    前記ハイサイド電源ラインと前記第１トランジスタの前記ドレインの間に設けられ、そのゲートソース間に前記インピーダンス回路の前記電圧降下を受ける第６トランジスタと、
    前記ハイサイド電源ラインと前記第２トランジスタの前記ドレインの間に設けられ、そのゲートソース間に前記インピーダンス回路の前記電圧降下を受ける第７トランジスタと、
    をさらに含む、請求項６に記載の駆動回路。
  8. 前記駆動回路は、前記第１ラッチ回路の出力をラッチする第２ラッチ回路をさらに含む、請求項１から７のいずれかに記載の駆動回路。
  9. 前記第２ラッチ回路は、
    前記第１ラッチ回路の第１出力を受ける第３インバータと、
    前記第１ラッチ回路の第２出力を受ける第４インバータと、
    前記第３インバータと前記ハイサイド接地ラインの間に設けられ、そのゲートは前記第４インバータの出力ノードと接続される第８トランジスタと、
    前記第４インバータと前記ハイサイド接地ラインの間に設けられ、そのゲートは前記第３インバータの出力ノードと接続される第９トランジスタと、
    を含む、請求項８に記載の駆動回路。
  10. ＮチャンネルまたはＮＰＮ型のハイサイドトランジスタの駆動回路であって、
    入力信号の第１エッジに応答して一定時間、ハイとなる第１パルスと、前記入力信号の第２エッジに応答して一定時間、ハイになる第２パルスを生成するパルス発生器と、
    そのゲートに前記第１パルスを受ける高耐圧素子である第１トランジスタと、
    そのゲートに前記第２パルスを受ける高耐圧素子である第２トランジスタと、
    前記第１トランジスタのソースと接地間に設けられ、そのゲートが定電圧でバイアスされる第３トランジスタと、
    前記第２トランジスタのソースと接地間に設けられ、そのゲートが定電圧でバイアスされる第４トランジスタと、
    ハイサイド電源ラインと接続され、その入力ノードが、前記第１トランジスタのドレインと接続される第１カレントミラー回路と、
    前記ハイサイド電源ラインと接続され、その入力ノードが、前記第２トランジスタの前記ドレインと接続される第２カレントミラー回路と、
    前記ハイサイド電源ラインとハイサイド接地ラインの間に設けられ、その入力ノードが前記第１カレントミラー回路の出力ノードと接続される第１インバータと、
    前記ハイサイド電源ラインと前記ハイサイド接地ラインの間に設けられ、その入力ノードが前記第２カレントミラー回路の出力ノードおよび前記第１インバータの出力ノードと接続され、その出力ノードが前記第１インバータの入力ノードと接続されている、第２インバータと、
    を備える、駆動回路。
  11. そのゲートおよびソースが接地されている高耐圧素子である第５トランジスタと、
    前記第５トランジスタのドレインと前記ハイサイド電源ラインの間に設けられるインピーダンス素子と、
    前記ハイサイド電源ラインと前記第１トランジスタの前記ドレインの間に設けられ、そのゲートに前記インピーダンス素子の低電位側のノードが接続される第６トランジスタと、
    前記ハイサイド電源ラインと前記第２トランジスタの前記ドレインの間に設けられ、そのゲートに前記インピーダンス素子の低電位側のノードが接続される第７トランジスタと、
    をさらに備える、請求項１０に記載の駆動回路。
  12. ひとつの半導体基板に一体集積化された、請求項１から１１のいずれかに記載の駆動回路。
  13. 入力ラインとスイッチングラインの間に設けられるハイサイドトランジスタと、
    前記スイッチングラインと接地ラインの間に設けられるローサイドトランジスタと、
    前記ハイサイドトランジスタを駆動する請求項１から１２のいずれかに記載の駆動回路と、
    を備える、スイッチング回路。
  14. ＤＣ／ＤＣコンバータのコントローラであって、
    前記ＤＣ／ＤＣコンバータの出力が目標に近づくようにパルス信号を生成するパルス変調器と、
    前記パルス信号にもとづいてＮチャンネルまたはＮＰＮ型のハイサイドトランジスタを駆動する請求項１から１２のいずれかに記載の駆動回路と、
    を備える、コントローラ。
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