WO2021117821A1 - スイッチング回路のゲート駆動回路およびスイッチング電源の制御回路 - Google Patents

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浩樹 新倉
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    • H03K2217/0081—Power supply means, e.g. to the switch driver

Definitions

  • This disclosure relates to a switching circuit.
  • Switching circuits such as half-bridge circuits and full-bridge circuits are used in the field of power electronics such as DC / DC converters, AC / DC converters, and inverters.
  • FIG. 1 is a circuit diagram of a switching circuit 100R.
  • the switching circuit 100R includes a high-side transistor MH and a low-side transistor ML connected in series, and a gate drive circuit 200R for driving them.
  • the gate drive circuit 200R controls the on / off of the high-side transistor MH and the low-side transistor ML to set the switching terminal SW in two states of a high state (input voltage V IN ) and a low state (ground voltage 0 V), or It switches between three states, including the high impedance state.
  • the gate drive circuit 200R includes a high-side driver 202, a low-side driver 204, and a rectifying element D1.
  • High-side transistor MH is an N-channel transistor, the order to turn it, higher driving voltage than the input voltage V IN is required.
  • a bootstrap circuit is utilized to generate a drive voltage higher than the input voltage VIN.
  • Rectifying element D1 constitute a bootstrap circuit with an external bootstrap capacitor C B. One end of the bootstrap capacitor C B is connected to the switching terminal SW of the switching circuit 100, and the other end, through a rectifying element D1, a constant voltage V REG is applied.
  • the bootstrap capacitor C B When the switching terminal SW is low (i.e. 0V), the bootstrap capacitor C B is charged at a constant voltage V REG.
  • a bootstrap voltage V B is applied to the gate of the high-side transistor MH.
  • Voltage V S of the switching terminal SW that is, the source voltage of the high-side transistor MH is increased, to increase the bootstrap voltage V B along with it, between the gate and source of the high-side transistor MH, greater driving voltage than the threshold value Can be applied.
  • GaN-HEMT gallium nitride
  • GaN-HEMT does not have a body diode, and when a reverse current flows through the low-side transistor ML, the drain-source voltage VDS becomes very large, several V. Therefore, across the bootstrap capacitor C B, voltage V REG + V DS is applied, it becomes an overcharged state.
  • the high-side driver 202 In a state where the bootstrap capacitor C B is overcharged, the high-side driver 202 outputs a high overvoltage is applied between the gate and the source of the high-side transistor MH, and thus to lower the reliability of the device.
  • FIG. 2 is a circuit diagram of a conventional drive circuit 200S. Specifically, in the drive circuit 200S of Patent Document 1, a switch (IMPPO transistor) SW1 is inserted in series with the rectifying element (diode) D1 for the bootstrap.
  • IMPPO transistor IMPPO transistor
  • the resistors R11 and R12 divide the voltage V B of the bootstrap terminal from the ground voltage.
  • Resistors R21, R22 is a constant voltage V REG, divides between the voltage V S of the switching terminals.
  • the voltage V 1 and V 2 after the voltage division are input to the comparator 208 via the switches SW 11 and SW 12.
  • the switches SW11 and SW12 are controlled so as to be turned on during the period when the low-side transistor ML is turned on. Comparative low-side transistor ML period on, because the V S ⁇ 0V, the voltage V B of the bootstrap terminal, i.e. the voltage across V BS bootstrap capacitor C B, a threshold value based on the constant voltage V REG It becomes possible to do.
  • the output of the comparator 208 is input to the gate of the epitaxial transistor SW1.
  • the voltage comparison of the comparator SW1 is performed only during the period when the low-side transistor ML is on, and during the period when the low-side transistor ML is off, the switches SW11 and SW12 are turned off and the comparator 208 is input. The voltage is maintained and the comparison results are maintained. While the switches SW11 and SW12 are off, the input of the comparator 208 becomes high impedance and is easily affected by noise. Therefore, if noise is mixed in the input terminal of the comparator 208 while the low-side transistor ML is off, erroneous detection by the comparator 208 occurs.
  • the present disclosure has been made in view of the above problems, and one of the exemplary purposes of the embodiment is to provide a gate drive circuit capable of suppressing overcharging of a bootstrap capacitor while enhancing noise immunity.
  • One aspect of the present disclosure relates to a gate drive circuit of a switching circuit including an N-channel high-side transistor and a low-side transistor.
  • the gate drive circuit is connected to the source of the high-side transistor and the drain of the low-side transistor, a switching terminal to which one end of the bootstrap capacitor is connected, and a bootstrap terminal to which the other end of the bootstrap capacitor is connected.
  • the switching line connected to the switching terminal, the bootstrap line connected to the bootstrap terminal, its output is connected to the gate of the high-side transistor, its upper power supply node is connected to the bootstrap line, and its lower power supply.
  • MIMO in which a node is installed in series between a high-side driver connected to a switching line, a low-side driver whose output is connected to the gate of a low-side transistor, and a constant voltage line and a bootstrap line to which a constant voltage is supplied.
  • the transistor switch and rectifying element operate using the high-side power supply voltage, which is the potential difference between the bootstrap line and the switching line, as the power supply, and the magnitude relationship between the high-side power supply voltage and the threshold voltage.
  • a comparison circuit that generates a detection signal indicating that the detection signal is level-shifted down to a signal with a low ground voltage, and a switch is driven asynchronously with the switching of the low-side transistor according to the output of the level shift circuit. It is equipped with a driver for CICS.
  • 4 (a) and 4 (b) are operation waveform diagrams (simulation results) of the switching circuit of FIG. It is an operation waveform diagram (simulation result) of the switching circuit of FIG.
  • 10 (a) to 10 (f) are circuit diagrams of a power supply including a gate drive circuit.
  • One embodiment relates to a gate drive circuit of a switching circuit including an N-channel high-side transistor and a low-side transistor.
  • the gate drive circuit is connected to the source of the high-side transistor and the drain of the low-side transistor, a switching terminal to which one end of the bootstrap capacitor is connected, and a bootstrap terminal to which the other end of the bootstrap capacitor is connected.
  • the switching line connected to the switching terminal, the bootstrap line connected to the bootstrap terminal, its output is connected to the gate of the high-side transistor, its upper power supply node is connected to the bootstrap line, and its lower power supply.
  • MIMO in which a node is installed in series between a high-side driver connected to a switching line, a low-side driver whose output is connected to the gate of a low-side transistor, and a constant voltage line and a bootstrap line to which a constant voltage is supplied.
  • the transistor switch and rectifying element operate using the high-side power supply voltage, which is the potential difference between the bootstrap line and the switching line, as the power supply, and the magnitude relationship between the high-side power supply voltage and the threshold voltage.
  • a comparison circuit that generates a detection signal indicating that the detection signal is level-shifted down to a signal with a low ground voltage, and a switch is driven asynchronously with the switching of the low-side transistor according to the output of the level shift circuit. It is equipped with a driver for CICS.
  • the high-side power supply voltage generated between both ends of the bootstrap capacitor can be monitored by the comparison circuit at all times regardless of whether the low-side transistor is on or off. Therefore, there is no period during which the input of the comparison circuit becomes high impedance, and noise immunity can be improved.
  • the level shift circuit connects a pulse generator that generates a set pulse and a reset pulse having a predetermined pulse width in response to each of the positive edge and the negative edge of the detection signal, and a source connected to a bootstrap line.
  • a cross-coupled first transistor with an open drain circuit that includes a first transistor that is turned on in response to a set pulse and a second transistor that is turned on in response to a reset pulse with the source connected to the bootstrap line.
  • a transistor and a second transistor may be included, and a latch circuit that transitions to a state in response to the output of the open drain circuit may be included, and a signal corresponding to the state of the latch circuit may be output.
  • the high-side detection signal can be transmitted to the low-side with low delay.
  • the level shift circuit is provided between the power supply line and the ground line, and one of the complementary first and second nodes of the latch circuit corresponding to the output of the level shift circuit is fixed to low. It may further include a latch stabilizing circuit.
  • the state of the latch circuit can be fixed by acting on the first node and the second node according to the output of the level shift circuit by the latch stabilizing circuit. Since the latch stabilizing circuit does not need to change the state of the latch circuit, the operating current can be very small.
  • the latch stabilization circuit is provided between the high side line and the switching line, and their potential difference is about 5V or 12V. Therefore, in order to fix the state of the latch circuit, the potential difference is several hundred V. Compared to the case where a current is passed between a certain high side line and the ground line, the power consumption can be significantly reduced.
  • the "state in which the member A is connected to the member B” means that the member A and the member B are physically directly connected, and that the member A and the member B are electrically connected to each other. It also includes the case of being indirectly connected via other members, which does not substantially affect the connection state, or does not impair the functions and effects performed by the combination thereof.
  • a state in which the member C is provided between the member A and the member B means that the member A and the member C, or the member B and the member C are directly connected, and their electricity. It also includes the case of being indirectly connected via other members, which does not substantially affect the connection state, or does not impair the functions and effects produced by the combination thereof.
  • FIG. 3 is a block diagram of a switching circuit 100 including the gate drive circuit 200 according to the embodiment.
  • the switching circuit 100 includes high-side transistor MH, low-side transistor ML, the bootstrap capacitor C B and the gate drive circuit 200.
  • the high-side transistor MH and the low-side transistor ML are GaN-HEMT (GaN-FET).
  • the gate drive circuit 200 controls the high-side transistor MH and the low-side transistor ML.
  • the gate drive circuit 200 turns on the high-side transistor MH when the high-side pulse SH is high, and turns off the high-side transistor MH when the high-side pulse SH is low. Further, the gate drive circuit 200 turns on the low-side transistor ML when the control signal SL is high, and turns off the low-side transistor ML when the control signal SL is low.
  • the gate drive circuit 200 includes a high-side driver 202, a low-side driver 204, a level shifter 206, a diode (rectifier) D1, a switch SW1, a comparison circuit 210, a level shift circuit 220D, and a driver 212 for MIMO, and is integrated on one semiconductor substrate. It has been transformed.
  • the output pin HO of the gate drive circuit 200 is connected to the gate of the high-side transistor MH, and the switching pin (terminal) VS is connected to the source of the high-side transistor MH and the drain of the low-side transistor ML.
  • the output pin LO of the gate drive circuit 200 is connected to the gate of the low-side transistor ML.
  • the low-side driver 204 drives the low-side transistor ML based on the low-side pulse SL. Specifically, the low-side driver 204 applies a high voltage VREG when the low-side pulse SL is high and a low voltage (0V) when the low-side pulse SL is low to the gate of the low-side transistor ML.
  • One end of the bootstrap capacitor C B is connected to the VS pin and the other end thereof is connected to the VB pin.
  • the wiring connected to the VS pin is called a switching line VS.
  • the wiring connected to the VB pin is referred to as a bootstrap line VB.
  • the level shifter 206 level-shifts the high-side pulse SH and supplies the high-side pulse SH to the high-side driver 202.
  • the output of the high-side driver 202 is connected to the gate of the high-side transistor MH, its upper power supply node N1 is connected to the bootstrap line VB, and its lower power supply node N2 is connected to the switching line VS.
  • the high-side driver 202, the potential difference between the bootstrap pin VB and the switching pin VS V BS V B -V S , namely operating the voltage across the bootstrap capacitor C B as a power supply voltage. Therefore, the V BS is referred to as a high-side power supply voltage.
  • the high-side driver 202 drives the high-side transistor MH in response to the high-side pulse SH'after the level shift. Specifically, the high-side driver 202, a high-side pulse SH is high voltage V B at the high, high side pulse SH is a low voltage V S at the low, is applied to the gate of the high side transistor MH.
  • the switch SW1 which is a epitaxial transistor and the diode D1 which is a rectifying element are provided in series between a constant voltage line (referred to as a REG line) to which a constant voltage VREG is supplied and a bootstrap line VB.
  • the comparison circuit 210 operates using the potential difference VBS (high side power supply voltage) between the bootstrap line VB and the switching line VS as a power source. Comparator circuit 210, the high side power supply voltage V BS is compared with the threshold value voltage V TH defining the target voltage V BS (REF), to generate an overvoltage detection signal OVDET show their magnitude relationship. The detection signal OVDET becomes high when V BS > V TH is overvoltage, and low when V BS ⁇ V TH .
  • the comparison circuit 210 can be configured by using a voltage comparator.
  • the level shift circuit 230 level shifts down the detection signal OVDET to the signal LVS_OUT where the ground voltage is low.
  • the polypeptide driver 212 drives the switch SW1 asynchronously with the switching of the high-side transistor MH and the low-side transistor ML according to the output LVS_OUT of the level shift circuit 230.
  • Switch SW1 is turned off when the overvoltage detection signal OVDET is high in (V BS> V TH), the overvoltage detection signal OVDET is turned on when the low of (V BS ⁇ V TH).
  • FIG. 4 (a) and 4 (b) are operation waveform diagrams (simulation results) of the switching circuit 100 of FIG.
  • FIG. 4B is an enlarged view of the time axis of FIG. 4A.
  • Figure 5 is a voltage V B, V S, the high side power supply voltage V BS, the overvoltage detection signal OVDET, waveform diagram of a gate voltage VPGATE switch SW1 (simulation results).
  • the overvoltage detection signal OVDET is high
  • PGATE signal goes high
  • the switch SW1 is turned off.
  • the high-side power supply voltage V BS is going to decrease.
  • the overvoltage detection signal OVDET is low
  • PGATE signal becomes low
  • the switch SW1 is turned on.
  • the bootstrap circuit becomes active, the high-side power supply voltage V BS, the switching voltage V S is increased each time to switch.
  • the ripple width of the high-side power supply voltage V BS is very small and 70 mV.
  • the gate driving circuit 200 on the low-side transistor ML, regardless off, constantly monitoring the high side power supply voltage V BS which by comparison circuit 210 developed across bootstrap capacitor C B Can be done. Therefore, there is no period during which the input of the comparison circuit 210 becomes high impedance, and noise immunity can be improved.
  • FIG. 6 is a circuit diagram showing a configuration example of the level shift circuit 220D.
  • the level shift circuit 220D is high and V B, an input signal to the V S low LVS_IN (above detection signal OVDET), the power supply voltage V CC (or V REG) high, the output signal is low the ground voltage 0V LVS_OUT.
  • V S low LVS_IN above detection signal OVDET
  • V CC power supply voltage
  • V REG the power supply voltage
  • the level shift circuit 220D includes a pulse generator 230D, an open drain circuit 232D, a latch circuit 240D, a logic circuit 260D, and a latch stabilization circuit 280D.
  • the pulse generator 230D is a one-shot circuit, and generates a negative logic set pulse SET and a reset pulse RST that become low for a predetermined pulse width period in response to the positive edge and the negative edge of the input signal LVS_IN.
  • the open drain circuit 232D includes the epitaxial transistors MP11 and MP12.
  • the source of the first transistor MP11 is connected to the bootstrap line VB, and the first transistor MP11 is turned on in response to the set pulse SET.
  • the source of the second transistor MP12 is connected to the bootstrap line VB and is turned on in response to the reset pulse RST.
  • the latch circuit 240D includes the epitaxial transistors MP21 and MP22.
  • the first transistor MP21 and the second transistor MP22 are cross-coupled and undergo a state transition in response to the output of the open drain circuit 232D.
  • the latch stabilization circuit 280D fixes one of the complementary first node N21 and second node N22 of the latch circuit 240D to high according to the output LVS_OUT of the level shift circuit 220D.
  • the logic circuit 260D receives the output of the latch circuit 240 (at least one of the voltages of the first node N21 and the second node N22) and generates the level shift output signal LVS_OUT.
  • the latch stabilization circuit 280D maintains one of the complementary first node N21 and second node N22 of the latch circuit 240D according to the level (high, low) of the output LVS_OUT of the level shift circuit 220. It is composed of.
  • the latch stabilization circuit 280D operates to maintain the high of the first node N21 when LVS_OUT is high, i.e. the first node N21 is high, and when LVS_OUT is low, i.e. the second node N22 is high. In addition, it operates to maintain the high of the second node N22.
  • the latch stabilization circuit 280D operates to maintain the low of the second node N22 when the LVS_OUT is high, i.e. the first node N21 is high, and the LVS_OUT is low, i.e. the second node N22. When high, it may be configured to maintain the low of the first node N21.
  • FIG. 7 is a circuit diagram showing a more specific configuration example of the level shift circuit 220D.
  • the logic circuit 260D includes a level shifter / latch circuit 262D and inverters INV1 and INV2.
  • the level shifter / latch circuit 262D receives the output of the latch circuit 240D and latches.
  • the level shifter and the latch circuit 262D is the output of the latch circuit 240, the high level voltage V CC, to shift down signal to the voltage 0V to the low level.
  • the level shifter / latch circuit 262 includes transistors MN31, MN32, MP33 to MP38.
  • the output of the level shifter / latch circuit 262D is output via the two-stage inverter INV and INV2.
  • the latch stabilization circuit 280D includes a switch SW1, a second switch SW2, a first impedance element 284_1, a second impedance element 284_2, a first current mirror circuit 286_1, and a second current mirror circuit 286_2.
  • the first switch SW1 is turned on when the output LVS_OUT of the level shift circuit 220 is the first level (high).
  • the first impedance element 284_1 is connected in series with the first switch SW1.
  • the first current mirror circuit 286_1 copies the current flowing through the first impedance element 284_1 and sources the current IAUX_SET in the first node N21. As a result, the node N21 is pulled up.
  • the second switch SW2 is turned on when the output LVS_OUT of the level shift circuit 220D is the second level (low).
  • the second impedance element 284_2 is connected in series with the second switch SW2.
  • the second current mirror circuit 286_2 copies the current flowing through the second impedance element 284_2 and sources the current IAUX_RST at the second node N22. As a result, the node N22 is pulled up.
  • FIG. 8 is a circuit diagram showing another configuration example (220E) of the level shift circuit 220D.
  • the level shift circuit 220E of FIG. 8 includes an assist circuit 250E in addition to the level shift circuit 220D of FIG.
  • the assist circuit 250E synchronizes the assist current IASST_SET from the second node N22 in response to the set pulse SET, and synchronizes the assist current IASST_RST from the first node N21 in response to the reset pulse RST.
  • the speed can be further increased.
  • FIG. 9 is a block diagram of a switching power supply according to the embodiment.
  • the switching power supply 300 is a buck converter and includes a high-side transistor MH, a low-side transistor ML, an inductor L1, an output capacitor C1, and a control circuit 400.
  • the control circuit 400 includes a feedback circuit 410 in addition to the gate drive circuit 200 described above.
  • Feedback circuit 410 receives the feedback signal V FB based on the output signal of the switching power supply 300 (the output voltage V OUT or the output current I OUT), changes the duty ratio and frequency so as to approach the feedback signal V FB is a predetermined target value Generates pulse signals SH and SL.
  • the feedback circuit 410 can include a pulse width modulator, a pulse frequency modulator, and the like, and can be configured by an analog circuit (error amplifier) or a digital circuit (compensator).
  • 10 (a) to 10 (f) are circuit diagrams of a power supply including the gate drive circuit 200.
  • the gate drive circuit 200 can be applied to drive a pair of transistors A and B of the step-down converter shown in FIG. 10 (a).
  • the gate drive circuit 200 can also be applied to the forward converter shown in FIG. 10 (b). Specifically, the gate drive circuit 200 can be used to drive a pair of a high-side transistor B and a low-side transistor A on the primary side.
  • the gate drive circuit 200 can also be applied to the half-bridge converter shown in FIG. 10 (c). Specifically, the gate drive circuit 200 can be used to drive a pair of a high-side transistor B and a low-side transistor A on the primary side.
  • the gate drive circuit 200 can also be applied to the full bridge bridge converter shown in FIG. 10 (d). Specifically, the gate drive circuit 200 can be used for a pair of a high-side transistor B and a low-side transistor A on the primary side, and a pair of a high-side transistor D and a low-side transistor C on the primary side.
  • the gate drive circuit 200 can also be applied to the current doubler synchronous rectifier shown in FIG. 10 (e). Specifically, the gate drive circuit 200 can be used to drive a pair of a high-side transistor B and a low-side transistor A on the primary side.
  • the gate drive circuit 200 can also be applied to the secondary side full bridge synchronous rectifier shown in FIG. 10 (f). Specifically, the gate drive circuit 200 can be used to drive a pair of a high-side transistor B and a low-side transistor A on the primary side, or a pair of a high-side transistor C and a low-side transistor D. Further, the gate drive circuit 200 can be used to drive a pair of a high-side transistor F and a low-side transistor E on the secondary side, or a pair of a high-side transistor G and a low-side transistor H.
  • the switching circuit is used in various applications such as a motor drive circuit in addition to a power supply, and the present invention can be applied to applications other than the power supply.
  • the embodiment merely shows the principle and application of the present invention, and the embodiment includes many modifications and arrangement changes within a range that does not deviate from the idea of the present invention defined in the claims. Is recognized.
  • the present invention can be used in a switching circuit.

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Abstract

スイッチング回路１００は、ＮチャンネルのハイサイドトランジスタＭＨおよびローサイドトランジスタＭＬを含む。ＰＭＯＳトランジスタのスイッチＳＷ１および整流素子Ｄ１は、定電圧ＶＲＥＧが供給される定電圧ラインとブートストラップラインＶＢの間に直列に設けられる。比較回路２１０は、ブートストラップラインＶＢとスイッチングラインＶＳの間の電位差であるハイサイド電源電圧ＶＢＳを電源として動作し、ハイサイド電源電圧ＶＢＳとしきい値電圧ＶＴＨとの大小関係を示す検出信号ＯＶＤＥＴを生成する。レベルシフト回路２２０は、検出信号ＯＶＤＥＴを接地電圧がローである信号にレベルシフトダウンする。ＰＭＯＳ用ドライバ２１２は、レベルシフト回路２２０の出力に応じて、ローサイドトランジスタＭＬのスイッチングと非同期でスイッチＳＷ１を駆動する。

Description

スイッチング回路のゲート駆動回路およびスイッチング電源の制御回路
　本開示は、スイッチング回路に関する。
　ＤＣ／ＤＣコンバータや、ＡＣ／ＤＣコンバータ、インバータをはじめとするパワーエレクトロニクスの分野において、ハーフブリッジ回路やフルブリッジ回路などのスイッチング回路が用いられる。
　図１は、スイッチング回路１００Ｒの回路図である。スイッチング回路１００Ｒは、直列に接続されるハイサイドトランジスタＭＨおよびローサイドトランジスタＭＬと、それらを駆動するゲート駆動回路２００Ｒを備える。ゲート駆動回路２００Ｒは、ハイサイドトランジスタＭＨおよびローサイドトランジスタＭＬのオン、オフを制御することにより、スイッチング端子ＳＷを、ハイ状態（入力電圧ＶＩＮ）およびロー状態（接地電圧０Ｖ）の二状態、あるいはそれにハイインピーダンス状態を加えた３状態で切り替える。
　ゲート駆動回路２００Ｒは、ハイサイドドライバ２０２、ローサイドドライバ２０４および整流素子Ｄ１を備える。ハイサイドトランジスタＭＨはＮチャンネルトランジスタであり、それをターンオンするためには、入力電圧ＶＩＮより高い駆動電圧が必要となる。入力電圧ＶＩＮより高い駆動電圧を生成するために、ブートストラップ回路が利用される。整流素子Ｄ１は、外付けのブートストラップキャパシタＣＢとともにブートストラップ回路を構成する。ブートストラップキャパシタＣＢの一端は、スイッチング回路１００のスイッチング端子ＳＷと接続され、その他端には、整流素子Ｄ１を介して、定電圧ＶＲＥＧが印加される。
　スイッチング端子ＳＷがロー（すなわち０Ｖ）であるとき、ブートストラップキャパシタＣＢは定電圧ＶＲＥＧで充電される。ローサイドドライバ２０４をロー出力、ハイサイドドライバ２０２をハイ出力とすると、ハイサイドトランジスタＭＨのゲートにはブートストラップ電圧ＶＢが印加される。スイッチング端子ＳＷの電圧ＶＳ、すなわちハイサイドトランジスタＭＨのソース電圧が上昇すると、それにともなってブートストラップ電圧ＶＢが上昇するため、ハイサイドトランジスタＭＨのゲートソース間に、しきい値より大きな駆動電圧を印加することができる。
　スイッチング素子としては、従来、シリコン（Ｓｉ）のＭＯＳＦＥＴやバイポーラトランジスタが用いられていたが、近年、その代替として、窒化ガリウム（ＧａＮ）を用いた高電子移動度トランジスタ（ＨＥＭＴ：High Electron Mobility Transistor）が注目されている。ＧａＮ－ＨＥＭＴは、優れた高周波数特性、低い動作抵抗と高い耐圧を有しており、Ｓｉデバイスとの置き換えにより、ＤＣ／ＤＣコンバータの高効率化、小型化が期待される。
　図１において、ハイサイドトランジスタＭＨおよびローサイドトランジスタＭＬをＧａＮ－ＨＥＭＴで構成すると、ブートストラップキャパシタＣＢに過電圧が印加されるおそれがある。この理由を説明する。
　ハイサイドトランジスタＭＨとローサイドトランジスタＭＬが同時にオンすると、貫通電流が流れるため、それを防止するために、ハイサイドトランジスタＭＨとローサイドトランジスタＭＬが両方オフとなるデッドタイムが挿入される。ＤＣ／ＤＣコンバータをはじめとするいくつかのアプリケーションでは、スイッチング回路１００がロー出力からハイ出力に遷移するときのデッドタイムの間、ローサイドトランジスタＭＬには逆電流が流れる。Ｓｉ－ＭＯＳＦＥＴの場合、スイッチング端子ＳＷの電圧ＶＳは、ローサイドトランジスタＭＬのボディダイオードによって、－Ｖｆにクランプされる。したがって整流素子Ｄ１の電圧降下を無視すれば、ブートストラップキャパシタＣＢの両端間に印加される電圧は、ＶＲＥＧ＋Ｖｆにクランプされる。
　これに対して、ＧａＮ－ＨＥＭＴはボディダイオードを有しておらず、ローサイドトランジスタＭＬに逆電流が流れるとき、ドレインソース間電圧ＶＤＳが数Ｖと非常に大きくなる。そのため、ブートストラップキャパシタＣＢの両端間には、ＶＲＥＧ＋ＶＤＳの電圧が印加され、過充電状態となる。
　ブートストラップキャパシタＣＢが過充電された状態で、ハイサイドドライバ２０２がハイを出力すると、ハイサイドトランジスタＭＨのゲートソース間に過電圧が印加され、素子の信頼性が低下することとなる。
　この問題を解決するために、ブートストラップキャパシタＣＢの両端間電圧ＶＢＳをクランプする必要がある。たとえば特許文献１には関連技術が開示されている。図２は、従来の駆動回路２００Ｓの回路図である。具体的には特許文献１の駆動回路２００Ｓでは、ブートストラップ用の整流素子（ダイオード）Ｄ１と直列にスイッチ（ＰＭＯＳトランジスタ）ＳＷ１が挿入される。
　抵抗Ｒ１１，Ｒ１２は、ブートストラップ端子の電圧ＶＢを、接地電圧との間で分圧する。抵抗Ｒ２１，Ｒ２２は、定電圧ＶＲＥＧを、スイッチング端子の電圧ＶＳとの間で分圧する。分圧後の電圧Ｖ１，Ｖ２は、スイッチＳＷ１１，ＳＷ１２を介してコンパレータ２０８に入力される。スイッチＳＷ１１，ＳＷ１２は、ローサイドトランジスタＭＬがオンの期間、オンとなるように制御される。ローサイドトランジスタＭＬがオンの期間は、ＶＳ≒０Ｖとなるから、ブートストラップ端子の電圧ＶＢ、すなわちブートストラップキャパシタＣＢの両端間電圧ＶＢＳを、定電圧ＶＲＥＧにもとづくしきい値と比較することが可能となる。コンパレータ２０８の出力は、ＰＭＯＳトランジスタＳＷ１のゲートに入力される。
米国特許出願公開第２０１３／０２４１６２１Ａ１号明細書
　特許文献１に記載の技術では、ローサイドトランジスタＭＬがオンの期間のみ、コンパレータＳＷ１の電圧比較が行われており、ローサイドトランジスタＭＬがオフの期間は、スイッチＳＷ１１，ＳＷ１２がオフとなり、コンパレータ２０８の入力電圧が保持され、比較結果も維持される。スイッチＳＷ１１，ＳＷ１２がオフの期間、コンパレータ２０８の入力はハイインピーダンスとなり、ノイズの影響を受けやすい。したがってローサイドトランジスタＭＬがオフの期間に、コンパレータ２０８の入力端子にノイズが混入すると、コンパレータ２０８による誤検出が発生する。
　本開示は係る課題に鑑みてなされたものであり、そのある態様の例示的な目的のひとつは、ノイズ耐性を高めつつ、ブートストラップキャパシタの過充電を抑制可能なゲート駆動回路の提供にある。
　本開示のある態様は、Ｎチャンネルのハイサイドトランジスタおよびローサイドトランジスタを含むスイッチング回路のゲート駆動回路に関する。ゲート駆動回路は、ハイサイドトランジスタのソースおよびローサイドトランジスタのドレインと接続されるとともに、ブートストラップキャパシタの一端が接続されているスイッチング端子と、ブートストラップキャパシタの他端が接続されるブートストラップ端子と、スイッチング端子と接続されるスイッチングラインと、ブートストラップ端子と接続されるブートストラップラインと、その出力がハイサイドトランジスタのゲートと接続され、その上側電源ノードがブートストラップラインと接続され、その下側電源ノードが、スイッチングラインと接続されるハイサイドドライバと、その出力がローサイドトランジスタのゲートと接続されるローサイドドライバと、定電圧が供給される定電圧ラインとブートストラップラインの間に直列に設けられるＰＭＯＳ（P-channel Metal Oxide Semiconductor）トランジスタのスイッチおよび整流素子と、ブートストラップラインとスイッチングラインの間の電位差であるハイサイド電源電圧を電源として動作し、ハイサイド電源電圧としきい値電圧との大小関係を示す検出信号を生成する比較回路と、検出信号を接地電圧がローである信号にレベルシフトダウンするレベルシフト回路と、レベルシフト回路の出力に応じて、ローサイドトランジスタのスイッチングと非同期でスイッチを駆動するＰＭＯＳ用ドライバと、を備える。
　なお、以上の構成要素の任意の組み合わせや、各構成要素や表現を、方法、装置、システムなどの間で相互に置換したものもまた、本発明の態様として有効である。
　本開示のある態様によれば、ノイズ耐性を高めつつ、ブートストラップキャパシタの過充電を抑制できる。
スイッチング回路の回路図である。 従来の駆動回路の回路図である。 実施の形態に係るゲート駆動回路を備えるスイッチング回路のブロック図である。 図４（ａ）、（ｂ）は、図３のスイッチング回路の動作波形図（シミュレーション結果）である。 図３のスイッチング回路の動作波形図（シミュレーション結果）である。 レベルシフタの構成例を示す回路図である。 レベルシフタのさらに具体的な構成例を示す回路図である。 レベルシフタの別の構成例を示す回路図である。 実施の形態に係るスイッチング電源の制御回路のブロック図である。 図１０（ａ）～（ｆ）は、ゲート駆動回路を備える電源の回路図である。
（実施形態の概要）
　本開示のいくつかの例示的な実施形態の概要を説明する。この概要は、後述する詳細な説明の前置きとして、実施形態の基本的な理解を目的として、１つまたは複数の実施形態のいくつかの概念を簡略化して説明するものであり、発明あるいは開示の広さを限定するものではない。またこの概要は、考えられるすべての実施形態の包括的な概要ではなく、実施形態の欠くべからざる構成要素を限定するものではない。便宜上、「一実施形態」は、本明細書に開示するひとつの実施形態（実施例や変形例）または複数の実施形態（実施例や変形例）を指すものとして用いる場合がある。
　一実施形態は、Ｎチャンネルのハイサイドトランジスタおよびローサイドトランジスタを含むスイッチング回路のゲート駆動回路に関する。ゲート駆動回路は、ハイサイドトランジスタのソースおよびローサイドトランジスタのドレインと接続されるとともに、ブートストラップキャパシタの一端が接続されているスイッチング端子と、ブートストラップキャパシタの他端が接続されるブートストラップ端子と、スイッチング端子と接続されるスイッチングラインと、ブートストラップ端子と接続されるブートストラップラインと、その出力がハイサイドトランジスタのゲートと接続され、その上側電源ノードがブートストラップラインと接続され、その下側電源ノードが、スイッチングラインと接続されるハイサイドドライバと、その出力がローサイドトランジスタのゲートと接続されるローサイドドライバと、定電圧が供給される定電圧ラインとブートストラップラインの間に直列に設けられるＰＭＯＳ（P-channel Metal Oxide Semiconductor）トランジスタのスイッチおよび整流素子と、ブートストラップラインとスイッチングラインの間の電位差であるハイサイド電源電圧を電源として動作し、ハイサイド電源電圧としきい値電圧との大小関係を示す検出信号を生成する比較回路と、検出信号を接地電圧がローである信号にレベルシフトダウンするレベルシフト回路と、レベルシフト回路の出力に応じて、ローサイドトランジスタのスイッチングと非同期でスイッチを駆動するＰＭＯＳ用ドライバと、を備える。
　この構成によると、ローサイドトランジスタのオン、オフにかかわらず、常時、比較回路によってブートストラップキャパシタの両端間に生ずるハイサイド電源電圧を監視することができる。したがって、比較回路の入力がハイインピーダンスとなる期間が存在せず、ノイズ耐性を高めることができる。
　一実施形態において、レベルシフト回路は、検出信号のポジティブエッジ、ネガティブエッジそれぞれに応答して、所定のパルス幅を有するセットパルス、リセットパルスを生成するパルス発生器と、ソースがブートストラップラインと接続され、セットパルスに応じてオンとなる第１トランジスタと、ソースがブートストラップラインと接続され、リセットパルスに応じてオンとなる第２トランジスタと、を含むオープンドレイン回路と、クロスカップルされた第１トランジスタおよび第２トランジスタを含み、オープンドレイン回路の出力に応答して状態遷移するラッチ回路と、を含み、ラッチ回路の状態に応じた信号を出力してもよい。
　この構成によれば、ハイサイドの検出信号を低遅延でローサイドに伝送することができる。
　一実施形態において、レベルシフト回路は、電源ラインと接地ラインの間に設けられ、ラッチ回路の相補的な第１ノードおよび第２ノードのうち、レベルシフト回路の出力に応じた一方をローに固定するラッチ安定化回路をさらに含んでもよい。ラッチ安定化回路によってレベルシフト回路の出力に応じて、第１ノードと第２ノードに作用することにより、ラッチ回路の状態を固定することができる。ラッチ安定化回路は、ラッチ回路の状態を遷移させる必要はないため、動作電流は非常に少なくて済む。加えて、ラッチ安定化回路は、ハイサイドラインとスイッチングラインの間に設けられ、それらの電位差は、５Ｖや１２Ｖ程度であるため、ラッチ回路の状態を固定するために、電位差が数百Ｖであるハイサイドラインと接地ラインの間に電流を流す場合に比べて、消費電力を大幅に削減できる。
（実施形態）
　以下、実施の形態について図面を参照しながら説明する。各図面に示される同一または同等の構成要素、部材、処理には、同一の符号を付するものとし、適宜重複した説明は省略する。また、実施の形態は、発明を限定するものではなく例示であって、実施の形態に記述されるすべての特徴やその組み合わせは、必ずしも発明の本質的なものであるとは限らない。
　本明細書において、「部材Ａが、部材Ｂと接続された状態」とは、部材Ａと部材Ｂが物理的に直接的に接続される場合のほか、部材Ａと部材Ｂが、それらの電気的な接続状態に実質的な影響を及ぼさない、あるいはそれらの結合により奏される機能や効果を損なわせない、その他の部材を介して間接的に接続される場合も含む。
　同様に、「部材Ｃが、部材Ａと部材Ｂの間に設けられた状態」とは、部材Ａと部材Ｃ、あるいは部材Ｂと部材Ｃが直接的に接続される場合のほか、それらの電気的な接続状態に実質的な影響を及ぼさない、あるいはそれらの結合により奏される機能や効果を損なわせない、その他の部材を介して間接的に接続される場合も含む。
　図３は、実施の形態に係るゲート駆動回路２００を備えるスイッチング回路１００のブロック図である。スイッチング回路１００は、ハイサイドトランジスタＭＨ、ローサイドトランジスタＭＬ、ブートストラップキャパシタＣＢおよびゲート駆動回路２００を備える。ハイサイドトランジスタＭＨおよびローサイドトランジスタＭＬは、ＧａＮ－ＨＥＭＴ（ＧａＮ－ＦＥＴ）である。
　ゲート駆動回路２００は、ハイサイドトランジスタＭＨおよびローサイドトランジスタＭＬを制御する。ゲート駆動回路２００は、ハイサイドパルスＳＨがハイのとき、ハイサイドトランジスタＭＨをオン、ローのとき、ハイサイドトランジスタＭＨをオフする。またゲート駆動回路２００は、制御信号ＳＬがハイのとき、ローサイドトランジスタＭＬをオン、ローのとき、ローサイドトランジスタＭＬをオフする。
　ゲート駆動回路２００は、ハイサイドドライバ２０２、ローサイドドライバ２０４、レベルシフタ２０６、ダイオード（整流素子）Ｄ１、スイッチＳＷ１、比較回路２１０、レベルシフト回路２２０Ｄ、ＰＭＯＳ用ドライバ２１２を備え、ひとつの半導体基板に集積化されている。
　ゲート駆動回路２００の出力ピンＨＯは、ハイサイドトランジスタＭＨのゲートと接続され、スイッチングピン（端子）ＶＳは、ハイサイドトランジスタＭＨのソースおよびローサイドトランジスタＭＬのドレインと接続される。ゲート駆動回路２００の出力ピンＬＯは、ローサイドトランジスタＭＬのゲートと接続される。
　ローサイドドライバ２０４は、ローサイドパルスＳＬにもとづいてローサイドトランジスタＭＬを駆動する。具体的にはローサイドドライバ２０４は、ローサイドパルスＳＬがハイのときハイ電圧ＶＲＥＧを、ローサイドパルスＳＬがローのときロー電圧（０Ｖ）を、ローサイドトランジスタＭＬのゲートに印加する。
　ブートストラップキャパシタＣＢの一端はＶＳピンと接続され、その他端はＶＢピンと接続されている。ＶＳピンと接続される配線をスイッチングラインＶＳと称する。同様にＶＢピンと接続される配線をブートストラップラインＶＢと称する。
　レベルシフタ２０６は、ハイサイドパルスＳＨをレベルシフトし、ハイサイドドライバ２０２に供給する。ハイサイドドライバ２０２は、その出力がハイサイドトランジスタＭＨのゲートと接続され、その上側電源ノードＮ１がブートストラップラインＶＢと接続され、その下側電源ノードＮ２が、スイッチングラインＶＳと接続される。ハイサイドドライバ２０２は、ブートストラップピンＶＢとスイッチングピンＶＳの電位差ＶＢＳ＝ＶＢ－ＶＳ、つまりブートストラップキャパシタＣＢの両端間電圧を電源電圧として動作する。したがって、ＶＢＳをハイサイド電源電圧と称する。
　ハイサイドドライバ２０２は、レベルシフト後のハイサイドパルスＳＨ’に応じて、ハイサイドトランジスタＭＨを駆動する。具体的には、ハイサイドドライバ２０２は、ハイサイドパルスＳＨがハイのときハイ電圧ＶＢを、ハイサイドパルスＳＨがローのときロー電圧ＶＳを、ハイサイドトランジスタＭＨのゲートに印加する。
　ＰＭＯＳトランジスタであるスイッチＳＷ１と、整流素子であるダイオードＤ１は、定電圧ＶＲＥＧが供給される定電圧ライン（ＲＥＧラインと称する）とブートストラップラインＶＢの間に直列に設けられる。
　比較回路２１０は、ブートストラップラインＶＢとスイッチングラインＶＳの間の電位差ＶＢＳ（ハイサイド電源電圧）を電源として動作する。比較回路２１０は、ハイサイド電源電圧ＶＢＳをその目標電圧ＶＢＳ（ＲＥＦ）を規定するしきい値電圧ＶＴＨと比較し、それらの大小関係を示す過電圧検出信号ＯＶＤＥＴを生成する。検出信号ＯＶＤＥＴは、ＶＢＳ＞ＶＴＨの過電圧状態においてハイ、ＶＢＳ＜ＶＴＨのときローとなる。比較回路２１０は、電圧コンパレータを用いて構成することができる。
　レベルシフト回路２３０は、検出信号ＯＶＤＥＴを、接地電圧がローである信号ＬＶＳ＿ＯＵＴにレベルシフトダウンする。
　ＰＭＯＳ用ドライバ２１２は、レベルシフト回路２３０の出力ＬＶＳ＿ＯＵＴに応じて、ハイサイドトランジスタＭＨおよびローサイドトランジスタＭＬのスイッチングと非同期でスイッチＳＷ１を駆動する。スイッチＳＷ１は、過電圧検出信号ＯＶＤＥＴがハイ（ＶＢＳ＞ＶＴＨ）のときオフ、過電圧検出信号ＯＶＤＥＴがロー（ＶＢＳ＜ＶＴＨ）のときにオンとなる。
　以上がゲート駆動回路２００およびスイッチング回路１００の構成である。続いてその動作を説明する。図４（ａ）、（ｂ）は、図３のスイッチング回路１００の動作波形図（シミュレーション結果）である。図４（ｂ）は、図４（ａ）の時間軸を拡大したものである。シミュレーションは、ＶＣＣ＝ＶＲＥＧ＝５Ｖ、発振周波数１ＭＨｚ、オン時間Ｔｏｎ＝５０ｎｓ、ＶＩＮ＝９０Ｖ、デッドタイム３０ｎｓ、ＣＢ＝１μｓの条件で行った。
　図５は、電圧ＶＢ，ＶＳ、ハイサイド電源電圧ＶＢＳ、過電圧検出信号ＯＶＤＥＴ、スイッチＳＷ１のゲート電圧ＶＰＧＡＴＥの波形図（シミュレーション結果）である。ハイサイド電源電圧ＶＢＳがしきい値ＶＴＨを超えると、過電圧検出信号ＯＶＤＥＴがハイ、ＰＧＡＴＥ信号がハイとなり、スイッチＳＷ１がオフする。この間、ハイサイド電源電圧ＶＢＳは低下していく。そしてハイサイド電源電圧ＶＢＳがしきい値ＶＴＨを下回ると、過電圧検出信号ＯＶＤＥＴがロー、ＰＧＡＴＥ信号がローとなり、スイッチＳＷ１がオンする。この間、ブートストラップ回路がアクティブとなり、ハイサイド電源電圧ＶＢＳは、スイッチング電圧ＶＳがスイッチングするたびに上昇する。この例では、ハイサイド電源電圧ＶＢＳのリップル幅は７０ｍＶと非常に小さい。
　以上がスイッチング回路１００の動作である。実施の形態に係るゲート駆動回路２００によれば、ローサイドトランジスタＭＬのオン、オフにかかわらず、常時、比較回路２１０によってブートストラップキャパシタＣＢの両端間に生ずるハイサイド電源電圧ＶＢＳを監視することができる。したがって、比較回路２１０の入力がハイインピーダンスとなる期間が存在せず、ノイズ耐性を高めることができる。
　従来技術では、比較回路２１０の停止期間が存在するため、ハイサイド電源電圧ＶＢＳのリップルが大きくなる。これに対して実施の形態に係るゲート駆動回路２００によれば、ハイサイド電源電圧ＶＢＳのリップルを小さくできる。
　図６は、レベルシフト回路２２０Ｄの構成例を示す回路図である。レベルシフト回路２２０Ｄは、ＶＢをハイ、ＶＳをローとする入力信号ＬＶＳ＿ＩＮ（上述の検出信号ＯＶＤＥＴ）を、電源電圧ＶＣＣ（あるいはＶＲＥＧ）ハイ、接地電圧０Ｖをローとする出力信号ＬＶＳ＿ＯＵＴ（ＬＶＳ＿ＯＵＴ）に変換するレベルシフトダウン回路である。
　レベルシフト回路２２０Ｄは、パルス発生器２３０Ｄ、オープンドレイン回路２３２Ｄ、ラッチ回路２４０Ｄ、ロジック回路２６０Ｄ、ラッチ安定化回路２８０Ｄ、を有する。
　パルス発生器２３０Ｄは、ワンショット回路であり、入力信号ＬＶＳ＿ＩＮのポジティブエッジ、ネガティブエッジに応答して、所定のパルス幅の期間、ローとなる負論理のセットパルスＳＥＴ、リセットパルスＲＳＴを生成する。
　オープンドレイン回路２３２Ｄは、ＰＭＯＳトランジスタＭＰ１１，ＭＰ１２を備える。第１トランジスタＭＰ１１は、ソースがブートストラップラインＶＢと接続され、セットパルスＳＥＴに応じてオンとなる。第２トランジスタＭＰ１２は、ソースがブートストラップラインＶＢと接続され、リセットパルスＲＳＴに応じてオンとなる。
　ラッチ回路２４０Ｄは、ＰＭＯＳトランジスタＭＰ２１，ＭＰ２２を含む。第１トランジスタＭＰ２１および第２トランジスタＭＰ２２は、クロスカップルされ、オープンドレイン回路２３２Ｄの出力に応答して状態遷移する。
　ラッチ安定化回路２８０Ｄは、ラッチ回路２４０Ｄの相補的な第１ノードＮ２１および第２ノードＮ２２のうち、レベルシフト回路２２０Ｄの出力ＬＶＳ＿ＯＵＴに応じた一方をハイに固定する。
　ロジック回路２６０Ｄは、ラッチ回路２４０の出力（第１ノードＮ２１、第２ノードＮ２２の電圧の少なくとも一方）を受け、レベルシフト出力信号ＬＶＳ＿ＯＵＴを生成する。
　ラッチ安定化回路２８０Ｄは、ラッチ回路２４０Ｄの相補的な第１ノードＮ２１および第２ノードＮ２２のうち、レベルシフト回路２２０の出力ＬＶＳ＿ＯＵＴのレベル（ハイ、ロー）に応じた一方のローを維持するように構成される。
　たとえばラッチ安定化回路２８０Ｄは、ＬＶＳ＿ＯＵＴがハイ、すなわち第１ノードＮ２１がハイのときに、第１ノードＮ２１のハイを維持するように動作し、ＬＶＳ＿ＯＵＴがロー、すなわち第２ノードＮ２２がハイのときに、第２ノードＮ２２のハイを維持するように動作する。
　あるいは反対に、ラッチ安定化回路２８０Ｄは、ＬＶＳ＿ＯＵＴがハイ、すなわち第１ノードＮ２１がハイのときに、第２ノードＮ２２のローを維持するように動作し、ＬＶＳ＿ＯＵＴがロー、すなわち第２ノードＮ２２がハイのときに、第１ノードＮ２１のローを維持するように構成されてもよい。
　図７は、レベルシフト回路２２０Ｄのさらに具体的な構成例を示す回路図である。ロジック回路２６０Ｄは、レベルシフタ兼ラッチ回路２６２Ｄ、インバータＩＮＶ１，ＩＮＶ２を含む。
　レベルシフタ兼ラッチ回路２６２Ｄは、ラッチ回路２４０Ｄの出力を受け、ラッチする。レベルシフタ兼ラッチ回路２６２Ｄは、ラッチ回路２４０の出力を、電圧ＶＣＣをハイレベル、電圧０Ｖをローレベルとする信号にシフトダウンする。レベルシフタ兼ラッチ回路２６２は、トランジスタＭＮ３１，ＭＮ３２，ＭＰ３３～ＭＰ３８を含む。レベルシフタ兼ラッチ回路２６２Ｄの出力は、２段のインバータＩＮＶ、ＩＮＶ２を経て出力される。
　ラッチ安定化回路２８０Ｄは、スイッチＳＷ１、第２スイッチＳＷ２、第１インピーダンス素子２８４＿１、第２インピーダンス素子２８４＿２、第１カレントミラー回路２８６＿１、第２カレントミラー回路２８６＿２を含む。第１スイッチＳＷ１は、レベルシフト回路２２０の出力ＬＶＳ＿ＯＵＴが第１レベル（ハイ）のときにオンとなる。第１インピーダンス素子２８４＿１は、第１スイッチＳＷ１と直列に接続される。第１カレントミラー回路２８６＿１は、第１インピーダンス素子２８４＿１に流れる電流をコピーし、第１ノードＮ２１に電流ＩＡＵＸ＿ＳＥＴをソースする。これにより、ノードＮ２１がプルアップされる。
　第２スイッチＳＷ２は、レベルシフト回路２２０Ｄの出力ＬＶＳ＿ＯＵＴが第２レベル（ロー）のときにオンとなる。第２インピーダンス素子２８４＿２は、第２スイッチＳＷ２と直列に接続される。第２カレントミラー回路２８６＿２は、第２インピーダンス素子２８４＿２に流れる電流をコピーし、第２ノードＮ２２に電流ＩＡＵＸ＿ＲＳＴをソースする。これにより、ノードＮ２２がプルアップされる。
　図８は、レベルシフト回路２２０Ｄの別の構成例（２２０Ｅ）を示す回路図である。図８のレベルシフト回路２２０Ｅは、図７のレベルシフト回路２２０Ｄに加えて、アシスト回路２５０Ｅを備える。アシスト回路２５０Ｅは、セットパルスＳＥＴに応答して第２ノードＮ２２からアシスト電流ＩＡＳＳＴ＿ＳＥＴをシンクし、リセットパルスＲＳＴに応答して第１ノードＮ２１からアシスト電流ＩＡＳＳＴ＿ＲＳＴをシンクする。アシスト回路２５０Ｅを追加することにより、さらに高速化が可能となる。
　続いてスイッチング回路１００および駆動回路２００の用途を説明する。ゲート駆動回路２００は、絶縁型あるいは非絶縁型電源に利用できる。図９は、実施の形態に係るスイッチング電源のブロック図である。このスイッチング電源３００は、降圧（Buck）コンバータであり、ハイサイドトランジスタＭＨ、ローサイドトランジスタＭＬ、インダクタＬ１、出力キャパシタＣ１および制御回路４００を備える。制御回路４００は、上述のゲート駆動回路２００に加えて、フィードバック回路４１０を備える。フィードバック回路４１０は、スイッチング電源３００の出力信号（出力電圧ＶＯＵＴあるいは出力電流ＩＯＵＴ）にもとづくフィードバック信号ＶＦＢを受け、フィードバック信号ＶＦＢが所定の目標値に近づくようにデューティ比や周波数が変化するパルス信号ＳＨ，ＳＬを生成する。フィードバック回路４１０は、パルス幅変調器やパルス周波数変調器などを含むことができ、アナログ回路（エラーアンプ）やデジタル回路（補償器）で構成することができる。
　図１０（ａ）～（ｆ）は、ゲート駆動回路２００を備える電源の回路図である。ゲート駆動回路２００は、図１０（ａ）に示す降圧コンバータのトランジスタＡ，Ｂのペアの駆動に適用できる。
　ゲート駆動回路２００は、図１０（ｂ）に示すフォワードコンバータにも適用可能である。具体的にはゲート駆動回路２００は、一次側のハイサイドトランジスタＢとローサイドトランジスタＡのペアの駆動に利用できる。
　ゲート駆動回路２００は、図１０（ｃ）に示すハーフブリッジコンバータにも適用可能である。具体的にはゲート駆動回路２００は、一次側のハイサイドトランジスタＢとローサイドトランジスタＡのペアの駆動に利用できる。
　ゲート駆動回路２００は、図１０（ｄ）に示すフルブリッジブリッジコンバータにも適用可能である。具体的にはゲート駆動回路２００は、一次側のハイサイドトランジスタＢとローサイドトランジスタＡのペア、一次側のハイサイドトランジスタＤとローサイドトランジスタＣのペアに利用できる。
　ゲート駆動回路２００は、図１０（ｅ）に示すカレントダブラ同期整流器にも適用可能である。具体的にはゲート駆動回路２００は、一次側のハイサイドトランジスタＢとローサイドトランジスタＡのペアの駆動に利用できる。
　ゲート駆動回路２００は、図１０（ｆ）に示す二次側フルブリッジ同期整流器にも適用可能である。具体的にはゲート駆動回路２００は、一次側のハイサイドトランジスタＢとローサイドトランジスタＡのペア、あるいはハイサイドトランジスタＣとローサイドトランジスタＤのペアの駆動に利用できる。またゲート駆動回路２００は、二次側のハイサイドトランジスタＦとローサイドトランジスタＥのペア、あるいはハイサイドトランジスタＧとローサイドトランジスタＨのペアの駆動に利用できる。
　実施の形態は例示であり、それらの各構成要素や各処理プロセスの組み合わせにいろいろな変形例が可能なこと、またそうした変形例も本発明の範囲にあることは当業者に理解されるところである。以下、こうした変形例について説明する。
　スイッチング回路は、電源のほか、モータ駆動回路などさまざまな用途で使用されており、本発明は電源以外の用途にも適用可能である。
　実施の形態は、本発明の原理、応用を示しているにすぎず、実施の形態には、請求の範囲に規定された本発明の思想を逸脱しない範囲において、多くの変形例や配置の変更が認められる。
　本発明は、スイッチング回路に利用できる。
　１００　スイッチング回路
　ＭＨ　ハイサイドトランジスタ
　ＭＬ　ローサイドトランジスタ
　ＣＢ　ブートストラップキャパシタ
　２００　ゲート駆動回路
　２０２　ハイサイドドライバ
　２０４　ローサイドドライバ
　２０６　レベルシフタ
　Ｄ１　ダイオード
　ＳＷ１　スイッチ
　２１０　比較回路
　２１２　ＰＭＯＳ用ドライバ
　２２０　レベルシフト回路
　２３０Ｄ　パルス発生器
　２３２Ｄ　オープンドレイン回路
　２４０Ｄ　ラッチ回路
　２６０Ｄ　ロジック回路
　２６２Ｄ　レベルシフタ兼ラッチ回路
　２８０Ｄ　ラッチ安定化回路
　ＩＮＶ１，ＩＮＶ２　インバータ
　３００　ＤＣ／ＤＣコンバータ
　３１０　コントローラ

Claims (5)

  1. 　Ｎチャンネルのハイサイドトランジスタおよびローサイドトランジスタを含むスイッチング回路のゲート駆動回路であって、
    　前記ハイサイドトランジスタのソースおよび前記ローサイドトランジスタのドレインと接続されるとともに、ブートストラップキャパシタの一端が接続されているスイッチング端子と、
    　前記ブートストラップキャパシタの他端が接続されるブートストラップ端子と、
    　前記スイッチング端子と接続されるスイッチングラインと、
    　前記ブートストラップ端子と接続されるブートストラップラインと、
    　その出力が前記ハイサイドトランジスタのゲートと接続され、その上側電源ノードが前記ブートストラップラインと接続され、その下側電源ノードが、前記スイッチングラインと接続されるハイサイドドライバと、
    　その出力が前記ローサイドトランジスタのゲートと接続されるローサイドドライバと、
    　定電圧が供給される定電圧ラインと前記ブートストラップラインの間に直列に設けられるＰＭＯＳ（P-channel Metal Oxide Semiconductor）トランジスタのスイッチおよび整流素子と、
    　前記ブートストラップラインと前記スイッチングラインの間の電位差であるハイサイド電源電圧を電源として動作し、前記ハイサイド電源電圧としきい値電圧との大小関係を示す検出信号を生成する比較回路と、
    　前記検出信号を接地電圧がローである信号にレベルシフトダウンするレベルシフト回路と、
    　前記レベルシフト回路の出力に応じて、前記ハイサイドトランジスタのスイッチングと非同期で前記スイッチを駆動するＰＭＯＳ用ドライバと、
    　を備えることを特徴とするゲート駆動回路。
  2. 　前記レベルシフト回路は、
    　前記検出信号のポジティブエッジ、ネガティブエッジそれぞれに応答して、所定のパルス幅を有するセットパルス、リセットパルスを生成するパルス発生器と、
    　ソースが前記ブートストラップラインと接続され、前記セットパルスに応じてオンとなる第１トランジスタと、ソースが前記ブートストラップラインと接続され、前記リセットパルスに応じてオンとなる第２トランジスタと、を含むオープンドレイン回路と、
    　クロスカップルされた第１トランジスタおよび第２トランジスタを含み、前記オープンドレイン回路の出力に応答して状態遷移するラッチ回路と、
    　を含み、前記ラッチ回路の状態に応じた信号を出力することを特徴とする請求項１に記載のゲート駆動回路。
  3. 　前記レベルシフト回路は、電源ラインと接地ラインの間に設けられ、前記ラッチ回路の相補的な第１ノードおよび第２ノードのうち、前記レベルシフト回路の出力に応じた一方をローに固定するラッチ安定化回路をさらに含むことを特徴とする請求項２に記載のゲート駆動回路。
  4. 　請求項１から３のいずれかに記載のゲート駆動回路を備えることを特徴とするスイッチング電源の制御回路。
  5. 　請求項１から３のいずれかに記載のゲート駆動回路を備えることを特徴とするスイッチング電源。
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