WO2023140353A1 - ゲート駆動回路、スイッチング回路、スイッチング電源およびその制御回路 - Google Patents

ゲート駆動回路、スイッチング回路、スイッチング電源およびその制御回路 Download PDF

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WO2023140353A1
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switch
circuit
line
switching
bootstrap
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大地 中島
智文 篠崎
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ローム株式会社
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    • H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
    • H02M—APPARATUS FOR CONVERSION BETWEEN AC AND AC, BETWEEN AC AND DC, OR BETWEEN DC AND DC, AND FOR USE WITH MAINS OR SIMILAR POWER SUPPLY SYSTEMS; CONVERSION OF DC OR AC INPUT POWER INTO SURGE OUTPUT POWER; CONTROL OR REGULATION THEREOF
    • H02M1/00—Details of apparatus for conversion
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    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
    • Y02B—CLIMATE CHANGE MITIGATION TECHNOLOGIES RELATED TO BUILDINGS, e.g. HOUSING, HOUSE APPLIANCES OR RELATED END-USER APPLICATIONS
    • Y02B70/00—Technologies for an efficient end-user side electric power management and consumption
    • Y02B70/10—Technologies improving the efficiency by using switched-mode power supplies [SMPS], i.e. efficient power electronics conversion e.g. power factor correction or reduction of losses in power supplies or efficient standby modes

Definitions

  • the present disclosure relates to switching circuits.
  • switching circuits such as half-bridge circuits and full-bridge circuits are used.
  • FIG. 1 is a circuit diagram of the switching circuit 100R.
  • the switching circuit 100R includes a high-side transistor MH and a low-side transistor ML that are connected in series, and a gate drive circuit 200R that drives them.
  • the gate drive circuit 200R controls the on/off of the high-side transistor MH and the low-side transistor ML to switch the switching terminal SW between two states, high state (input voltage V IN ) and low state (ground voltage 0 V), or three states including a high impedance state.
  • the gate drive circuit 200R comprises a high side driver 202, a low side driver 204 and a diode D1.
  • High-side transistor MH is an N-channel transistor and requires a drive voltage higher than the input voltage VIN to turn it on.
  • a bootstrap circuit is utilized to generate a drive voltage higher than the input voltage VIN .
  • Diode D1 forms a bootstrap circuit with an external bootstrap capacitor CB .
  • One end of the bootstrap capacitor CB is connected to the switching terminal SW of the switching circuit 100R, and the constant voltage V REG is applied to the other end via the diode D1.
  • the bootstrap capacitor CB When the switching terminal SW is low (ie 0V), the bootstrap capacitor CB is charged with a constant voltage V REG .
  • the low-side driver 204 When the low-side driver 204 outputs low and the high-side driver 202 outputs high, the bootstrap voltage VB is applied to the gate of the high-side transistor MH.
  • the voltage V S of the switching terminal SW that is, the source voltage of the high-side transistor MH rises, the bootstrap voltage VB rises accordingly, so that a driving voltage higher than the threshold can be applied between the gate and source of the high-side transistor MH.
  • GaN-HEMTs have excellent high-frequency characteristics, low operating resistance, and high withstand voltage, and are expected to improve efficiency and reduce the size of DC/DC converters by replacing Si devices.
  • a through current flows.
  • a dead time is inserted during which both the high-side transistor MH and the low-side transistor ML are turned off.
  • a reverse current flows through the low-side transistor ML during the dead time when the switching circuit 100R transitions from a low output to a high output.
  • the voltage VS of the switching terminal SW is clamped to -Vf by the body diode of the low side transistor ML. Therefore, ignoring the voltage drop across diode D1, the voltage applied across bootstrap capacitor C B is clamped to V REG +Vf.
  • a GaN-HEMT does not have a body diode, and when a reverse current flows through the low-side transistor ML, the drain-source voltage VDS is as large as several volts. Therefore, a voltage of V REG +V DS is applied across the bootstrap capacitor CB , resulting in an overcharged state.
  • the high-side driver 202 outputs a high signal while the bootstrap capacitor CB is overcharged, an overvoltage is applied between the gate and source of the high-side transistor MH, degrading the reliability of the device.
  • FIG. 2 is a circuit diagram of a conventional drive circuit 200S. Specifically, in the drive circuit 200S of Patent Document 1, a switch (PMOS transistor) SW1 is inserted in series with a bootstrap rectifier (diode) D1.
  • a switch PMOS transistor
  • D1 bootstrap rectifier
  • Resistors R11 and R12 divide the voltage VB at the bootstrap terminal with the ground voltage. Resistors R21 and R22 divide the constant voltage VREG with the voltage VS at the switching terminal.
  • the divided voltages V 1 and V 2 are input to the comparator 208 via the switches SW11 and SW12.
  • the switches SW11 and SW12 are controlled to be on while the low-side transistor ML is on. Since V S ⁇ 0 V while the low-side transistor ML is on, the voltage V B at the bootstrap terminal, that is, the voltage V BS across the bootstrap capacitor C B can be compared with the threshold value based on the constant voltage V REG .
  • the output of comparator 208 is input to the gate of PMOS transistor SW1.
  • the present disclosure has been made in view of such problems, and one exemplary purpose of certain aspects thereof is to provide a gate drive circuit capable of suppressing overcharging of a bootstrap capacitor.
  • the gate drive circuit includes a switching terminal connected to the source of the high-side transistor and the drain of the low-side transistor, a bootstrap terminal to which the other end of the bootstrap capacitor is connected, a switching line connected to the switching terminal, a bootstrap line connected to the bootstrap terminal, a high-side driver whose output is connectable to the gate of the high-side transistor, whose upper power supply node is connected to the bootstrap line and whose lower power supply node is connected to the switching line, and whose output is the low-side transistor.
  • a low-side driver connectable to a gate; a first switch, which is a PMOS (P-channel Metal Oxide Semiconductor) transistor whose source is connected to a constant voltage line to which a constant voltage is supplied; a rectifying element connected between the drain of the first switch and the bootstrap line; a second switch connected between the drain of the first switch and the fixed voltage line; and a clamping driver that complementarily drives the first switch and the second switch in response to.
  • PMOS P-channel Metal Oxide Semiconductor
  • the switching circuit includes a high-side transistor, a low-side transistor, a switching line connected to the source of the high-side transistor and the drain of the low-side transistor, a bootstrap line, a bootstrap capacitor connected between the bootstrap line and the switching line, a high-side driver whose output is connectable to the gate of the high-side transistor, whose upper power supply node is connected to the bootstrap line and whose lower power supply node is connected to the switching line, and whose output is connectable to the gate of the low-side transistor.
  • a voltage line a first switch that is a P-channel metal oxide semiconductor (PMOS) transistor whose source is connected to a constant voltage line, a rectifying element connected between the drain of the first switch and the bootstrap line, a second switch connected between the drain of the first switch and the fixed voltage line, a high side power supply voltage that is the potential difference between the bootstrap line and the switching line, and a comparison circuit that generates a detection signal indicating the magnitude relationship between the high side power supply voltage and the threshold voltage, and grounds the detection signal.
  • a level shift circuit that level-shifts down to a signal whose voltage is low, and a clamp driver that complementarily drives the first switch and the second switch according to the output of the level shift circuit.
  • overcharging of the bootstrap capacitor can be suppressed.
  • FIG. 1 is a circuit diagram of a switching circuit.
  • FIG. 2 is a circuit diagram of a conventional drive circuit.
  • FIG. 3 is a block diagram of a switching circuit including a gate drive circuit according to an embodiment; 4A and 4B are operation waveform diagrams (simulation results) of the switching circuit of FIG.
  • FIG. 5 is a waveform diagram (simulation results) of the voltages V B and V S , the high-side power supply voltage V BS , the overvoltage detection signal OVDET, and the gate voltage PGATE of the switch SW1.
  • FIG. 6 is a circuit diagram of a switching circuit according to Comparative Technique 1.
  • FIG. 7 is a circuit diagram of a switching circuit according to comparative technique 2.
  • FIG. 8 is a circuit diagram showing a configuration example of a level shift circuit.
  • FIG. 9 is a circuit diagram showing a more specific configuration example of the level shift circuit.
  • FIG. 10 is a circuit diagram showing another configuration example of the level shift circuit.
  • a gate drive circuit is used in a switching circuit including N-channel high-side and low-side transistors.
  • the gate drive circuit includes a switching terminal connected to the source of the high-side transistor and the drain of the low-side transistor, a bootstrap terminal to which the other end of the bootstrap capacitor is connected, a switching line connected to the switching terminal, a bootstrap line connected to the bootstrap terminal, a high-side driver whose output is connectable to the gate of the high-side transistor, whose upper power supply node is connected to the bootstrap line and whose lower power supply node is connected to the switching line, and whose output is the low-side transistor.
  • a low-side driver connectable to a gate; a first switch, which is a PMOS (P-channel Metal Oxide Semiconductor) transistor whose source is connected to a constant voltage line to which a constant voltage is supplied; a rectifying element connected between the drain of the first switch and the bootstrap line; a second switch connected between the drain of the first switch and the fixed voltage line; and a clamping driver that complementarily drives the first switch and the second switch in response to.
  • PMOS P-channel Metal Oxide Semiconductor
  • the first switch when the high-side power supply voltage exceeds the threshold, the first switch is turned off and the charging of the bootstrap capacitor is stopped, so that the high-side power supply voltage can be clamped.
  • the intermediate voltage Focus on the voltage at the connection node between the first switch and the rectifier (referred to as the intermediate voltage).
  • the intermediate voltage Focus on the voltage at the connection node between the first switch and the rectifier (referred to as the intermediate voltage).
  • the second switch is on and the intermediate voltage is fixed to the ground voltage. Therefore, it is possible to prevent the intermediate voltage from becoming a negative voltage when the voltage of the bootstrap line sharply drops, and conversely, it is possible to suppress the intermediate voltage from becoming an overvoltage when the voltage of the bootstrap line sharply rises.
  • the second switch is an NMOS transistor with its source connected to the fixed voltage line and its drain connected to the drain of the first switch, and the clamp driver may supply a common gate signal to the first and second switches.
  • the second switch is a PMOS transistor with its drain connected to the fixed voltage line and its source connected to the drain of the first switch, and the clamp driver may provide complementary gate signals to the first and second switches.
  • the comparison circuit may be configured to operate using the high-side power supply voltage as a power supply.
  • the gate drive circuit may further include a level shift circuit that level shifts down the detection signal to a signal with a low ground voltage.
  • the clamp driver may drive the first switch and the second switch according to the output of the level shift circuit. According to this configuration, regardless of whether the low-side transistor is on or off, the comparison circuit can always monitor the high-side power supply voltage generated across the bootstrap capacitor. Therefore, there is no period in which the input of the comparison circuit has high impedance, and noise immunity can be improved.
  • the level shift circuit includes a pulse generator that generates a set pulse and a reset pulse having a predetermined pulse width in response to a positive edge and a negative edge of the detection signal, respectively; an open drain circuit that includes a first transistor whose source is connected to the bootstrap line and is turned on in response to the set pulse; a second transistor whose source is connected to the bootstrap line and is turned on in response to the reset pulse; and output a signal according to the state of the latch circuit.
  • the detection signal on the high side can be transmitted to the low side with a short delay.
  • the level shift circuit may further include a latch stabilization circuit provided between the power supply line and the ground line and fixing one of the complementary first and second nodes of the latch circuit to low according to the output of the level shift circuit.
  • the state of the latch circuit can be fixed by acting on the first node and the second node according to the output of the level shift circuit by the latch stabilization circuit. Since the latch stabilizing circuit does not need to transition the state of the latch circuit, it requires very little operating current.
  • the latch stabilization circuit is provided between the high-side line and the switching line, and the potential difference between them is about 5 V or 12 V. Therefore, power consumption can be significantly reduced compared to the case where a current is passed between the high-side line and the ground line, which have a potential difference of several hundreds of volts, in order to fix the state of the latch circuit.
  • the gate drive circuit may be monolithically integrated on one semiconductor substrate.
  • Integrated integration includes the case where all circuit components are formed on a semiconductor substrate and the case where the main components of the circuit are integrated, and some resistors, capacitors, etc. may be provided outside the semiconductor substrate for adjusting circuit constants. By integrating the circuits on one chip, the circuit area can be reduced and the characteristics of the circuit elements can be kept uniform.
  • a switching circuit includes a high-side transistor, a low-side transistor, a switching line connected to the source of the high-side transistor and the drain of the low-side transistor, a bootstrap line, a bootstrap capacitor connected between the bootstrap line and the switching line, a high-side driver whose output can be connected to the gate of the high-side transistor, whose upper power node is connected to the bootstrap line and whose lower power node is connected to the switching line, a constant voltage line to which a constant voltage is supplied; a first switch, which is a PMOS (P-channel metal oxide semiconductor) transistor whose source is connected to the constant voltage line; a rectifying element connected between the drain of the first switch and the bootstrap line; a second switch connected between the drain of the first switch and the ground line; a level shift circuit for level-shifting down a detection signal to a signal with a low ground voltage; and a clamp driver for complementarily driving the first switch and the second switch according to the output of the level shift circuit.
  • a first switch which
  • the state in which member A is connected to member B includes the case where member A and member B are physically directly connected, as well as the case where member A and member B are indirectly connected via other members that do not substantially affect their electrical connection state or impair the functions and effects achieved by their connection.
  • a state in which member C is connected (provided) between member A and member B includes cases where member A and member C or member B and member C are directly connected, as well as cases where they are indirectly connected via other members that do not substantially affect their electrical connection state or impair the functions and effects achieved by their connection.
  • the symbols attached to electrical signals such as voltage signals and current signals, or circuit elements such as resistors, capacitors, inductors, etc., represent voltage values, current values, or circuit constants (resistance values, capacitance values, inductance) as necessary.
  • FIG. 3 is a block diagram of a switching circuit 100 that includes a gate drive circuit 200 according to an embodiment.
  • the switching circuit 100 comprises a high side transistor MH, a low side transistor ML, a bootstrap capacitor CB and a gate drive circuit 200.
  • FIG. High-side transistor MH and low-side transistor ML are GaN-HEMTs (GaN-FETs).
  • the gate drive circuit 200 controls the high side transistor MH and the low side transistor ML.
  • the gate drive circuit 200 turns on the high-side transistor MH when the high-side pulse SH is high, and turns off the high-side transistor MH when it is low.
  • the gate drive circuit 200 turns on the low-side transistor ML when the control signal SL is high, and turns off the low-side transistor ML when the control signal SL is low.
  • the gate drive circuit 200 includes a high side driver 202, a low side driver 204, a level shifter 206, a diode (rectifying element) D1, a first switch SW1, a second switch SW2, a comparison circuit 210, a level shift circuit 220, and a clamp driver 212, which are integrated on one semiconductor substrate.
  • the output pin HO of the gate drive circuit 200 is connected to the gate of the high side transistor MH, and the switching pin (terminal) VS is connected to the source of the high side transistor MH and the drain of the low side transistor ML.
  • An output pin LO of the gate drive circuit 200 is connected to the gate of the low side transistor ML.
  • the low side driver 204 drives the low side transistor ML based on the low side pulse SL. Specifically, the low-side driver 204 applies a high voltage V REG to the gate of the low-side transistor ML when the low-side pulse SL is high, and a low voltage (0 V) when the low-side pulse SL is low.
  • One end of the bootstrap capacitor CB is connected to the VS pin and the other end to the VB pin.
  • a wiring connected to the VS pin is called a switching line VS.
  • wiring connected to the VB pin is called a bootstrap line VB.
  • the level shifter 206 level-shifts the high side pulse SH and supplies it to the high side driver 202 .
  • the high-side driver 202 has its output connectable to the gate of the high-side transistor MH, its upper power supply node N1 is connected to the bootstrap line VB, and its lower power supply node N2 is connected to the switching line VS.
  • the high-side driver 202 drives the high-side transistor MH in response to the level-shifted high-side pulse SH'. Specifically, the high side driver 202 applies a high voltage VB when the high side pulse SH is high and a low voltage VS when the high side pulse SH is low to the gate of the high side transistor MH.
  • a switch SW1 which is a PMOS transistor, and a diode D1, which is a rectifying element, are provided in series between a constant voltage line (referred to as a REG line) supplied with a constant voltage VREG and a bootstrap line VB.
  • the comparison circuit 210 operates using the potential difference V BS (high side power supply voltage) between the bootstrap line VB and the switching line VS as a power supply.
  • a comparison circuit 210 compares the high-side power supply voltage VBS with a threshold voltage VTH that defines its target voltage VBS(REF) , and generates an overvoltage detection signal OVDET indicating the magnitude relationship between them.
  • the detection signal OVDET is high in an overvoltage condition of V BS >V TH and low when V BS ⁇ V TH .
  • the comparison circuit 210 can be configured using a voltage comparator.
  • the level shift circuit 220 level-shifts down the detection signal OVDET to the signal LVS_OUT whose ground voltage is low.
  • the second switch SW2 is connected between the drain of the first switch SW1 (the anode of the diode D1) and the ground line.
  • the second switch SW2 is an NMOS transistor.
  • the clamp driver 212 is a buffer, and complementarily drives the first switch SW1 and the second switch SW2 according to the output LVS_OUT of the level shift circuit 220.
  • the clamp driver 212 supplies a common gate signal PGATE to the gates of the first switch SW1 and the second switch SW2.
  • the first switch SW1 is turned off when the overvoltage detection signal OVDET is high (V BS >V TH ), and turned on when the overvoltage detection signal OVDET is low (V BS ⁇ V TH ).
  • the second switch SW2 is turned on when the overvoltage detection signal OVDET is high (V BS >V TH ), and turned off when the overvoltage detection signal OVDET is low (V BS ⁇ V TH ).
  • the first switch SW1 and the second switch SW2 are controlled asynchronously with switching of the high-side transistor MH and the low-side transistor ML.
  • the configurations of the gate drive circuit 200 and the switching circuit 100 are as described above. Next, the operation will be explained.
  • the gate drive circuit 200 when the high-side power supply voltage VBS exceeds the threshold value VTH , the first switch SW1 is turned off and the charging of the bootstrap capacitor CB is stopped. Therefore, the high-side power supply voltage VBS can be stabilized (clamped) to a voltage level determined by the threshold value VTH , and overcharging can be prevented.
  • FIG. 4A and 4B are operation waveform diagrams (simulation results) of the switching circuit 100 of FIG.
  • FIG. 4(b) is an enlarged view of the time axis of FIG. 4(a).
  • FIG. 5 is a waveform diagram (simulation results) of the voltages V B and V S , the high-side power supply voltage V BS , the overvoltage detection signal OVDET, and the gate voltage PGATE of the switch SW1.
  • the overvoltage detection signal OVDET becomes high
  • the PGATE signal becomes high
  • the switch SW1 is turned off.
  • the high-side power supply voltage VBS decreases.
  • the overvoltage detection signal OVDET becomes low
  • the PGATE signal becomes low
  • the switch SW1 is turned on.
  • the bootstrap circuit becomes active and the high side power supply voltage VBS rises each time the switching voltage VS switches.
  • the ripple width of the high side power supply voltage VBS is very small at 70 mV.
  • the comparison circuit 210 can always monitor the high-side power supply voltage VBS generated across the bootstrap capacitor CB . Therefore, there is no period during which the input of the comparison circuit 210 has high impedance, and noise immunity can be improved.
  • the ripple of the high side power supply voltage VBS becomes large.
  • the ripple of the high side power supply voltage VBS can be reduced.
  • a further advantage of the switching circuit 100 becomes clear by comparison with the comparative technology.
  • FIG. 6 is a circuit diagram of a switching circuit 100T according to comparative technique 1. As shown in FIG. The gate drive circuit 200T of the switching circuit 100T is the gate drive circuit 200 of FIG. 3 with the second switch SW2 omitted.
  • the intermediate voltage VMID is equal to the constant voltage V REG during the period when the first switch SW1 is on, that is, when the clamp operation is not applied.
  • the drain of the first switch SW1 (the anode of the diode D1) becomes high impedance during the period when the first switch SW1 is off, that is, when the clamping operation is applied.
  • the voltage VB of the bootstrap line VB takes a high state ( ⁇ V IN ) and a low state ( ⁇ 0V) in synchronization with switching of the switching circuit 100T.
  • Diode D1 has a parasitic capacitance.
  • a voltage component swinging in the negative direction passes through the parasitic capacitance and is input to the high-impedance node, causing the intermediate voltage VMID to swing significantly in the negative direction.
  • a large negative intermediate voltage V MID is not preferable because it may overvoltage the first switch SW1.
  • FIG. 7 is a circuit diagram of a switching circuit 100U according to comparative technique 2. As shown in FIG. This gate drive circuit 200U is obtained by adding a diode D2 to the gate drive circuit 200T of FIG. Diode D2 is a PMOS transistor connected between the gate and the source.
  • FIG. 8 is a circuit diagram showing a configuration example of the level shift circuit 220D.
  • the level shift circuit 220D is a level shift-down circuit that converts the input signal LVS_IN (detection signal OVDET described above) in which VB is high and VS is low into an output signal LVS_OUT (LVS_OUT) in which the power supply voltage VCC (or VREG ) is high and the ground voltage 0V is low.
  • the level shift circuit 220D has a pulse generator 230D, an open drain circuit 232D, a latch circuit 240D, a logic circuit 260D, and a latch stabilization circuit 280D.
  • the pulse generator 230D is a one-shot circuit that responds to the positive edge and negative edge of the input signal LVS_IN to generate a negative logic set pulse SET and reset pulse RST that are low for a predetermined pulse width period.
  • the open drain circuit 232D includes PMOS transistors MP11 and MP12.
  • the first transistor MP11 has a source connected to the bootstrap line VB and is turned on in response to the set pulse SET.
  • the second transistor MP12 has a source connected to the bootstrap line VB and is turned on in response to the reset pulse RST.
  • the latch circuit 240D includes PMOS transistors MP21 and MP22.
  • the first transistor MP21 and the second transistor MP22 are cross-coupled and undergo state transition in response to the output of the open drain circuit 232D.
  • the latch stabilization circuit 280D fixes one of the complementary first node N21 and second node N22 of the latch circuit 240D to high according to the output LVS_OUT of the level shift circuit 220D.
  • the logic circuit 260D receives the output of the latch circuit 240 (at least one of the voltages of the first node N21 and the second node N22) and generates the level shift output signal LVS_OUT.
  • the latch stabilization circuit 280D is configured to maintain one of the complementary first node N21 and second node N22 of the latch circuit 240D low according to the level (high, low) of the output LVS_OUT of the level shift circuit 220.
  • the latch stabilization circuit 280D operates to keep the first node N21 high when LVS_OUT is high, ie the first node N21 is high, and operates to keep the second node N22 high when LVS_OUT is low, ie the second node N22 is high.
  • the latch stabilization circuit 280D may be configured to operate to keep the second node N22 low when LVS_OUT is high, i.e. the first node N21 is high, and to keep the first node N21 low when LVS_OUT is low, i.e. the second node N22 is high.
  • FIG. 9 is a circuit diagram showing a more specific configuration example of the level shift circuit 220D.
  • the logic circuit 260D includes a level shifter/latch circuit 262D and inverters INV1 and INV2.
  • the level shifter/latch circuit 262D receives and latches the output of the latch circuit 240D.
  • the level shifter/latch circuit 262D level-shifts down the output of the latch circuit 240 to a signal with the voltage VCC at high level and the voltage 0 V at low level.
  • the level shifter/latch circuit 262D includes transistors MN31, MN32, MP33-MP38.
  • the output of the level shifter/latch circuit 262D is output via two stages of inverters INV and INV2.
  • the latch stabilization circuit 280D includes a switch SW1, a second switch SW2, a first impedance element 284_1, a second impedance element 284_2, a first current mirror circuit 286_1 and a second current mirror circuit 286_2.
  • the first switch SW1 is turned on when the output LVS_OUT of the level shift circuit 220D is at the first level (high).
  • the first impedance element 284_1 is connected in series with the first switch SW1.
  • the first current mirror circuit 286_1 copies the current flowing through the first impedance element 284_1 and sources a current IAUX_SET at the first node N21. This pulls up the node N21.
  • the second switch SW2 is turned on when the output LVS_OUT of the level shift circuit 220D is at the second level (low).
  • the second impedance element 284_2 is connected in series with the second switch SW2.
  • a second current mirror circuit 286_2 copies the current flowing through the second impedance element 284_2 and sources a current IAUX_RST at the second node N22. This pulls up the node N22.
  • FIG. 10 is a circuit diagram showing another configuration example (220E) of the level shift circuit 220D.
  • the level shift circuit 220E of FIG. 10 includes an assist circuit 250E in addition to the level shift circuit 220D of FIG.
  • the assist circuit 250E sinks the assist current IASST_SET from the second node N22 in response to the set pulse SET, and sinks the assist current IASST_RST from the first node N21 in response to the reset pulse RST.
  • level shift circuit 220 E includes current mirror circuits 254 and 256 .
  • the current mirror circuit 254 copies and folds the current flowing through the transistor MP41 to generate the assist current IASST_SET.
  • Current mirror circuit 256 copies and folds the current flowing through transistor MP42 to generate assist current IASST_RST.
  • FIG. 11 is a block diagram of a switching power supply according to the embodiment.
  • This switching power supply 300 is a step-down (Buck) converter and includes a high-side transistor MH, a low-side transistor ML, an inductor L1, an output capacitor C1 and a control circuit 400.
  • FIG. The control circuit 400 includes a feedback circuit 410 in addition to the gate drive circuit 200 described above.
  • Feedback circuit 410 receives feedback signal V FB based on the output signal (output voltage V OUT or output current I OUT ) of switching power supply 300, and generates pulse signals SH and SL whose duty ratio and frequency change so that feedback signal V FB approaches a predetermined target value.
  • the feedback circuit 410 can include a pulse width modulator, a pulse frequency modulator, etc., and can be configured with an analog circuit (error amplifier) or a digital circuit (compensator).
  • FIG. 12(a) to (f) are circuit diagrams of a power supply including the gate drive circuit 200.
  • FIG. The gate drive circuit 200 can be applied to drive the pair of transistors A and B of the step-down converter shown in FIG. 12(a).
  • the gate drive circuit 200 can also be applied to the forward converter shown in FIG. 12(b). Specifically, the gate drive circuit 200 can be used to drive a pair of a high-side transistor B and a low-side transistor A on the primary side.
  • the gate drive circuit 200 can also be applied to the half-bridge converter shown in FIG. 12(c). Specifically, the gate drive circuit 200 can be used to drive a pair of a high-side transistor B and a low-side transistor A on the primary side.
  • the gate drive circuit 200 can also be applied to the full bridge converter shown in FIG. 12(d). Specifically, the gate drive circuit 200 can be used for a pair of high-side transistor B and low-side transistor A on the primary side, and a pair of high-side transistor D and low-side transistor C on the primary side.
  • the gate drive circuit 200 can also be applied to the current doubler synchronous rectifier shown in FIG. 12(e). Specifically, the gate drive circuit 200 can be used to drive a pair of a high-side transistor B and a low-side transistor A on the primary side.
  • the gate drive circuit 200 can also be applied to the secondary-side full-bridge synchronous rectifier shown in FIG. 12(f). Specifically, the gate drive circuit 200 can be used to drive a pair of high-side transistor B and low-side transistor A or a pair of high-side transistor C and low-side transistor D on the primary side. The gate drive circuit 200 can also be used to drive a pair of high-side transistor F and low-side transistor E or a pair of high-side transistor G and low-side transistor H on the secondary side.
  • FIG. 13 is a circuit diagram of a switching circuit 100A according to Modification 1.
  • the second switch SW2 is composed of a PMOS transistor.
  • the clamp driver 212A supplies complementary gate signals to the first switch SW1 and the second switch SW2.
  • Clamp driver 212 A includes buffer 214 and inverter 216 .
  • Buffer 214 generates a PGATE signal according to output LVS_OUT of level shift circuit 220 .
  • Inverter 216 inverts the PGATE signal and provides it to the gate of second switch SW2.
  • Modification 2 Although the diode D1 is used as the rectifying element of the bootstrap circuit in the embodiment, the diode D1 may be replaced with a synchronous rectifying diode controlled in synchronization with the low-side transistor ML.
  • the second switch SW2 may be connected to a fixed voltage line supplied with a voltage other than 0V.
  • the clamp level of the intermediate voltage VMID can be determined according to the voltage level of the fixed voltage line.
  • the comparison circuit 210 is configured to operate with the high-side power supply voltage VBS as the power supply voltage, and the detection signal OVDET is level-shifted by the level shift circuit 220 and input to the clamp driver 212, but this is not the only option. In applications where the influence of noise is not a problem, comparison circuit 210 may be replaced with comparator 208 shown in FIG.
  • Switching circuits are used in various applications such as motor drive circuits in addition to power supplies, and the present disclosure can be applied to applications other than power supplies.
  • the present disclosure relates to switching circuits.

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Abstract

第１スイッチＳＷ１は、ソースが定電圧ラインと接続されたＰＭＯＳ（P-channel Metal Oxide Semiconductor）トランジスタである。ダイオードＤ１は、第１スイッチＳＷ１のドレインとブートストラップラインＶＢの間に接続される。第２スイッチＳＷ２は、第１スイッチＳＷ１のドレインと固定電圧ラインの間に接続される。比較回路２１０は、ブートストラップラインＶＢとスイッチングラインＶＳの間の電位差であるハイサイド電源電圧ＶＢＳとしきい値電圧ＶＴＨとの大小関係を示す検出信号ＯＶＤＥＴを生成する。クランプ用ドライバ２１２は、検出信号ＯＶＤＥＴに応じて、第１スイッチＳＷ１と第２スイッチＳＷ２を相補的に駆動する。

Description

ゲート駆動回路、スイッチング回路、スイッチング電源およびその制御回路
　本開示は、スイッチング回路に関する。
　ＤＣ／ＤＣコンバータや、ＡＣ／ＤＣコンバータ、インバータをはじめとするパワーエレクトロニクスの分野において、ハーフブリッジ回路やフルブリッジ回路などのスイッチング回路が用いられる。
　図１は、スイッチング回路１００Ｒの回路図である。スイッチング回路１００Ｒは、直列に接続されたハイサイドトランジスタＭＨおよびローサイドトランジスタＭＬと、それらを駆動するゲート駆動回路２００Ｒを備える。ゲート駆動回路２００Ｒは、ハイサイドトランジスタＭＨおよびローサイドトランジスタＭＬのオン、オフを制御することにより、スイッチング端子ＳＷを、ハイ状態（入力電圧ＶＩＮ）およびロー状態（接地電圧０Ｖ）の二状態、あるいはそれにハイインピーダンス状態を加えた３状態で切り替える。
　ゲート駆動回路２００Ｒは、ハイサイドドライバ２０２、ローサイドドライバ２０４およびダイオードＤ１を備える。ハイサイドトランジスタＭＨはＮチャンネルトランジスタであり、それをターンオンするためには、入力電圧ＶＩＮより高い駆動電圧が必要となる。入力電圧ＶＩＮより高い駆動電圧を生成するために、ブートストラップ回路が利用される。ダイオードＤ１は、外付けのブートストラップキャパシタＣＢとともにブートストラップ回路を構成する。ブートストラップキャパシタＣＢの一端は、スイッチング回路１００Ｒのスイッチング端子ＳＷと接続され、その他端には、ダイオードＤ１を介して、定電圧ＶＲＥＧが印加される。
　スイッチング端子ＳＷがロー（すなわち０Ｖ）であるとき、ブートストラップキャパシタＣＢは定電圧ＶＲＥＧで充電される。ローサイドドライバ２０４をロー出力、ハイサイドドライバ２０２をハイ出力とすると、ハイサイドトランジスタＭＨのゲートにはブートストラップ電圧ＶＢが印加される。スイッチング端子ＳＷの電圧ＶＳ、すなわちハイサイドトランジスタＭＨのソース電圧が上昇すると、それにともなってブートストラップ電圧ＶＢが上昇するため、ハイサイドトランジスタＭＨのゲートソース間に、しきい値より大きな駆動電圧を印加することができる。
　スイッチング素子としては、従来、シリコン（Ｓｉ）のＭＯＳＦＥＴやバイポーラトランジスタが用いられていたが、近年、その代替として、窒化ガリウム（ＧａＮ）を用いた高電子移動度トランジスタ（ＨＥＭＴ：High Electron Mobility Transistor）が注目されている。ＧａＮ－ＨＥＭＴは、優れた高周波数特性、低い動作抵抗と高い耐圧を有しており、Ｓｉデバイスとの置き換えにより、ＤＣ／ＤＣコンバータの高効率化、小型化が期待される。
　図１において、ハイサイドトランジスタＭＨおよびローサイドトランジスタＭＬをＧａＮ－ＨＥＭＴで構成すると、ブートストラップキャパシタＣＢに過電圧が印加されるおそれがある。これをオーバーチャージという。この理由を説明する。
　ハイサイドトランジスタＭＨとローサイドトランジスタＭＬが同時にオンすると、貫通電流が流れるため、それを防止するために、ハイサイドトランジスタＭＨとローサイドトランジスタＭＬが両方オフとなるデッドタイムが挿入される。ＤＣ／ＤＣコンバータをはじめとするいくつかのアプリケーションでは、スイッチング回路１００Ｒがロー出力からハイ出力に遷移するときのデッドタイムの間、ローサイドトランジスタＭＬには逆電流が流れる。Ｓｉ－ＭＯＳＦＥＴの場合、スイッチング端子ＳＷの電圧ＶＳは、ローサイドトランジスタＭＬのボディダイオードによって、－Ｖｆにクランプされる。したがってダイオードＤ１の電圧降下を無視すれば、ブートストラップキャパシタＣＢの両端間に印加される電圧は、ＶＲＥＧ＋Ｖｆにクランプされる。
　これに対して、ＧａＮ－ＨＥＭＴはボディダイオードを有しておらず、ローサイドトランジスタＭＬに逆電流が流れるとき、ドレインソース間電圧ＶＤＳが数Ｖと非常に大きくなる。そのため、ブートストラップキャパシタＣＢの両端間には、ＶＲＥＧ＋ＶＤＳの電圧が印加され、過充電状態となる。
　ブートストラップキャパシタＣＢが過充電された状態で、ハイサイドドライバ２０２がハイを出力すると、ハイサイドトランジスタＭＨのゲートソース間に過電圧が印加され、素子の信頼性が低下することとなる。
　この問題を解決するために、ブートストラップキャパシタＣＢの両端間電圧ＶＢＳをクランプする必要がある。たとえば特許文献１には関連技術が開示されている。図２は、従来の駆動回路２００Ｓの回路図である。具体的には特許文献１の駆動回路２００Ｓでは、ブートストラップ用の整流素子（ダイオード）Ｄ１と直列にスイッチ（ＰＭＯＳトランジスタ）ＳＷ１が挿入される。
　抵抗Ｒ１１，Ｒ１２は、ブートストラップ端子の電圧ＶＢを、接地電圧との間で分圧する。抵抗Ｒ２１，Ｒ２２は、定電圧ＶＲＥＧを、スイッチング端子の電圧ＶＳとの間で分圧する。分圧後の電圧Ｖ１，Ｖ２は、スイッチＳＷ１１，ＳＷ１２を介してコンパレータ２０８に入力される。スイッチＳＷ１１，ＳＷ１２は、ローサイドトランジスタＭＬがオンの期間、オンとなるように制御される。ローサイドトランジスタＭＬがオンの期間は、ＶＳ≒０Ｖとなるから、ブートストラップ端子の電圧ＶＢ、すなわちブートストラップキャパシタＣＢの両端間電圧ＶＢＳを、定電圧ＶＲＥＧにもとづくしきい値と比較することが可能となる。コンパレータ２０８の出力は、ＰＭＯＳトランジスタＳＷ１のゲートに入力される。
米国特許出願公開第２０１３／０２４１６２１Ａ１号明細書
　特許文献１に記載の技術では、ローサイドトランジスタＭＬがオンの期間のみ、コンパレータＳＷ１の電圧比較が行われており、ローサイドトランジスタＭＬがオフの期間は、スイッチＳＷ１１，ＳＷ１２がオフとなり、コンパレータ２０８の入力電圧が保持され、比較結果も維持される。スイッチＳＷ１１，ＳＷ１２がオフの期間、コンパレータ２０８の入力はハイインピーダンスとなり、ノイズの影響を受けやすい。したがってローサイドトランジスタＭＬがオフの期間に、コンパレータ２０８の入力端子にノイズが混入すると、コンパレータ２０８による誤検出が発生する。
　本開示は係る課題に鑑みてなされたものであり、そのある態様の例示的な目的のひとつは、ブートストラップキャパシタの過充電を抑制可能なゲート駆動回路の提供にある。
　本開示のある態様は、Ｎチャンネルのハイサイドトランジスタおよびローサイドトランジスタを含むスイッチング回路のゲート駆動回路である。ゲート駆動回路は、ハイサイドトランジスタのソースおよびローサイドトランジスタのドレインと接続されるとともに、ブートストラップキャパシタの一端が接続されるべきスイッチング端子と、ブートストラップキャパシタの他端が接続されるべきブートストラップ端子と、スイッチング端子と接続されたスイッチングラインと、ブートストラップ端子と接続されたブートストラップラインと、その出力がハイサイドトランジスタのゲートと接続可能であり、その上側電源ノードがブートストラップラインと接続され、その下側電源ノードが、スイッチングラインと接続されたハイサイドドライバと、その出力がローサイドトランジスタのゲートと接続可能であるローサイドドライバと、そのソースが定電圧が供給される定電圧ラインと接続されたＰＭＯＳ（P-channel Metal Oxide Semiconductor）トランジスタである第１スイッチと、第１スイッチのドレインとブートストラップラインの間に接続された整流素子と、第１スイッチのドレインと固定電圧ラインの間に接続された第２スイッチと、ブートストラップラインとスイッチングラインの間の電位差であるハイサイド電源電圧としきい値電圧との大小関係を示す検出信号を生成する比較回路と、検出信号に応じて、第１スイッチと第２スイッチを相補的に駆動するクランプ用ドライバと、を備える。
　本開示の別の態様は、スイッチング回路である。このスイッチング回路は、ハイサイドトランジスタと、ローサイドトランジスタと、ハイサイドトランジスタのソースおよびローサイドトランジスタのドレインと接続されたスイッチングラインと、ブートストラップラインと、ブートストラップラインとスイッチングラインの間に接続されたブートストラップキャパシタと、その出力がハイサイドトランジスタのゲートと接続可能であり、その上側電源ノードがブートストラップラインと接続され、その下側電源ノードが、スイッチングラインと接続されたハイサイドドライバと、その出力がローサイドトランジスタのゲートと接続可能であるローサイドドライバと、定電圧が供給される定電圧ラインと、そのソースが定電圧ラインと接続されたＰＭＯＳ（P-channel Metal Oxide Semiconductor）トランジスタである第１スイッチと、第１スイッチのドレインとブートストラップラインの間に接続された整流素子と、第１スイッチのドレインと固定電圧ラインの間に接続された第２スイッチと、ブートストラップラインとスイッチングラインの間の電位差であるハイサイド電源電圧を電源として動作し、ハイサイド電源電圧としきい値電圧との大小関係を示す検出信号を生成する比較回路と、検出信号を接地電圧がローである信号にレベルシフトダウンするレベルシフト回路と、レベルシフト回路の出力に応じて、第１スイッチと第２スイッチを相補的に駆動するクランプ用ドライバと、を備える。
　なお、以上の構成要素を任意に組み合わせたもの、構成要素や表現を、方法、装置、システムなどの間で相互に置換したものもまた、本発明あるいは本開示の態様として有効である。さらに、この項目（課題を解決するための手段）の記載は、本発明の欠くべからざるすべての特徴を説明するものではなく、したがって、記載されるこれらの特徴のサブコンビネーションも、本発明たり得る。
　本開示のある態様によれば、ブートストラップキャパシタの過充電を抑制できる。
図１は、スイッチング回路の回路図である。 図２は、従来の駆動回路の回路図である。 図３は、実施形態に係るゲート駆動回路を備えるスイッチング回路のブロック図である。 図４（ａ）、（ｂ）は、図３のスイッチング回路の動作波形図（シミュレーション結果）である。 図５は、電圧ＶＢ，ＶＳ、ハイサイド電源電圧ＶＢＳ、過電圧検出信号ＯＶＤＥＴ、スイッチＳＷ１のゲート電圧ＰＧＡＴＥの波形図（シミュレーション結果）である。 図６は、比較技術１に係るスイッチング回路の回路図である。 図７は、比較技術２に係るスイッチング回路の回路図である。 図８は、レベルシフト回路の構成例を示す回路図である。 図９は、レベルシフト回路のさらに具体的な構成例を示す回路図である。 図１０は、レベルシフト回路の別の構成例を示す回路図である。 図１１は、実施形態に係るスイッチング電源のブロック図である。 図１２（ａ）～（ｆ）は、ゲート駆動回路を備える電源の回路図である。 図１３は、変形例１に係るスイッチング回路の回路図である。
（実施形態の概要）
　本開示のいくつかの例示的な実施形態の概要を説明する。この概要は、後述する詳細な説明の前置きとして、実施形態の基本的な理解を目的として、１つまたは複数の実施形態のいくつかの概念を簡略化して説明するものであり、発明あるいは開示の広さを限定するものではない。この概要は、考えられるすべての実施形態の包括的な概要ではなく、すべての実施形態の重要な要素を特定することも、一部またはすべての態様の範囲を線引きすることも意図していない。便宜上、「一実施形態」は、本明細書に開示するひとつの実施形態（実施例や変形例）または複数の実施形態（実施例や変形例）を指すものとして用いる場合がある。
　一実施形態に係るゲート駆動回路は、Ｎチャンネルのハイサイドトランジスタおよびローサイドトランジスタを含むスイッチング回路に使用される。ゲート駆動回路は、ハイサイドトランジスタのソースおよびローサイドトランジスタのドレインと接続されるとともに、ブートストラップキャパシタの一端が接続されるべきスイッチング端子と、ブートストラップキャパシタの他端が接続されるべきブートストラップ端子と、スイッチング端子と接続されたスイッチングラインと、ブートストラップ端子と接続されたブートストラップラインと、その出力がハイサイドトランジスタのゲートと接続可能であり、その上側電源ノードがブートストラップラインと接続され、その下側電源ノードが、スイッチングラインと接続されたハイサイドドライバと、その出力がローサイドトランジスタのゲートと接続可能であるローサイドドライバと、そのソースが定電圧が供給される定電圧ラインと接続されたＰＭＯＳ（P-channel Metal Oxide Semiconductor）トランジスタである第１スイッチと、第１スイッチのドレインとブートストラップラインの間に接続された整流素子と、第１スイッチのドレインと固定電圧ラインの間に接続された第２スイッチと、ブートストラップラインとスイッチングラインの間の電位差であるハイサイド電源電圧としきい値電圧との大小関係を示す検出信号を生成する比較回路と、検出信号に応じて、第１スイッチと第２スイッチを相補的に駆動するクランプ用ドライバと、を備える。
　この態様によると、ハイサイド電源電圧がしきい値を越えた場合には、第１スイッチがオフとなり、ブートストラップキャパシタへの充電が停止するため、ハイサイド電源電圧をクランプすることができる。
　第１スイッチと整流素子の接続ノードの電圧（中間電圧という）に着目する。この構成では、第１スイッチがオフである期間、第２スイッチがオンとなり、中間電圧が接地電圧に固定される。したがって、ブートストラップラインの電圧が急峻に低下する場合に中間電圧が負電圧となるのを防止でき、反対にブートストラップラインの電圧が急峻に上昇する場合に中間電圧が過電圧となるのを抑制できる。
　一実施形態において、第２スイッチは、そのソースが固定電圧ラインと接続され、そのドレインが第１スイッチのドレインと接続されたＮＭＯＳトランジスタであり、クランプ用ドライバは、第１スイッチおよび第２スイッチに共通のゲート信号を供給してもよい。
　一実施形態において、第２スイッチは、そのドレインが固定電圧ラインと接続され、そのソースが第１スイッチのドレインと接続されたＰＭＯＳトランジスタであり、クランプ用ドライバは、第１スイッチおよび第２スイッチに、相補的なゲート信号を供給してもよい。
　一実施形態において、比較回路は、ハイサイド電源電圧を電源として動作するように構成されてもよい。ゲート駆動回路は、検出信号を接地電圧がローである信号にレベルシフトダウンするレベルシフト回路をさらに備えてもよい。クランプ用ドライバは、レベルシフト回路の出力に応じて第１スイッチおよび第２スイッチを駆動してもよい。この構成によれば、ローサイドトランジスタのオン、オフにかかわらず、常時、比較回路によってブートストラップキャパシタの両端間に生ずるハイサイド電源電圧を監視できる。したがって、比較回路の入力がハイインピーダンスとなる期間が存在せず、ノイズ耐性を高めることができる。
　一実施形態において、レベルシフト回路は、検出信号のポジティブエッジ、ネガティブエッジそれぞれに応答して、所定のパルス幅を有するセットパルス、リセットパルスを生成するパルス発生器と、ソースがブートストラップラインと接続され、セットパルスに応じてオンとなる第１トランジスタと、ソースがブートストラップラインと接続され、リセットパルスに応じてオンとなる第２トランジスタと、を含むオープンドレイン回路と、クロスカップルされた第１トランジスタおよび第２トランジスタを含み、オープンドレイン回路の出力に応答して状態遷移するラッチ回路と、を含み、ラッチ回路の状態に応じた信号を出力してもよい。この構成によれば、ハイサイドの検出信号を低遅延でローサイドに伝送することができる。
　一実施形態において、レベルシフト回路は、電源ラインと接地ラインの間に設けられ、ラッチ回路の相補的な第１ノードおよび第２ノードのうち、レベルシフト回路の出力に応じた一方をローに固定するラッチ安定化回路をさらに含んでもよい。ラッチ安定化回路によってレベルシフト回路の出力に応じて、第１ノードと第２ノードに作用することにより、ラッチ回路の状態を固定することができる。ラッチ安定化回路は、ラッチ回路の状態を遷移させる必要はないため、動作電流は非常に少なくて済む。加えて、ラッチ安定化回路は、ハイサイドラインとスイッチングラインの間に設けられ、それらの電位差は、５Ｖや１２Ｖ程度であるため、ラッチ回路の状態を固定するために、電位差が数百Ｖであるハイサイドラインと接地ラインの間に電流を流す場合に比べて、消費電力を大幅に削減できる。
　一実施形態において、ゲート駆動回路は、ひとつの半導体基板に一体集積化されてもよい。「一体集積化」とは、回路の構成要素のすべてが半導体基板上に形成される場合や、回路の主要構成要素が一体集積化される場合が含まれ、回路定数の調節用に一部の抵抗やキャパシタなどが半導体基板の外部に設けられていてもよい。回路を１つのチップ上に集積化することにより、回路面積を削減することができるとともに、回路素子の特性を均一に保つことができる。
　一実施形態に係るスイッチング回路は、ハイサイドトランジスタと、ローサイドトランジスタと、ハイサイドトランジスタのソースおよびローサイドトランジスタのドレインと接続されたスイッチングラインと、ブートストラップラインと、ブートストラップラインとスイッチングラインの間に接続されたブートストラップキャパシタと、その出力がハイサイドトランジスタのゲートと接続可能であり、その上側電源ノードがブートストラップラインと接続され、その下側電源ノードが、スイッチングラインと接続されたハイサイドドライバと、その出力がローサイドトランジスタのゲートと接続可能であるローサイドドライバと、定電圧が供給される定電圧ラインと、そのソースが定電圧ラインと接続されたＰＭＯＳ（P-channel Metal Oxide Semiconductor）トランジスタである第１スイッチと、第１スイッチのドレインとブートストラップラインの間に接続された整流素子と、第１スイッチのドレインと接地ラインの間に接続された第２スイッチと、ブートストラップラインとスイッチングラインの間の電位差であるハイサイド電源電圧を電源として動作し、ハイサイド電源電圧としきい値電圧との大小関係を示す検出信号を生成する比較回路と、検出信号を接地電圧がローである信号にレベルシフトダウンするレベルシフト回路と、レベルシフト回路の出力に応じて、第１スイッチと第２スイッチを相補的に駆動するクランプ用ドライバと、を備える。
（実施形態）
　以下、好適な実施形態について、図面を参照しながら説明する。各図面に示される同一または同等の構成要素、部材、処理には、同一の符号を付するものとし、適宜重複した説明は省略する。また、実施形態は、開示および発明を限定するものではなく例示であって、実施形態に記述されるすべての特徴やその組み合わせは、必ずしも開示および発明の本質的なものであるとは限らない。
　本明細書において、「部材Ａが、部材Ｂと接続された状態」とは、部材Ａと部材Ｂが物理的に直接的に接続される場合のほか、部材Ａと部材Ｂが、それらの電気的な接続状態に実質的な影響を及ぼさない、あるいはそれらの結合により奏される機能や効果を損なわせない、その他の部材を介して間接的に接続される場合も含む。
　同様に、「部材Ｃが、部材Ａと部材Ｂの間に接続された（設けられた）状態」とは、部材Ａと部材Ｃ、あるいは部材Ｂと部材Ｃが直接的に接続される場合のほか、それらの電気的な接続状態に実質的な影響を及ぼさない、あるいはそれらの結合により奏される機能や効果を損なわせない、その他の部材を介して間接的に接続される場合も含む。
　また本明細書において、電圧信号、電流信号などの電気信号、あるいは抵抗、キャパシタ、インダクタなどの回路素子に付された符号は、必要に応じてそれぞれの電圧値、電流値、あるいは回路定数（抵抗値、容量値、インダクタンス）を表すものとする。
　図３は、実施形態に係るゲート駆動回路２００を備えるスイッチング回路１００のブロック図である。スイッチング回路１００は、ハイサイドトランジスタＭＨ、ローサイドトランジスタＭＬ、ブートストラップキャパシタＣＢおよびゲート駆動回路２００を備える。ハイサイドトランジスタＭＨおよびローサイドトランジスタＭＬは、ＧａＮ－ＨＥＭＴ（ＧａＮ－ＦＥＴ）である。
　ゲート駆動回路２００は、ハイサイドトランジスタＭＨおよびローサイドトランジスタＭＬを制御する。ゲート駆動回路２００は、ハイサイドパルスＳＨがハイのとき、ハイサイドトランジスタＭＨをオン、ローのとき、ハイサイドトランジスタＭＨをオフする。またゲート駆動回路２００は、制御信号ＳＬがハイのとき、ローサイドトランジスタＭＬをオン、ローのとき、ローサイドトランジスタＭＬをオフする。
　ゲート駆動回路２００は、ハイサイドドライバ２０２、ローサイドドライバ２０４、レベルシフタ２０６、ダイオード（整流素子）Ｄ１、第１スイッチＳＷ１、第２スイッチＳＷ２、比較回路２１０、レベルシフト回路２２０、クランプ用ドライバ２１２を備え、ひとつの半導体基板に集積化されている。
　ゲート駆動回路２００の出力ピンＨＯは、ハイサイドトランジスタＭＨのゲートと接続され、スイッチングピン（端子）ＶＳは、ハイサイドトランジスタＭＨのソースおよびローサイドトランジスタＭＬのドレインと接続される。ゲート駆動回路２００の出力ピンＬＯは、ローサイドトランジスタＭＬのゲートと接続される。
　ローサイドドライバ２０４は、ローサイドパルスＳＬにもとづいてローサイドトランジスタＭＬを駆動する。具体的にはローサイドドライバ２０４は、ローサイドパルスＳＬがハイのときハイ電圧ＶＲＥＧを、ローサイドパルスＳＬがローのときロー電圧（０Ｖ）を、ローサイドトランジスタＭＬのゲートに印加する。
　ブートストラップキャパシタＣＢの一端はＶＳピンと接続され、その他端はＶＢピンと接続されている。ＶＳピンと接続される配線をスイッチングラインＶＳと称する。同様にＶＢピンと接続される配線をブートストラップラインＶＢと称する。
　レベルシフタ２０６は、ハイサイドパルスＳＨをレベルシフトし、ハイサイドドライバ２０２に供給する。ハイサイドドライバ２０２は、その出力がハイサイドトランジスタＭＨのゲートと接続可能であり、その上側電源ノードＮ１がブートストラップラインＶＢと接続され、その下側電源ノードＮ２が、スイッチングラインＶＳと接続される。ハイサイドドライバ２０２は、ブートストラップピンＶＢとスイッチングピンＶＳの電位差ＶＢＳ＝ＶＢ－ＶＳ、つまりブートストラップキャパシタＣＢの両端間電圧を電源電圧として動作する。したがって、ＶＢＳをハイサイド電源電圧と称する。
　ハイサイドドライバ２０２は、レベルシフト後のハイサイドパルスＳＨ’に応じて、ハイサイドトランジスタＭＨを駆動する。具体的には、ハイサイドドライバ２０２は、ハイサイドパルスＳＨがハイのときハイ電圧ＶＢを、ハイサイドパルスＳＨがローのときロー電圧ＶＳを、ハイサイドトランジスタＭＨのゲートに印加する。
　ＰＭＯＳトランジスタであるスイッチＳＷ１と、整流素子であるダイオードＤ１は、定電圧ＶＲＥＧが供給される定電圧ライン（ＲＥＧラインと称する）とブートストラップラインＶＢの間に直列に設けられる。
　比較回路２１０は、ブートストラップラインＶＢとスイッチングラインＶＳの間の電位差ＶＢＳ（ハイサイド電源電圧）を電源として動作する。比較回路２１０は、ハイサイド電源電圧ＶＢＳをその目標電圧ＶＢＳ（ＲＥＦ）を規定するしきい値電圧ＶＴＨと比較し、それらの大小関係を示す過電圧検出信号ＯＶＤＥＴを生成する。検出信号ＯＶＤＥＴは、ＶＢＳ＞ＶＴＨの過電圧状態においてハイ、ＶＢＳ＜ＶＴＨのときローとなる。比較回路２１０は、電圧コンパレータを用いて構成することができる。
　レベルシフト回路２２０は、検出信号ＯＶＤＥＴを、接地電圧がローである信号ＬＶＳ＿ＯＵＴにレベルシフトダウンする。
　第２スイッチＳＷ２は、第１スイッチＳＷ１のドレイン（ダイオードＤ１のアノード）と接地ラインの間に接続される。この例では第２スイッチＳＷ２はＮＭＯＳトランジスタである。
　クランプ用ドライバ２１２は、バッファであり、レベルシフト回路２２０の出力ＬＶＳ＿ＯＵＴに応じて、第１スイッチＳＷ１および第２スイッチＳＷ２を相補的に駆動する。クランプ用ドライバ２１２は、第１スイッチＳＷ１および第２スイッチＳＷ２のゲートに、共通のゲート信号ＰＧＡＴＥを供給する。
　第１スイッチＳＷ１は、過電圧検出信号ＯＶＤＥＴがハイ（ＶＢＳ＞ＶＴＨ）のときオフ、過電圧検出信号ＯＶＤＥＴがロー（ＶＢＳ＜ＶＴＨ）のときにオンとなる。反対に、第２スイッチＳＷ２は、過電圧検出信号ＯＶＤＥＴがハイ（ＶＢＳ＞ＶＴＨ）のときオン、過電圧検出信号ＯＶＤＥＴがロー（ＶＢＳ＜ＶＴＨ）のときにオフとなる。第１スイッチＳＷ１および第２スイッチＳＷ２は、ハイサイドトランジスタＭＨおよびローサイドトランジスタＭＬのスイッチングと非同期で制御される。
　以上がゲート駆動回路２００およびスイッチング回路１００の構成である。続いてその動作を説明する。
　実施形態に係るゲート駆動回路２００によれば、ハイサイド電源電圧ＶＢＳがしきい値ＶＴＨを越えた場合には、第１スイッチＳＷ１がオフとなり、ブートストラップキャパシタＣＢへの充電が停止するため、ハイサイド電源電圧ＶＢＳを、しきい値ＶＴＨで決まる電圧レベルに安定化（クランプ）することができ、過充電を防止できる。
　図４（ａ）、（ｂ）は、図３のスイッチング回路１００の動作波形図（シミュレーション結果）である。図４（ｂ）は、図４（ａ）の時間軸を拡大したものである。シミュレーションは、ＶＣＣ＝ＶＲＥＧ＝５Ｖ、発振周波数１ＭＨｚ、オン時間Ｔｏｎ＝５０ｎｓ、ＶＩＮ＝９０Ｖ、デッドタイム３０ｎｓ、ＣＢ＝１μＦの条件で行った。
　図５は、電圧ＶＢ，ＶＳ、ハイサイド電源電圧ＶＢＳ、過電圧検出信号ＯＶＤＥＴ、スイッチＳＷ１のゲート電圧ＰＧＡＴＥの波形図（シミュレーション結果）である。ハイサイド電源電圧ＶＢＳがしきい値ＶＴＨを超えると、過電圧検出信号ＯＶＤＥＴがハイ、ＰＧＡＴＥ信号がハイとなり、スイッチＳＷ１がオフする。この間、ハイサイド電源電圧ＶＢＳは低下していく。そしてハイサイド電源電圧ＶＢＳがしきい値ＶＴＨを下回ると、過電圧検出信号ＯＶＤＥＴがロー、ＰＧＡＴＥ信号がローとなり、スイッチＳＷ１がオンする。この間、ブートストラップ回路がアクティブとなり、ハイサイド電源電圧ＶＢＳは、スイッチング電圧ＶＳがスイッチングするたびに上昇する。この例では、ハイサイド電源電圧ＶＢＳのリップル幅は７０ｍＶと非常に小さい。
　以上がスイッチング回路１００の動作である。
　スイッチング回路１００では、ローサイドトランジスタＭＬのオン、オフにかかわらず、常時、比較回路２１０によってブートストラップキャパシタＣＢの両端間に生ずるハイサイド電源電圧ＶＢＳを監視することができる。したがって、比較回路２１０の入力がハイインピーダンスとなる期間が存在せず、ノイズ耐性を高めることができる。
　従来技術では、比較回路２１０の停止期間が存在するため、ハイサイド電源電圧ＶＢＳのリップルが大きくなる。これに対して実施形態に係るゲート駆動回路２００によれば、ハイサイド電源電圧ＶＢＳのリップルを小さくできる。
　スイッチング回路１００のさらなる利点は、比較技術との対比によって明確となる。
（比較技術１）
　図６は、比較技術１に係るスイッチング回路１００Ｔの回路図である。スイッチング回路１００Ｔのゲート駆動回路２００Ｔは、図３のゲート駆動回路２００から、第２スイッチＳＷ２を省略したものである。
　第１スイッチＳＷ１とダイオードＤ１の接続ノードの電圧（中間電圧ＶＭＩＤという）に着目する。第１スイッチＳＷ１がオンである期間、つまりクランプ動作がかかっていないときには、中間電圧ＶＭＩＤは、定電圧ＶＲＥＧと等しい。
　反対に第１スイッチＳＷ１がオフである期間、つまりクランプ動作がかかっているときには、第１スイッチＳＷ１のドレイン（ダイオードＤ１のアノード）はハイインピーダンスとなる。ブートストラップラインＶＢの電圧ＶＢは、スイッチング回路１００Ｔのスイッチングと同期して、ハイ状態（≒ＶＩＮ）とロー状態（≒０Ｖ）をとる。ダイオードＤ１は、寄生容量を有している。ブートストラップラインＶＢがハイからローに遷移するとき、負方向にスイングする電圧成分が寄生容量を通過してハイインピーダンスのノードに入力され、中間電圧ＶＭＩＤが負方向に大きく振れることとなる。負の大きな中間電圧ＶＭＩＤは、第１スイッチＳＷ１に過電圧を与えるおそれがあるため好ましくない。
（比較技術２）
　図７は、比較技術２に係るスイッチング回路１００Ｕの回路図である。このゲート駆動回路２００Ｕは、図６のゲート駆動回路２００Ｔに、ダイオードＤ２を追加したものである。ダイオードＤ２は、ゲートソース間を接続したＰＭＯＳトランジスタである。
　比較技術１と同様に、第１スイッチＳＷ１とダイオードＤ１の接続ノードの電圧（中間電圧ＶＭＩＤという）に着目する。比較技術２では、ダイオードＤ２によって、中間電圧ＶＭＩＤが、－Ｖｆより低くならないようにクランプされる。したがって、ブートストラップラインＶＢがハイからローに遷移するときにも、中間電圧ＶＭＩＤが負方向に大きく振れるのを防止できる。
　一方で、比較技術２では、ブートストラップラインＶＢがローからハイに遷移するとき、正方向にスイングする電圧成分がダイオードＤ１の寄生容量を通過し、中間電圧ＶＭＩＤが正方向に大きく振れることとなる。そうすると、ダイオードＤ２の両端間電圧が過電圧となり、ダイオードＤ２の信頼性に悪影響を及ぼすおそれがある。
　図３に戻り、比較技術１，比較技術２に対する図３のスイッチング回路１００の利点を説明する。
　図３の構成では、第１スイッチＳＷ１がオフであるクランプ期間、第２スイッチＳＷ２がオンとなり、中間電圧ＶＭＩＤが接地電圧に固定される。したがって、ブートストラップラインＶＢの電圧ＶＢが急峻に低下する場合、ブートストラップラインＶＢの電圧ＶＢが急峻に上昇する場合のいずれにおいても、中間電圧ＶＭＩＤは、接地電圧付近に保たれるため、正の過電圧および負の過電圧を防止できる。
　続いて、ゲート駆動回路２００のさらに具体的な構成例を説明する。
　図８は、レベルシフト回路２２０Ｄの構成例を示す回路図である。レベルシフト回路２２０Ｄは、ＶＢをハイ、ＶＳをローとする入力信号ＬＶＳ＿ＩＮ（上述の検出信号ＯＶＤＥＴ）を、電源電圧ＶＣＣ（あるいはＶＲＥＧ）ハイ、接地電圧０Ｖをローとする出力信号ＬＶＳ＿ＯＵＴ（ＬＶＳ＿ＯＵＴ）に変換するレベルシフトダウン回路である。
　レベルシフト回路２２０Ｄは、パルス発生器２３０Ｄ、オープンドレイン回路２３２Ｄ、ラッチ回路２４０Ｄ、ロジック回路２６０Ｄ、ラッチ安定化回路２８０Ｄ、を有する。
　パルス発生器２３０Ｄは、ワンショット回路であり、入力信号ＬＶＳ＿ＩＮのポジティブエッジ、ネガティブエッジに応答して、所定のパルス幅の期間、ローとなる負論理のセットパルスＳＥＴ、リセットパルスＲＳＴを生成する。
　オープンドレイン回路２３２Ｄは、ＰＭＯＳトランジスタＭＰ１１，ＭＰ１２を備える。第１トランジスタＭＰ１１は、ソースがブートストラップラインＶＢと接続され、セットパルスＳＥＴに応じてオンとなる。第２トランジスタＭＰ１２は、ソースがブートストラップラインＶＢと接続され、リセットパルスＲＳＴに応じてオンとなる。
　ラッチ回路２４０Ｄは、ＰＭＯＳトランジスタＭＰ２１，ＭＰ２２を含む。第１トランジスタＭＰ２１および第２トランジスタＭＰ２２は、クロスカップルされ、オープンドレイン回路２３２Ｄの出力に応答して状態遷移する。
　ラッチ安定化回路２８０Ｄは、ラッチ回路２４０Ｄの相補的な第１ノードＮ２１および第２ノードＮ２２のうち、レベルシフト回路２２０Ｄの出力ＬＶＳ＿ＯＵＴに応じた一方をハイに固定する。
　ロジック回路２６０Ｄは、ラッチ回路２４０の出力（第１ノードＮ２１、第２ノードＮ２２の電圧の少なくとも一方）を受け、レベルシフト出力信号ＬＶＳ＿ＯＵＴを生成する。
　ラッチ安定化回路２８０Ｄは、ラッチ回路２４０Ｄの相補的な第１ノードＮ２１および第２ノードＮ２２のうち、レベルシフト回路２２０の出力ＬＶＳ＿ＯＵＴのレベル（ハイ、ロー）に応じた一方のローを維持するように構成される。
　たとえばラッチ安定化回路２８０Ｄは、ＬＶＳ＿ＯＵＴがハイ、すなわち第１ノードＮ２１がハイのときに、第１ノードＮ２１のハイを維持するように動作し、ＬＶＳ＿ＯＵＴがロー、すなわち第２ノードＮ２２がハイのときに、第２ノードＮ２２のハイを維持するように動作する。
　あるいは反対に、ラッチ安定化回路２８０Ｄは、ＬＶＳ＿ＯＵＴがハイ、すなわち第１ノードＮ２１がハイのときに、第２ノードＮ２２のローを維持するように動作し、ＬＶＳ＿ＯＵＴがロー、すなわち第２ノードＮ２２がハイのときに、第１ノードＮ２１のローを維持するように構成されてもよい。
　図９は、レベルシフト回路２２０Ｄのさらに具体的な構成例を示す回路図である。ロジック回路２６０Ｄは、レベルシフタ兼ラッチ回路２６２Ｄ、インバータＩＮＶ１，ＩＮＶ２を含む。
　レベルシフタ兼ラッチ回路２６２Ｄは、ラッチ回路２４０Ｄの出力を受け、ラッチする。レベルシフタ兼ラッチ回路２６２Ｄは、ラッチ回路２４０の出力を、電圧ＶＣＣをハイレベル、電圧０Ｖをローレベルとする信号にレベルシフトダウンする。レベルシフタ兼ラッチ回路２６２Ｄは、トランジスタＭＮ３１，ＭＮ３２，ＭＰ３３～ＭＰ３８を含む。レベルシフタ兼ラッチ回路２６２Ｄの出力は、２段のインバータＩＮＶ、ＩＮＶ２を経て出力される。
　ラッチ安定化回路２８０Ｄは、スイッチＳＷ１、第２スイッチＳＷ２、第１インピーダンス素子２８４＿１、第２インピーダンス素子２８４＿２、第１カレントミラー回路２８６＿１、第２カレントミラー回路２８６＿２を含む。第１スイッチＳＷ１は、レベルシフト回路２２０Ｄの出力ＬＶＳ＿ＯＵＴが第１レベル（ハイ）のときにオンとなる。第１インピーダンス素子２８４＿１は、第１スイッチＳＷ１と直列に接続される。第１カレントミラー回路２８６＿１は、第１インピーダンス素子２８４＿１に流れる電流をコピーし、第１ノードＮ２１に電流ＩＡＵＸ＿ＳＥＴをソースする。これにより、ノードＮ２１がプルアップされる。
　第２スイッチＳＷ２は、レベルシフト回路２２０Ｄの出力ＬＶＳ＿ＯＵＴが第２レベル（ロー）のときにオンとなる。第２インピーダンス素子２８４＿２は、第２スイッチＳＷ２と直列に接続される。第２カレントミラー回路２８６＿２は、第２インピーダンス素子２８４＿２に流れる電流をコピーし、第２ノードＮ２２に電流ＩＡＵＸ＿ＲＳＴをソースする。これにより、ノードＮ２２がプルアップされる。
　図１０は、レベルシフト回路２２０Ｄの別の構成例（２２０Ｅ）を示す回路図である。図１０のレベルシフト回路２２０Ｅは、図９のレベルシフト回路２２０Ｄに加えて、アシスト回路２５０Ｅを備える。アシスト回路２５０Ｅは、セットパルスＳＥＴに応答して第２ノードＮ２２からアシスト電流ＩＡＳＳＴ＿ＳＥＴをシンクし、リセットパルスＲＳＴに応答して第１ノードＮ２１からアシスト電流ＩＡＳＳＴ＿ＲＳＴをシンクする。たとえばレベルシフト回路２２０Ｅは、カレントミラー回路２５４および２５６を含む。カレントミラー回路２５４は、トランジスタＭＰ４１に流れる電流をコピーして折り返し、アシスト電流ＩＡＳＳＴ＿ＳＥＴを生成する。カレントミラー回路２５６は、トランジスタＭＰ４２に流れる電流をコピーして折り返し、アシスト電流ＩＡＳＳＴ＿ＲＳＴを生成する。アシスト回路２５０Ｅを追加することにより、さらに高速化が可能となる。
　続いてスイッチング回路１００および駆動回路２００の用途を説明する。ゲート駆動回路２００は、絶縁型あるいは非絶縁型電源に利用できる。図１１は、実施形態に係るスイッチング電源のブロック図である。このスイッチング電源３００は、降圧（Buck）コンバータであり、ハイサイドトランジスタＭＨ、ローサイドトランジスタＭＬ、インダクタＬ１、出力キャパシタＣ１および制御回路４００を備える。制御回路４００は、上述のゲート駆動回路２００に加えて、フィードバック回路４１０を備える。フィードバック回路４１０は、スイッチング電源３００の出力信号（出力電圧ＶＯＵＴあるいは出力電流ＩＯＵＴ）にもとづくフィードバック信号ＶＦＢを受け、フィードバック信号ＶＦＢが所定の目標値に近づくようにデューティ比や周波数が変化するパルス信号ＳＨ，ＳＬを生成する。フィードバック回路４１０は、パルス幅変調器やパルス周波数変調器などを含むことができ、アナログ回路（エラーアンプ）やデジタル回路（補償器）で構成することができる。
　図１２（ａ）～（ｆ）は、ゲート駆動回路２００を備える電源の回路図である。ゲート駆動回路２００は、図１２（ａ）に示す降圧コンバータのトランジスタＡ，Ｂのペアの駆動に適用できる。
　ゲート駆動回路２００は、図１２（ｂ）に示すフォワードコンバータにも適用可能である。具体的にはゲート駆動回路２００は、一次側のハイサイドトランジスタＢとローサイドトランジスタＡのペアの駆動に利用できる。
　ゲート駆動回路２００は、図１２（ｃ）に示すハーフブリッジコンバータにも適用可能である。具体的にはゲート駆動回路２００は、一次側のハイサイドトランジスタＢとローサイドトランジスタＡのペアの駆動に利用できる。
　ゲート駆動回路２００は、図１２（ｄ）に示すフルブリッジブリッジコンバータにも適用可能である。具体的にはゲート駆動回路２００は、一次側のハイサイドトランジスタＢとローサイドトランジスタＡのペア、一次側のハイサイドトランジスタＤとローサイドトランジスタＣのペアに利用できる。
　ゲート駆動回路２００は、図１２（ｅ）に示すカレントダブラ同期整流器にも適用可能である。具体的にはゲート駆動回路２００は、一次側のハイサイドトランジスタＢとローサイドトランジスタＡのペアの駆動に利用できる。
　ゲート駆動回路２００は、図１２（ｆ）に示す二次側フルブリッジ同期整流器にも適用可能である。具体的にはゲート駆動回路２００は、一次側のハイサイドトランジスタＢとローサイドトランジスタＡのペア、あるいはハイサイドトランジスタＣとローサイドトランジスタＤのペアの駆動に利用できる。またゲート駆動回路２００は、二次側のハイサイドトランジスタＦとローサイドトランジスタＥのペア、あるいはハイサイドトランジスタＧとローサイドトランジスタＨのペアの駆動に利用できる。
　上述した実施形態は例示であり、それらの各構成要素や各処理プロセスの組み合わせにいろいろな変形例が可能なことが当業者に理解される。以下、こうした変形例について説明する。
（変形例１）
　図１３は、変形例１に係るスイッチング回路１００Ａの回路図である。ゲート駆動回路２００Ａでは、第２スイッチＳＷ２がＰＭＯＳトランジスタで構成される。クランプ用ドライバ２１２Ａは、第１スイッチＳＷ１および第２スイッチＳＷ２に、相補的なゲート信号を供給する。クランプ用ドライバ２１２Ａは、バッファ２１４およびインバータ２１６を含む。バッファ２１４は、レベルシフト回路２２０の出力ＬＶＳ＿ＯＵＴに応じたＰＧＡＴＥ信号を生成する。インバータ２１６は、ＰＧＡＴＥ信号を反転し、第２スイッチＳＷ２のゲートに供給する。
（変形例２）
　実施形態では、ブートストラップ回路の整流素子としてダイオードＤ１を用いたが、このダイオードＤ１を、ローサイドトランジスタＭＬと同期して制御される同期整流ダイオードに置換してもよい。
（変形例３）
　実施形態では、第２スイッチＳＷ２の一端を接地ラインと接続したがその限りではなく、０Ｖ以外の、別の電圧が供給される固定電圧ラインと接続してもよい。この場合、固定電圧ラインの電圧レベルに応じて、中間電圧ＶＭＩＤのクランプレベルを決定できる。
（変形例４）
　実施形態では、比較回路２１０を、ハイサイド電源電圧ＶＢＳを電源電圧として動作するように構成し、検出信号ＯＶＤＥＴをレベルシフト回路２２０によってレベルシフトしてクランプ用ドライバ２１２に入力したがその限りでない。ノイズの影響が問題とならないアプリケーションでは、比較回路２１０を図２に示すコンパレータ２０８に置換してもよい。
（変形例５）
　スイッチング回路は、電源のほか、モータ駆動回路などさまざまな用途で使用されており、本開示は電源以外の用途にも適用可能である。
　実施形態は例示であり、それらの各構成要素や各処理プロセスの組み合わせにさまざまな変形例が存在すること、またそうした変形例も本開示または本発明の範囲に含まれることは当業者に理解されるところである。
　本開示は、スイッチング回路に関する。
　１００　スイッチング回路
　ＭＨ　ハイサイドトランジスタ
　ＭＬ　ローサイドトランジスタ
　ＣＢ　ブートストラップキャパシタ
　２００　ゲート駆動回路
　２０２　ハイサイドドライバ
　２０４　ローサイドドライバ
　２０６　レベルシフタ
　Ｄ１　ダイオード
　ＳＷ１　第１スイッチ
　ＳＷ２　第２スイッチ
　２１０　比較回路
　２１２　クランプ用ドライバ
　２２０　レベルシフト回路
　２３０Ｄ　パルス発生器
　２３２Ｄ　オープンドレイン回路
　２４０Ｄ　ラッチ回路
　２６０Ｄ　ロジック回路
　２６２Ｄ　レベルシフタ兼ラッチ回路
　２８０Ｄ　ラッチ安定化回路
　ＩＮＶ１，ＩＮＶ２　インバータ
　３００　ＤＣ／ＤＣコンバータ
　３１０　コントローラ

Claims (13)

  1. 　Ｎチャンネルのハイサイドトランジスタおよびローサイドトランジスタを含むスイッチング回路のゲート駆動回路であって、
    　前記ハイサイドトランジスタのソースおよび前記ローサイドトランジスタのドレインと接続されるとともに、ブートストラップキャパシタの一端が接続されるべきスイッチング端子と、
    　前記ブートストラップキャパシタの他端が接続されるべきブートストラップ端子と、
    　前記スイッチング端子と接続されたスイッチングラインと、
    　前記ブートストラップ端子と接続されたブートストラップラインと、
    　その出力が前記ハイサイドトランジスタのゲートと接続可能であり、その上側電源ノードが前記ブートストラップラインと接続され、その下側電源ノードが、前記スイッチングラインと接続されたハイサイドドライバと、
    　その出力が前記ローサイドトランジスタのゲートと接続可能であるローサイドドライバと、
    　そのソースが定電圧が供給される定電圧ラインと接続されたＰＭＯＳ（P-channel Metal Oxide Semiconductor）トランジスタである第１スイッチと、
    　前記第１スイッチのドレインと前記ブートストラップラインの間に接続された整流素子と、
    　前記第１スイッチのドレインと固定電圧ラインの間に接続された第２スイッチと、
    　前記ブートストラップラインと前記スイッチングラインの間の電位差であるハイサイド電源電圧としきい値電圧との大小関係を示す検出信号を生成する比較回路と、
    　前記検出信号に応じて、前記第１スイッチと前記第２スイッチを相補的に駆動するクランプ用ドライバと、
    　を備える、ゲート駆動回路。
  2. 　前記第２スイッチは、そのソースが前記固定電圧ラインと接続され、そのドレインが前記第１スイッチのドレインと接続されたＮＭＯＳトランジスタであり、
    　前記クランプ用ドライバは、前記第１スイッチおよび前記第２スイッチに共通のゲート信号を供給する、請求項１に記載のゲート駆動回路。
  3. 　前記第２スイッチは、そのドレインが前記固定電圧ラインと接続され、そのソースが前記第１スイッチのドレインと接続されたＰＭＯＳトランジスタであり、
    　前記クランプ用ドライバは、前記第１スイッチおよび前記第２スイッチに、相補的なゲート信号を供給する、請求項１に記載のゲート駆動回路。
  4. 　前記比較回路は、前記ハイサイド電源電圧を電源として動作するように構成され、
    　前記検出信号を接地電圧がローである信号にレベルシフトダウンするレベルシフト回路をさらに備え、
    　前記クランプ用ドライバは、前記レベルシフト回路の出力に応じて前記第１スイッチおよび前記第２スイッチを駆動する、請求項１から３のいずれかに記載のゲート駆動回路。
  5. 　前記レベルシフト回路は、
    　前記検出信号のポジティブエッジ、ネガティブエッジそれぞれに応答して、所定のパルス幅を有するセットパルス、リセットパルスを生成するパルス発生器と、
    　ソースが前記ブートストラップラインと接続され、前記セットパルスに応じてオンとなる第１トランジスタと、ソースが前記ブートストラップラインと接続され、前記リセットパルスに応じてオンとなる第２トランジスタと、を含むオープンドレイン回路と、
    　クロスカップルされた第１トランジスタおよび第２トランジスタを含み、前記オープンドレイン回路の出力に応答して状態遷移するラッチ回路と、
    　を含み、前記ラッチ回路の状態に応じた信号を出力する、請求項４に記載のゲート駆動回路。
  6. 　前記レベルシフト回路は、電源ラインと接地ラインの間に設けられ、前記ラッチ回路の相補的な第１ノードおよび第２ノードのうち、前記レベルシフト回路の出力に応じた一方をローに固定するラッチ安定化回路をさらに含む、請求項５に記載のゲート駆動回路。
  7. 　前記整流素子は、ダイオードである、請求項１から６のいずれかに記載のゲート駆動回路。
  8. 　前記整流素子は、前記スイッチング回路と同期してスイッチングするトランジスタである、請求項１から６のいずれかに記載のゲート駆動回路。
  9. 　前記固定電圧ラインは接地ラインである、請求項１から８のいずれかに記載のゲート駆動回路。
  10. 　ひとつの半導体基板に一体集積化される、請求項１から９のいずれかに記載のゲート駆動回路。
  11. 　請求項１から１０のいずれかに記載のゲート駆動回路を備える、スイッチング電源の制御回路。
  12. 　請求項１から１０のいずれかに記載のゲート駆動回路を備える、スイッチング電源。
  13. 　ハイサイドトランジスタと、
    　ローサイドトランジスタと、
    　前記ハイサイドトランジスタのソースおよび前記ローサイドトランジスタのドレインと接続されたスイッチングラインと、
    　ブートストラップラインと、
    　前記ブートストラップラインと前記スイッチングラインの間に接続されたブートストラップキャパシタと、
    　その出力が前記ハイサイドトランジスタのゲートと接続可能であり、その上側電源ノードが前記ブートストラップラインと接続され、その下側電源ノードが、前記スイッチングラインと接続されたハイサイドドライバと、
    　その出力が前記ローサイドトランジスタのゲートと接続可能であるローサイドドライバと、
    　定電圧が供給される定電圧ラインと、
    　そのソースが前記定電圧ラインと接続されたＰＭＯＳ（P-channel Metal Oxide Semiconductor）トランジスタである第１スイッチと、
    　前記第１スイッチのドレインと前記ブートストラップラインの間に接続された整流素子と、
    　前記第１スイッチのドレインと固定電圧ラインの間に接続された第２スイッチと、
    　前記ブートストラップラインと前記スイッチングラインの間の電位差であるハイサイド電源電圧を電源として動作し、前記ハイサイド電源電圧としきい値電圧との大小関係を示す検出信号を生成する比較回路と、
    　前記検出信号を接地電圧がローである信号にレベルシフトダウンするレベルシフト回路と、
    　前記レベルシフト回路の出力に応じて、前記第１スイッチと前記第２スイッチを相補的に駆動するクランプ用ドライバと、
    　を備える、スイッチング回路。
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