JP2012010448A - Dc−dcコンバータ - Google Patents
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Abstract
【課題】遅延の大きな簡易な比較器を用いてもインダクタ電流の反転を防止できるようにし、回路面積や消費電力を削減できるようにしたDC−DCコンバータを構成する。
【解決手段】主スイッチ素子Q11、従スイッチ素子Q12、インダクタL1及びキャパシタC1は降圧チョッパー回路を構成する。従スイッチ制御信号発生回路60は、接続点SWの電位を所定のしきい値電位と比較する比較器と、主スイッチ素子Q11の導通から従スイッチ素子Q12の導通への切替時から比較器の出力を通過出力するゲート回路と、このゲート回路の出力信号を入力し、主スイッチ素子Q11の導通から従スイッチ素子Q12の導通への切替時の接続点SWの電位変化に伴う比較器の遅延時間の間、遷移レベルの入力信号が入力されても出力が遷移レベルに達せず、出力信号の遷移によって前記従スイッチ素子のオフ制御信号を発生させる遅延回路とを備える。
【選択図】図2
【解決手段】主スイッチ素子Q11、従スイッチ素子Q12、インダクタL1及びキャパシタC1は降圧チョッパー回路を構成する。従スイッチ制御信号発生回路60は、接続点SWの電位を所定のしきい値電位と比較する比較器と、主スイッチ素子Q11の導通から従スイッチ素子Q12の導通への切替時から比較器の出力を通過出力するゲート回路と、このゲート回路の出力信号を入力し、主スイッチ素子Q11の導通から従スイッチ素子Q12の導通への切替時の接続点SWの電位変化に伴う比較器の遅延時間の間、遷移レベルの入力信号が入力されても出力が遷移レベルに達せず、出力信号の遷移によって前記従スイッチ素子のオフ制御信号を発生させる遅延回路とを備える。
【選択図】図2
Description
本発明は、主従のスイッチ素子とインダクタを備え、主スイッチ素子と従スイッチ素子とを交互にオンオフすることによって、入力されたDC電圧を所望のDC電圧に変換して出力するDC−DCコンバータに関するものである。
携帯電子機器等の内部に設けられる電源回路の一つとして、例えば特許文献1,2に示されるような降圧チョッパー回路方式のDC−DCコンバータが知られている。このような降圧チョッパー回路方式のDC−DCコンバータにおいては、軽負荷時にキャパシタからインダクタを通してグランドへ流れる逆電流(以下、「インダクタ電流の反転」という。)を防ぐために、従スイッチをオフするタイミングを比較器により検出するように構成されている。
図1は特許文献1に係る降圧チョッパー型DC−DCコンバータの回路図である。このDC−DCコンバータは、制御回路100と出力回路120を含む。
出力回路120は、インダクタL1、キャパシタC1を含む。キャパシタC1は一端が接地され、他端が出力インダクタL1の一端に接続される。インダクタL1の他端は、制御回路100と接続される。キャパシタC1に現れる電圧は出力電圧Voutとして、図外の負荷に出力される。
制御回路100の入力端子102には電池が接続され、入力電圧Vinとして電池電圧Vbatが入力される。また、スイッチング端子104は、インダクタL1に接続され、制御回路100の内部で生成したスイッチング電圧Vswを出力する。また、電圧帰還端子106には、負荷に印加される出力電圧Voutが帰還される。
スイッチングトランジスタM1は、PチャンネルMOSトランジスタであって、ソースは入力端子102に接続され、ドレインはスイッチング端子104に接続される。スイッチングトランジスタM1のバックゲートは入力端子102と接続され、バックゲートとドレイン間には、図示しないボディダイオード(寄生ダイオード)が存在する。
同期整流用トランジスタM2は、NチャンネルMOSトランジスタであって、ソースは接地され、ドレインはスイッチングトランジスタM1のドレインおよびスイッチング端子104と接続される。また、同期整流用トランジスタM2のバックゲートは接地されている。同期整流用トランジスタM2のバックゲートとドレイン間には、図示しないボディダイオードが存在する。
軽負荷検出回路44のコンパレータ42は、第2ゲート電圧Vg2と同期した電圧であって、同期整流用トランジスタM2がオフすべき期間においてハイレベルとなり、同期整流用トランジスタM2がオンすべき期間においてローレベルとなるしきい値電圧Vthとスイッチング電圧Vswとを比較し、スイッチング電圧Vswがしきい値電圧Vthを上回るとハイレベルの軽負荷検出信号SIG12を出力する。
ドライバ回路20は、軽負荷検出回路44からハイレベルの軽負荷検出信号SIG12が出力されると、第2ゲート電圧Vg2をローレベルとして同期整流用トランジスタM2を強制的にオフさせる。
ところが、特許文献1,2のように、軽負荷時のインダクタ電流の反転を防ぐため比較器により従スイッチをオフにするDC−DCコンバータにおいては、次の二つの解決すべき課題[課題A][課題B]があった。
[課題A]
回路面積が小さく消費電力も低い簡易な比較器を用いて軽負荷時のインダクタ電流の反転を防ぐことができない。すなわち、どのような構成の比較器であっても、入力信号が変化してからそれに応じて比較結果が変化するまでに遅延時間が生じる。回路面積が小さく消費電力も低い簡易な比較器である程、遅延時間が大きいので、インダクタ電流の反転が適正に防止できない。そのため、比較器の遅延対策が必要になる。遅延対策の方法として次の(a)(b)がある。
回路面積が小さく消費電力も低い簡易な比較器を用いて軽負荷時のインダクタ電流の反転を防ぐことができない。すなわち、どのような構成の比較器であっても、入力信号が変化してからそれに応じて比較結果が変化するまでに遅延時間が生じる。回路面積が小さく消費電力も低い簡易な比較器である程、遅延時間が大きいので、インダクタ電流の反転が適正に防止できない。そのため、比較器の遅延対策が必要になる。遅延対策の方法として次の(a)(b)がある。
(a)特許文献1に示されているように、従スイッチ制御信号の反転信号を比較器のしきい値電圧に用いる。
(b)特許文献2に示されているように、比較器への入力信号を切替える。
しかし、(a)の方法では、従スイッチ制御信号の反転信号をしきい値電圧とするために、比較器のコモンモード入力レンジは0Vから電源電圧(Vdd)までのフルレンジでなければならず(0V付近とVdd付近の両方で比較動作できなければならず)、簡易な比較器を用いることができない。
また(b)の方法では、信号切替えのためのスイッチ回路および切替え用の入力信号生成回路が必要になるため、回路面積が大きくなり消費電力も増える。特にアナログスイッチのトランジスタサイズが大きくなる。
[課題B]
一般に比較器の後段には、従スイッチをオフするための信号を保持するラッチ回路が必要になるので、このラッチ回路を構成する回路面積が必要であり、ラッチ回路の消費電力が必要になる。
一般に比較器の後段には、従スイッチをオフするための信号を保持するラッチ回路が必要になるので、このラッチ回路を構成する回路面積が必要であり、ラッチ回路の消費電力が必要になる。
そこで、本発明の目的は、遅延の大きな簡易な比較器を用いてもインダクタ電流の反転を防止できるようにし、回路面積や消費電力を削減できるようにしたDC−DCコンバータを提供することにある。
本発明のDC−DCコンバータは、
直流電圧が入力される電源入力部と、直流電圧が出力される電源出力部と、主スイッチ素子及び従スイッチ素子による直列回路と、前記主スイッチ素子と前記従スイッチ素子との接続点に一端が接続されたインダクタと、前記電源出力部に接続されたキャパシタと、を備え、前記電源入力部に入力されるDC電圧を変換して前記電源出力部に接続される負荷へDC電圧を供給するDC−DCコンバータにおいて、
前記主スイッチ素子及び前記従スイッチ素子に対して駆動信号を出力するドライブ回路と、前記ドライブ回路に対してパルス信号を出力するパルス生成回路と、軽負荷時に前記インダクタに流れる電流の逆流を防止するための従スイッチ制御信号発生回路とを有し、
前記従スイッチ制御信号発生回路は、前記接続点の電位を所定のしきい値電位と比較する比較器と、前記主スイッチの導通から前記従スイッチの導通への切替時から前記比較器の出力を通過出力するゲート回路と、このゲート回路の出力信号を入力して、少なくとも前記主スイッチ素子の導通から前記従スイッチ素子の導通への切替時の前記接続点の電位変化に伴う前記比較器の遅延時間の間、遷移レベルの入力信号が入力されても後段の回路を遷移させないように前記従スイッチ素子のオフ制御信号を発生させる遅延回路とを備えたことを特徴としている。
直流電圧が入力される電源入力部と、直流電圧が出力される電源出力部と、主スイッチ素子及び従スイッチ素子による直列回路と、前記主スイッチ素子と前記従スイッチ素子との接続点に一端が接続されたインダクタと、前記電源出力部に接続されたキャパシタと、を備え、前記電源入力部に入力されるDC電圧を変換して前記電源出力部に接続される負荷へDC電圧を供給するDC−DCコンバータにおいて、
前記主スイッチ素子及び前記従スイッチ素子に対して駆動信号を出力するドライブ回路と、前記ドライブ回路に対してパルス信号を出力するパルス生成回路と、軽負荷時に前記インダクタに流れる電流の逆流を防止するための従スイッチ制御信号発生回路とを有し、
前記従スイッチ制御信号発生回路は、前記接続点の電位を所定のしきい値電位と比較する比較器と、前記主スイッチの導通から前記従スイッチの導通への切替時から前記比較器の出力を通過出力するゲート回路と、このゲート回路の出力信号を入力して、少なくとも前記主スイッチ素子の導通から前記従スイッチ素子の導通への切替時の前記接続点の電位変化に伴う前記比較器の遅延時間の間、遷移レベルの入力信号が入力されても後段の回路を遷移させないように前記従スイッチ素子のオフ制御信号を発生させる遅延回路とを備えたことを特徴としている。
この構成により、遅延時間の大きな比較器回路を適用でき、回路面積と消費電力を低減できる。
前記遅延回路は、例えばその出力レベルが、遷移レベルにある入力信号の入力時間の長さに応じて増加または減少し、出力レベルがリセットできるものである。
特許文献2では比較器の出力をもとに生成された従スイッチ制御信号の維持にラッチ回路が設けられているが、本構成によれば、比較器出力の遷移した時間が一定時間を超えれば制御信号が保持されるため、ラッチ回路がなくても従スイッチ制御信号を維持することができる。また、接続点の電位がどのように振動しても、その影響も受けない。
特許文献2では比較器の出力をもとに生成された従スイッチ制御信号の維持にラッチ回路が設けられているが、本構成によれば、比較器出力の遷移した時間が一定時間を超えれば制御信号が保持されるため、ラッチ回路がなくても従スイッチ制御信号を維持することができる。また、接続点の電位がどのように振動しても、その影響も受けない。
前記遅延回路の出力をラッチして前記従スイッチのオフ制御信号を出力する論理回路を備えてもよい。そのことにより、従スイッチのオフ制御信号を確実に保持できる。
前記遅延回路を例えば、キャパシタと、前記ゲート回路の出力信号で制御されて前記キャパシタを放電または充電するスイッチとを含んで構成すれば、遅延回路を小型、省電力に構成できる。
前記しきい値電位は、前記遅延回路の出力が遷移レベルに達するまでの遅延時間に基づき、その遅延時間以上さかのぼって前記比較器の出力レベルが遷移するように定めればよい。
このことにより、インダクタ電流の反転を確実に防ぐことができる。
このことにより、インダクタ電流の反転を確実に防ぐことができる。
前記従スイッチ制御信号発生回路は、前記比較器の入力信号の電位をシフトするレベルシフト回路を備えてもよい。
このことにより、比較器の入力電位を正電位にシフトさせられる。すなわち、比較器の入力電位を、比較器の性能のよりよくなるレンジに変えられる。
このことにより、比較器の入力電位を正電位にシフトさせられる。すなわち、比較器の入力電位を、比較器の性能のよりよくなるレンジに変えられる。
主スイッチと従スイッチが交互にオンオフされる際の前記インダクタに流れる電流のピーク値の下限値が規定されていてもよい。
このことにより、主スイッチ素子の導通から従スイッチ素子の導通への切替時の接続点の電位変化が規定され(切替前は入力電圧から主スイッチ素子のオン抵抗と上限電流の積だけ降下した電位であり、切替後は電流上限と従スイッチ素子のオン抵抗との積の値(負電位)となる。)、比較器への所要性能が明確になり、本願で意図する動作と作用を確実に得ることができる。
このことにより、主スイッチ素子の導通から従スイッチ素子の導通への切替時の接続点の電位変化が規定され(切替前は入力電圧から主スイッチ素子のオン抵抗と上限電流の積だけ降下した電位であり、切替後は電流上限と従スイッチ素子のオン抵抗との積の値(負電位)となる。)、比較器への所要性能が明確になり、本願で意図する動作と作用を確実に得ることができる。
本発明によれば、遅延の大きな簡易な比較器を用いてもインダクタ電流の反転を防止でき、回路面積や消費電力を削減したDC−DCコンバータが構成できる。
《第1の実施形態》
本発明の第1の実施形態に係るDC−DCコンバータについて各図を参照して説明する。
図2は、本発明の第1の実施形態に係るDC−DCコンバータ301の全体の回路図である。
図2に示すように、このDC−DCコンバータ301は、所定の直流電圧が入力される電源入力部VINに直列接続された、主スイッチ素子Q11及び従スイッチ素子Q12の直列回路と、主スイッチ素子Q11と従スイッチ素子Q12との接続点と電源出力部VOUTとの間に設けられたインダクタL1及びキャパシタC1から構成される平滑回路と、を備えて、電源出力部VOUTから負荷へ一定の直流電圧で電力を供給する降圧チョッパー型のDC−DCコンバータである。
本発明の第1の実施形態に係るDC−DCコンバータについて各図を参照して説明する。
図2は、本発明の第1の実施形態に係るDC−DCコンバータ301の全体の回路図である。
図2に示すように、このDC−DCコンバータ301は、所定の直流電圧が入力される電源入力部VINに直列接続された、主スイッチ素子Q11及び従スイッチ素子Q12の直列回路と、主スイッチ素子Q11と従スイッチ素子Q12との接続点と電源出力部VOUTとの間に設けられたインダクタL1及びキャパシタC1から構成される平滑回路と、を備えて、電源出力部VOUTから負荷へ一定の直流電圧で電力を供給する降圧チョッパー型のDC−DCコンバータである。
図2おいて、パルス生成回路50は、抵抗R3,R4、誤差増幅器EA、基準電圧発生回路VREF、ランプ波形信号発生回路RAMP、コンパレータCOMP2及びPWM/PFM信号発生回路51で構成されている。誤差増幅器EAは、電源出力部VOUTの出力電圧が抵抗R3,R4で分圧された電圧と基準電圧発生回路VREFによる基準電圧VREFとの誤差電圧を増幅する。コンパレータCOMP2は誤差増幅器EAの出力電圧とランプ波形信号発生回路RAMPによるランプ波形信号とを比較し、PWM制御信号を出力する。重負荷時においてはPWM制御信号が発生され、後述する方法により軽負荷においてはPFM制御信号が発生される。
従スイッチ制御信号発生回路60は、主スイッチ素子Q11のゲート信号であるPGATE信号の反転信号、従スイッチ素子Q12のゲート信号であるNGATE信号、及び主スイッチ素子Q11と従スイッチ素子Q12との接続点SWの電位を入力し、従スイッチ制御信号NCTLを出力する。
ドライブ回路70は、インバータ(NOTゲート)IN1〜IN6、NORゲートNOR1、インバータIN7〜IN12、及びNORゲートNOR2,NOR3を備えている。
主スイッチ素子Q11のゲートには、インバータ(NOTゲート)IN1〜IN6及びNORゲートNOR1が接続されている。主スイッチ素子Q11はこれらの論理回路を介してPC信号及びNGATE信号より生成されるPGATE信号によって制御される。
また、従スイッチ素子Q12のゲートには、インバータIN7〜IN12及びNORゲートNOR2,NOR3が接続されている。従スイッチ素子Q12はこれらの論理回路を介してPC信号及びPGATE反転信号及びNCTL信号より生成されるNGATE信号によって制御される。
主スイッチ素子Q11はPチャンネルMOS−FETであるので、PGATE信号がローレベルのときオンする。従スイッチ素子Q12はNチャンネルMOS−FETであるので、NGATE信号がハイレベルのときオンする。
主スイッチ素子Q11のオン期間(このとき従スイッチ素子Q12はオフ)に電源入力部VINから電源出力部VOUT方向へ電流が流れる。その後、主スイッチ素子Q11がオフし、従スイッチ素子Q12がオンすると、インダクタL1の電流は従スイッチ素子Q12を介して流れる。
図3は前記従スイッチ制御信号発生回路60の回路図である。
図3に示すように、従スイッチ制御信号発生回路60は、レベルシフト回路61、コンパレータ(比較器)COMP1、ゲート回路62、遅延回路63を備えている。
図3に示すように、従スイッチ制御信号発生回路60は、レベルシフト回路61、コンパレータ(比較器)COMP1、ゲート回路62、遅延回路63を備えている。
レベルシフト回路61は、4つのPチャンネルMOS−FET P1,P2,P3,P4、及び抵抗R1,R2によるソースフォロア回路で構成されている。ハイサイドのMOS−FET P1,P2のゲートにはオンするような一定のDCバイアス電圧Bが印加される。この構成によって、レベルシフト回路61は、主スイッチ素子Q11と従スイッチ素子Q12との接続点SWの電位をレベルシフトしてコンパレータCOMP1の+入力端子に入力し、また、コンパレータCOMP1の−入力端子に入力するしきい値電位Vtを発生する。
コンパレータCOMP1は−入力端子のしきい値電位Vtより+入力端子の電位が高いとき、出力信号SCをハイレベルにする。
ゲート回路62はNANDゲートNA1で構成されている。このゲート回路62は、コンパレータCOMP1の出力信号SCがハイレベルで且つNGATE信号がハイレベルのとき出力信号SGをローレベルにする。
遅延回路63は、電流源としてのPチャンネルMOS−FET P5、スイッチ素子としてのPチャンネルMOS−FET P6、スイッチ素子としてのNチャンネルMOS−FET N1、及びキャパシタCCを備えている。ゲート回路62の出力信号SGがローレベルになれば、MOS−FET P6が導通し、キャパシタCCが定電流で充電される。この充電により、キャパシタCCの充電電圧が時間経過に伴いリニアに上昇する。
PGATEB信号(PGATE反転信号)がハイレベルになれば、NチャンネルMOS−FET N1がオンして、キャパシタCCの電荷が放電される。
キャパシタCCの電圧は従スイッチ制御信号NCTL信号として出力される。遅延回路63の上記作用により、図2に示したNORゲートNOR3が従スイッチ制御信号NCTL信号によって反転するタイミングは、コンパレータCOMP1が反転タイミングから一定時間遅延することになる。
図4は、前記コンパレータCOMP1の回路図である。コンパレータCOMP1は、PチャンネルMOS−FET P11,P12,P15,P17、NチャンネルMOS−FET N13,N14,N16で構成されている。ここでMOS−FET P15,P17,N13,N14は定電流源として作用し、MOS−FET P11,P12は、MOS−FET N13,N14とともに差動増幅回路として作用する。MOS−FET N16は、P17とともにバッファ回路として作用する。前記コンパレータCOMP1にはこのような簡易な回路で構成された、遅延時間の大きなコンパレータを用いることができる。
図5は、図2・図3に示した回路の各部の電圧電流の波形図である。また、図6は図5の要部について時間軸を拡大した図である。図5・図6に表しているように、主スイッチ素子Q11のゲート制御信号であるPGATE信号が、タイミングt0でローレベルになれば、主スイッチ素子Q11が導通して、インダクタ電流I(L1)がリニアに上昇する。このとき、NGATE信号はローレベルであるので、図3に示したゲート回路62の出力信号SGはハイレベルとなって、PチャンネルMOS−FET P6は遮断状態となる。また、PGATE反転信号がハイレベルであるので、NチャンネルMOS−FET N1はオン状態であり、キャパシタCCの電圧は0である。そのため、NCTL信号はローレベルとなる。
その後、NGATE信号がハイレベルになると、従スイッチ素子Q12が導通してインダクタ電流I(L1)がリニアに下降する。このときゲート回路62の出力はコンパレータCOMP1の出力の反転信号を出力する。但し、NGATEの立ち上がり直後の瞬時はゲート回路62の出力信号SGが一瞬ローレベルに変化する。これは、コンパレータCOMP1の出力電圧V(SC)の立ち下がりに遅延があるためである。すなわち、NGATEの立ち上がりタイミングより遅れてV(SC)が立ち下がり、この遅延時間分(数ns程度)だけV(SG)にローレベルの期間が生じる。
PGATE反転信号はローレベルであるので、NチャンネルMOS−FET N1はオフ状態であり、V(SG)のローレベルの期間にキャパシタCCが充電される。遅延回路のキャパシタCCと電流源の値は、COMP1の遅延時間τ1の間の充電では、キャパシタCCの端子間電圧がNOR3の遷移レベルに達しないように設定する。そのため、t11からt12までの充電時間のNCTL信号の電圧上昇では、図2に示したNOR3が反転(遷移)することはない。
その後、V(SW)の上昇に伴い、タイミングt2でコンパレータCOMP1が反転するとV(SG)はローレベルになる。そのため、キャパシタCCが充電されて、V(NCTL)はリニアに上昇する。V(NCTL)が、NOR3の遷移電圧を超えると、NOR3が反転する。これによりV(NGATE)は立ち下がり、従スイッチ素子Q12は遮断される。従スイッチ素子Q12のオフにより、接続点電位V(SW)は出力電圧に向けて振動する。
V(NCTL)が、NOR3の遷移電圧を超えるタイミングt3が、インダクタ電流I(L1)が0になるタイミングに一致すれば、インダクタ電流の反転が生じない。そのためには、インダクタ電流が0になるタイミングt3から所定時間戻ったt2でコンパレータCOMP1が反転するように、レベルシフト回路61の回路定数を定めればよい。
V(SW)と比較されるしきい値電圧Vtは非対称なレベルシフト回路61の作用により実効的に負電圧である。このしきい値電圧Vtは、図6に示しているように、V(NGATE)立下りを基準にして時間(τ2+τ3)だけ戻ったところのV(SW)に等しい。時間τ3は、コンパレータCOMP1の出力の立上り時に生じる遅延時間である。COMP1の出力V(SC)が速く立上らず、図6のような波形になるのは、この時間τ3が大きいことに起因している。すなわち、入力信号V(SW)がゆっくり変化する分、時間τ3は時間τ1より長くなる。但し、τ1もτ3もコンパレータCOMP1の単体特性から見積もれるため、その値に基づいて遅延回路63や他の回路を設計できる。
例えばレベルシフト回路61の抵抗R1とR2を、R1<R2なる範囲で適切に定めれば接続点電位V(SW)がGNDより低いレベルにて、つまりインダクタ電流がゼロになる前にCOMP1の出力を遷移させられる。非ゼロの電流レベルをIt、出力電圧をVout、インダクタL1のインダクタンスをLとすれば、ゼロになるまでの残り時間τ4はL・It/Voutとなり、τ4≧τ2となるようレベルシフト回路を設定すれば、電流の逆流は生じない。なお、レベルシフト回路61を用いない場合も、しきい値電圧を負に設定すれば同様の機能を得られる。
以上のように、遅延の大きな比較器回路を用いても逆流を防ぐことができる。
図7は、別の動作条件における、図2・図3各部の波形図である。図5はインダクタ電流がゼロになるタイミングで従スイッチ素子Q12をオフする理想的な場合であったが、実際にはわずかに早く従スイッチ素子Q12をオフしてしまうことがあり得る。この場合、インダクタ電流が完全にゼロになるまでの間、従スイッチ素子Q12の寄生ダイオードが導通し、V(SW)はその順方向電圧VFだけ低い電位−VFとなる。その後、V(SW)は出力電圧に向けて振動する。このようにコンパレータCOMP1の出力はハイレベルになった直後再び短時間だけローレベルになる。コンパレータCOMP1の出力が一旦ハイレベルになったことを記憶しようとすれば、そのための回路が必要である。そのため比較器の出力をそのまま従スイッチ制御に用いる構成をとる特許文献1,2でも比較器の出力をラッチするフリップフロップ等のラッチ回路が設けられている。しかし、本発明ではコンパレータCOMP1の出力が遷移レベルにある時間に応じて、遅延回路の出力が単調に増加するため、ラッチ回路と同等な機能が遅延回路63に含まれていることになる。一旦、V(NCTL)が遷移レベルに達した後はCOMP1の出力V(SC)によらず,V(NGATE)=Lが保持され、V(NCTL)も変動しない。したがってラッチ回路は不要である。
このように、従スイッチ素子Q12が早めにオフされても、インダクタ電流は従スイッチ素子Q12のボディダイオードを流れるので、損失が僅かに増えるだけである。すなわちこの場合でもインダクタ電流の反転は防止できる。
なお、軽負荷時のインダクタ電流の上限Ipは規定されている。すなわち、主スイッチ素子Q11の導通開始から接続点SWの電位が所定電圧だけ降下したとき、PWM/PFM信号発生回路51の出力が反転するように、PWM/PFM信号発生回路51のしきい値が定められている。接続点SWの電圧降下は、主スイッチ素子Q11のオン抵抗Ron1で表すと、Ron1・I(L1)である。前記Ron1は既知であるので、V(SW)よりインダクタに流れ込む電流I(L1)を検知できる。V(SW)をパルス生成回路PGEN内に備わる比較器でしきい値電圧と比較することで、インダクタ電流I(L1)が所望の上限Ipをとるよう、制御パルスを生成できる。なお、他の主スイッチ電流検知方法やインダクタ電流検知方法など、その他の方法でI(L1)を検知してもよい。パルス生成回路50はこのような軽負荷時用の制御パルスまたは出力電圧誤差にもとづくPWMパルスの一方を制御パルスPCとして出力する。また、軽負荷時にはパルス発生をスキップしてPFM動作を実現するものである。PFM動作は、パルス発生を出力電圧誤差に基づき遅延させることにより実現してもよい。
このようにコンパレータCOMP1への所要性能が明確であるので、本発明で意図する動作と作用を確実に得ることができる。
《第2の実施形態》
図8は第2の実施形態に係る従スイッチ制御信号発生回路の回路図である。DC−DCコンバータの全体の回路図は第1の実施形態で図2に示したとおりである。図8に示す従スイッチ制御信号発生回路は、図3に示した従スイッチ制御信号発生回路60にフリップフロップSR1を設けたものである。フリップフロップSR1はキャパシタCCの充電電圧が遷移レベルに達したときセットされ、PGATEB信号(PGATE反転信号)でリセットされる。このフリップフロップSR1の出力がNCTL信号である。
このように、キャパシタCCの充電電圧が一旦遷移レベルに達したことを記憶するラッチ回路(広義のラッチ回路)を設けてもよい。
図8は第2の実施形態に係る従スイッチ制御信号発生回路の回路図である。DC−DCコンバータの全体の回路図は第1の実施形態で図2に示したとおりである。図8に示す従スイッチ制御信号発生回路は、図3に示した従スイッチ制御信号発生回路60にフリップフロップSR1を設けたものである。フリップフロップSR1はキャパシタCCの充電電圧が遷移レベルに達したときセットされ、PGATEB信号(PGATE反転信号)でリセットされる。このフリップフロップSR1の出力がNCTL信号である。
このように、キャパシタCCの充電電圧が一旦遷移レベルに達したことを記憶するラッチ回路(広義のラッチ回路)を設けてもよい。
《第3の実施形態》
図9は第3の実施形態に係る従スイッチ制御信号発生回路の回路図である。DC−DCコンバータの全体の回路図は第1の実施形態で図2に示したとおりである。図9に示す従スイッチ制御信号発生回路は、レベルシフト回路61、コンパレータCOMP1、ゲート回路62、遅延回路63を備えている。レベルシフト回路61とコンパレータCOMP1の構成は図3に示したものと同じである。ゲート回路62はNANDゲートNA1とインバータIN21で構成されている。このゲート回路62は、コンパレータCOMP1の出力信号SCがハイレベルで且つNGATE信号がハイレベルのときハイレベルを出力する。MOS−FET P1、P2、N1のゲートにはオンするような一定のDCバイアス電圧BP、BNが印加される。
図9は第3の実施形態に係る従スイッチ制御信号発生回路の回路図である。DC−DCコンバータの全体の回路図は第1の実施形態で図2に示したとおりである。図9に示す従スイッチ制御信号発生回路は、レベルシフト回路61、コンパレータCOMP1、ゲート回路62、遅延回路63を備えている。レベルシフト回路61とコンパレータCOMP1の構成は図3に示したものと同じである。ゲート回路62はNANDゲートNA1とインバータIN21で構成されている。このゲート回路62は、コンパレータCOMP1の出力信号SCがハイレベルで且つNGATE信号がハイレベルのときハイレベルを出力する。MOS−FET P1、P2、N1のゲートにはオンするような一定のDCバイアス電圧BP、BNが印加される。
遅延回路63において、主スイッチ制御信号PGATE信号がローレベルである間、すなわちスイッチ素子としてのPチャンネルMOS−FET P5が導通している間、キャパシタCCが充電される。従スイッチ素子Q12に導電が切替り、V(SW)の電位が上昇し、コンパレータCOMP1の出力信号が反転すると、スイッチ素子としてのNチャンネルMOS−FET N2が導通してキャパシタCCの電荷を放電する。NチャンネルMOS−FET N1は、そのゲートに一定のDCバイアス電圧が印加されていて定電流源として作用する。そのため、キャパシタCCの電圧はリニアに低下する。このキャパシタCCの電圧がインバータIN22の遷移電圧を超えたとき制御信号NCTL信号はハイレベルとなる。このようにして第1・第2の実施形態と同様のタイミングでNCTL信号がハイレベルになるので、第1・第2の実施形態と同様の動作が実現される。
《第4の実施形態》
図10は第4の実施形態に係るDC−DCコンバータ304の回路図である。このDC−DCコンバータ304は、所定の直流電圧が入力される電源入力部VIN、直流電圧が出力される電源出力部VOUT、主スイッチ素子Q21及び従スイッチ素子Q22の直列回路と、主スイッチ素子Q11と従スイッチ素子Q12との接続点に第1端が接続され、第2端がVINに接続されたインダクタL1と、電源出力部VOUTとグランドとの間に設けられたキャパシタC1とを備えて、電源出力部VOUTから負荷へ一定の直流電圧で電力を供給する昇圧チョッパー型のDC−DCコンバータである。
図10は第4の実施形態に係るDC−DCコンバータ304の回路図である。このDC−DCコンバータ304は、所定の直流電圧が入力される電源入力部VIN、直流電圧が出力される電源出力部VOUT、主スイッチ素子Q21及び従スイッチ素子Q22の直列回路と、主スイッチ素子Q11と従スイッチ素子Q12との接続点に第1端が接続され、第2端がVINに接続されたインダクタL1と、電源出力部VOUTとグランドとの間に設けられたキャパシタC1とを備えて、電源出力部VOUTから負荷へ一定の直流電圧で電力を供給する昇圧チョッパー型のDC−DCコンバータである。
パルス生成回路50は、図2に示した例と同様に、抵抗R3,R4、誤差増幅器EA、基準電圧発生回路VREF、ランプ波形信号発生回路RAMP、コンパレータCOMP2及びPWM/PFM信号発生回路51で構成されている。
従スイッチ制御信号発生回路80は、従スイッチ素子Q22のゲート信号であるPGATE信号、主スイッチ素子Q21のゲート信号であるNGATE信号の反転信号NGATEB信号、及び主スイッチ素子Q21と従スイッチ素子Q22との接続点SWの電位を入力し、従スイッチ制御信号PCTLを出力する。
ドライブ回路90はPC信号及びPCTL信号に基づいてPGATE信号及びNGATE信号を出力する。
図2に示した降圧チョッパー型のDC−DCコンバータとは逆に、主スイッチ素子Q21がNチャンネルMOS−FET、従スイッチ素子Q22がPチャンネルMOS−FETである。したがって、NGATE信号がハイレベルのとき主スイッチ素子Q21がオンし、PGATE信号がローレベルのとき従スイッチ素子Q22がオンする。
主スイッチ素子Q21のオン期間(このとき従スイッチ素子Q22はオフ)に電源入力部VINからインダクタL1に電流が流れる。その後、主スイッチ素子Q21がオフし、従スイッチ素子Q22がオンすると、インダクタL1の電流は従スイッチ素子Q22を介して電源出力部VOUT方向へ電流が流れる。
図11は前記従スイッチ制御信号発生回路80の回路図である。図11に示すように、従スイッチ制御信号発生回路80は、レベルシフト回路81、コンパレータCOMP1、ゲート回路82、遅延回路83を備えている。
レベルシフト回路81は、4つのNチャンネルMOS−FET N1,N2,N3,N4、及び抵抗R1,R2によるソースフォロア回路で構成されている。ローサイドのMOS−FET N3,N4のゲートには一定のDCバイアス電圧Bが印加される。この構成によって、レベルシフト回路81は、主スイッチ素子Q21と従スイッチ素子Q22との接続点SWの電位をレベルシフトしてコンパレータCOMP1の+入力端子に入力し、また、コンパレータCOMP1の−入力端子に入力するしきい値電位を発生する。
コンパレータCOMP1は−入力端子のしきい値電位より、+入力端子の電位が高いとき、出力信号SCをハイレベルにする。
ゲート回路82はNORゲートNOR1で構成されている。このゲート回路82は、コンパレータCOMP1の出力信号SCがローレベルで且つPGATE信号がローレベルのとき出力信号SGをハイレベルにする。
遅延回路83は、電流源としてのNチャンネルMOS−FET N5、スイッチ素子としてのNチャンネルMOS−FET N6、スイッチ素子としてのPチャンネルMOS−FET P1、及びキャパシタCCを備えている。ゲート回路82の出力信号SGがハイレベルになれば、MOS−FET N6が導通し、キャパシタCCが定電流で充電される。この充電により、PCTL信号のレベルが時間経過に伴いリニアに下降する。
NGATEB信号(NGATE反転信号)がローレベルになれば、PチャンネルMOS−FET P1がオンして、キャパシタCCの電荷が放電される。
NGATEB信号(NGATE反転信号)がローレベルになれば、PチャンネルMOS−FET P1がオンして、キャパシタCCの電荷が放電される。
図12は、図10・図11に示した回路の各部の電圧電流の波形図である。図12に表しているように、主スイッチ素子Q21のゲート制御信号であるNGATE信号が、タイミングt0でハイレベルになれば、主スイッチ素子Q21が導通して、インダクタ電流I(L1)がリニアに上昇する。このとき、PGATE信号はハイレベルであるので、図11に示したゲート回路82の出力信号SGはローレベルとなって、NチャンネルMOS−FET N6は遮断状態となる。また、NGATE反転信号がローレベルであるので、PチャンネルMOS−FET P1はオン状態であり、キャパシタCCの端子間電圧は0である。そのため、PCTL信号はハイレベルとなる。
その後、PGATE信号がローレベルになると、従スイッチ素子Q22が導通してインダクタ電流I(L1)がリニアに下降する。このときゲート回路82の出力はコンパレータCOMP1の出力の反転信号を出力する。但し、PGATEの立ち下がり直後はゲート回路82の出力信号SGが一瞬ハイレベルに変化する。これは、コンパレータCOMP1の出力電圧V(SC)の立ち下がりに遅延があるためである。すなわち、PGATEの立ち下がりタイミングt11より遅れてt12でV(SC)が立ち上がり、この遅延時間分(数ns程度)だけV(SG)にハイレベルの期間が生じる。
NGATE反転信号はハイレベルであるので、PチャンネルMOS−FET P1はオフ状態であり、V(SG)のハイレベルの期間にキャパシタCCが充電される。遅延回路のキャパシタCCと電流源の値は、COMP1の遅延時間τ1の間の充電では、キャパシタCCの端子間電圧が遷移レベルに達しないように設定する。そのため、t11からt12までの充電時間のPCTL信号の電圧下降では、このPCTL信号を入力するゲート回路が反転(遷移)することはない。
その後、V(SW)の下降に伴い、タイミングt2でコンパレータCOMP1が反転するとV(SG)はハイレベルになる。そのため、キャパシタCCが充電されて、V(PCTL)はリニアに下降する。V(PCTL)が、PCTL信号を入力するゲート回路の遷移電圧を下回ると、そのゲート回路が反転する。これによりV(PGATE)は立ち上がり、従スイッチ素子Q22は遮断される。
V(PCTL)が、PCTL信号を入力するゲート回路の遷移電圧を下回るタイミングt3が、インダクタ電流I(L1)が0になるタイミング又はそれより早ければ、インダクタ電流の反転が生じない。そのためには、インダクタ電流が0になるタイミングt3から所定時間戻ったt2でコンパレータCOMP1が反転するように、レベルシフト回路81の回路定数を定めればよい。
このように昇圧チョッパー型のDC−DCコンバータにおいても本発明は適用できる。
このように昇圧チョッパー型のDC−DCコンバータにおいても本発明は適用できる。
以上に例示したように、本発明によれば、遅延の大きな簡易な比較器を用いてもインダクタ電流の反転を防止でき、回路面積や消費電力を削減したDC−DCコンバータが構成できる。
C1…キャパシタ
CC…キャパシタ
COMP1…コンパレータ
COMP2…コンパレータ
EA…誤差増幅器
L1…インダクタ
NCTL…従スイッチ制御信号
PC…制御パルス
PCTL…従スイッチ制御信号
PGEN…パルス生成回路
Q11…主スイッチ素子
Q12…従スイッチ素子
Q21…主スイッチ素子
Q22…従スイッチ素子
RAMP…ランプ波形信号発生回路
SR1…フリップフロップ
SW…接続点
VIN…電源入力部
VOUT…電源出力部
V(SC)…比較器出力
V(SG)…ゲート回路出力
V(SW)…接続点電位
10…パルス信号生成回路
50…パルス生成回路
51…PWM/PFM信号発生回路
60…従スイッチ制御信号発生回路
61…レベルシフト回路
62…ゲート回路
63…遅延回路
70…ドライブ回路
80…従スイッチ制御信号発生回路
81…レベルシフト回路
82…ゲート回路
83…遅延回路
90…ドライブ回路
301…DC−DCコンバータ
304…DC−DCコンバータ
CC…キャパシタ
COMP1…コンパレータ
COMP2…コンパレータ
EA…誤差増幅器
L1…インダクタ
NCTL…従スイッチ制御信号
PC…制御パルス
PCTL…従スイッチ制御信号
PGEN…パルス生成回路
Q11…主スイッチ素子
Q12…従スイッチ素子
Q21…主スイッチ素子
Q22…従スイッチ素子
RAMP…ランプ波形信号発生回路
SR1…フリップフロップ
SW…接続点
VIN…電源入力部
VOUT…電源出力部
V(SC)…比較器出力
V(SG)…ゲート回路出力
V(SW)…接続点電位
10…パルス信号生成回路
50…パルス生成回路
51…PWM/PFM信号発生回路
60…従スイッチ制御信号発生回路
61…レベルシフト回路
62…ゲート回路
63…遅延回路
70…ドライブ回路
80…従スイッチ制御信号発生回路
81…レベルシフト回路
82…ゲート回路
83…遅延回路
90…ドライブ回路
301…DC−DCコンバータ
304…DC−DCコンバータ
Claims (7)
- 直流電圧が入力される電源入力部と、直流電圧が出力される電源出力部と、主スイッチ素子及び従スイッチ素子による直列回路と、前記主スイッチ素子と前記従スイッチ素子との接続点に一端が接続されたインダクタと、前記電源出力部に接続されたキャパシタと、を備え、前記電源入力部に入力されるDC電圧を変換して前記電源出力部に接続される負荷へDC電圧を供給するDC−DCコンバータにおいて、
前記主スイッチ素子及び前記従スイッチ素子に対して駆動信号を出力するドライブ回路と、前記ドライブ回路に対してパルス信号を出力するパルス生成回路と、軽負荷時に前記インダクタに流れる電流の逆流を防止するための従スイッチ制御信号発生回路とを有し、
前記従スイッチ制御信号発生回路は、前記接続点の電位を所定のしきい値電位と比較する比較器と、前記主スイッチ素子の導通から前記従スイッチ素子の導通への切替時から前記比較器の出力を通過出力するゲート回路と、このゲート回路の出力信号を入力して、少なくとも前記主スイッチ素子の導通から前記従スイッチ素子の導通への切替時の前記接続点の電位変化に伴う前記比較器の遅延時間の間、遷移レベルの入力信号が入力されても後段の回路を遷移させないように前記従スイッチ素子のオフ制御信号を発生させる遅延回路とを備えた、DC−DCコンバータ。 - 前記遅延回路は、その出力レベルが、遷移レベルにある入力信号の入力時間の長さに応じて増加または減少し、出力レベルがリセットできる、請求項1に記載のDC−DCコンバータ。
- 前記遅延回路の出力をラッチして前記従スイッチ素子のオフ制御信号を出力する論理回路を備えた、請求項1又は2に記載のDC−DCコンバータ。
- 前記遅延回路は、キャパシタと、前記ゲート回路の出力信号で制御されて前記キャパシタを放電または充電するスイッチ素子とを含む、請求項3に記載のDC−DCコンバータ。
- 前記遅延回路の出力が遷移レベルに達するまでの遅延時間に基づき、その遅延時間以上さかのぼって前記比較器の出力レベルが遷移するように、前記しきい値電位が定められている、請求項1乃至4の何れかに記載のDC−DCコンバータ。
- 前記従スイッチ制御信号発生回路は、前記比較器の入力信号の電位をシフトするレベルシフト回路を備えた、請求項1乃至5の何れかに記載のDC−DCコンバータ。
- 前記主スイッチ素子及び前記従スイッチ素子が交互にオンオフされる際の前記インダクタに流れる電流のピーク値の下限値が規定されている、請求項1乃至6の何れかに記載のDC−DCコンバータ。
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JP2010142346A JP2012010448A (ja) | 2010-06-23 | 2010-06-23 | Dc−dcコンバータ |
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Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN102931823A (zh) * | 2012-10-15 | 2013-02-13 | 中国科学院微电子研究所 | 一种基于mos管的驱动电路及其控制方法 |
KR20190091932A (ko) * | 2018-01-30 | 2019-08-07 | 충북대학교 산학협력단 | 제로 전류 추적기가 구비된 벅 컨버터 |
-
2010
- 2010-06-23 JP JP2010142346A patent/JP2012010448A/ja active Pending
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---|---|---|---|---|
CN102931823A (zh) * | 2012-10-15 | 2013-02-13 | 中国科学院微电子研究所 | 一种基于mos管的驱动电路及其控制方法 |
KR20190091932A (ko) * | 2018-01-30 | 2019-08-07 | 충북대학교 산학협력단 | 제로 전류 추적기가 구비된 벅 컨버터 |
KR102014523B1 (ko) | 2018-01-30 | 2019-08-26 | 충북대학교 산학협력단 | 제로 전류 추적기가 구비된 벅 컨버터 |
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