JP2020088842A - ハイサイドトランジスタの駆動回路、スイッチング回路、dc/dcコンバータのコントローラ - Google Patents
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Abstract
Description
本明細書に開示される一実施の形態は、ハイサイドトランジスタの駆動回路に関する。駆動回路は、入力信号をレベルシフトするレベルシフト回路と、レベルシフト回路の出力に応じて、ハイサイドトランジスタを駆動するバッファと、を備える。レベルシフト回路は、入力信号を差動信号に変換するオープンドレイン型の差動変換回路と、差動変換回路の差動出力をトリガとして状態遷移するラッチ回路と、ラッチ回路に、入力信号と同期してアシスト電流を注入するアシスト回路と、を含む。
以下、本発明を好適な実施の形態をもとに図面を参照しながら説明する。各図面に示される同一または同等の構成要素、部材、処理には、同一の符号を付するものとし、適宜重複した説明は省略する。また、実施の形態は、発明を限定するものではなく例示であって、実施の形態に記述されるすべての特徴やその組み合わせは、必ずしも発明の本質的なものであるとは限らない。
図5は、実施例1に係る駆動回路301の回路図である。
図10は、実施例2に係る駆動回路302の回路図である。図5の駆動回路301との相違点を説明する。図10の差動変換回路330は、図5の駆動回路301からトランジスタM13,M14を省略し、トランジスタM11,M12を高耐圧素子に置き換えている。また図10のアシスト回路350は、図5のアシスト回路350からトランジスタM23,M24を省略し、トランジスタM21,M22を高耐圧素子に置き換えている。
続いて駆動回路300(301,302)の用途を説明する。駆動回路300は、DC/DCコンバータに用いることができる。図11は、DC/DCコンバータ500のコントローラ400の回路図である。DC/DCコンバータ500は同期整流型の降圧(Buck)コンバータであり、コントローラ400に加えて、キャパシタC1,C2およびインダクタL1を備える。
実施の形態ではハイサイドトランジスタMHをNチャンネルMOSFETとして説明したが、NPN型バイポーラトランジスタであってもよいし、IGBTであってもよい。この場合、ゲート、ソース、ドレインを、ベース、エミッタ、ドレインと読み替えればよい。
実施の形態では、ハイサイドトランジスタMHが駆動回路300と同じICに集積化される場合を説明したがその限りでなく、ハイサイドトランジスタMHは、ディスクリート部品であってもよい。
図11のDC/DCコンバータ500において、ローサイドトランジスタMLをダイオードに置換してもよい。またDC/DCコンバータ500のトポロジーは降圧型に限定されず、ハイサイドトランジスタを備える他の形式であってもよい。
スイッチング回路100の用途は、DC/DCコンバータやインバータ装置に限定されない。たとえばスイッチング回路100は、双方向コンバータ、バッテリの充電回路、オーディオ用のD級アンプにも適用可能である。
MH ハイサイドトランジスタ
ML ローサイドトランジスタ
300,301,302 駆動回路
310 バッファ
320 レベルシフト回路
330 差動変換回路
332 出力段
334 ロジック回路
340 ラッチ回路
350 アシスト回路
352 パルス発生器
M21 第1トランジスタ
M22 第2トランジスタ
M23 第3トランジスタ
M24 第4トランジスタ
354 第1カレントミラー回路
356 第2カレントミラー回路
370 エッジ検出回路
M11 第5トランジスタ
M12 第6トランジスタ
M13 第7トランジスタ
M14 第8トランジスタ
M31 第9トランジスタ
M32 第10トランジスタ
M33 第11トランジスタ
M34 第12トランジスタ
400 コントローラ
410 パルス変調器
420 ローサイド駆動回路
500 DC/DCコンバータ
Claims (21)
- NチャンネルまたはNPN型のハイサイドトランジスタの駆動回路であって、
入力信号をレベルシフトするレベルシフト回路と、
前記レベルシフト回路の出力に応じて、前記ハイサイドトランジスタを駆動するバッファと、
を備え、
前記レベルシフト回路は、
前記入力信号を差動信号に変換するオープンドレイン型の差動変換回路と、
前記差動変換回路の差動出力をトリガとして状態遷移するラッチ回路と、
前記ラッチ回路に、前記入力信号と同期してアシスト電流を注入するアシスト回路と、
を含むことを特徴とする駆動回路。 - 前記アシスト回路は、
前記入力信号のポジエッジから所定時間、アサートされる第1パルス信号と、前記入力信号のネガエッジから所定時間、アサートされる第2パルス信号と、を発生するパルス発生器と、
前記第1パルス信号をゲートに受けるNチャンネルの第1トランジスタと、
ブートストラップラインと接続され、前記第1トランジスタの電流を折り返す第1カレントミラー回路と、
前記第2パルス信号をゲートに受けるNチャンネルの第2トランジスタと、
前記ブートストラップラインと接続され、前記第2トランジスタの電流を折り返す第2カレントミラー回路と、
を含むことを特徴とする請求項1に記載の駆動回路。 - 前記アシスト回路は、
前記第1トランジスタと前記第1カレントミラー回路の間に挿入される高耐圧の第3トランジスタと、
前記第2トランジスタと前記第2カレントミラー回路の間に挿入される高耐圧の第4トランジスタと、
をさらに含むことを特徴とする請求項2に記載の駆動回路。 - 前記第1トランジスタおよび前記第2トランジスタは高耐圧トランジスタであり、前記第1カレントミラー回路、前記第2カレントミラー回路と直接接続されることを特徴とする請求項2に記載の駆動回路。
- 前記アシスト回路は、
前記第1カレントミラー回路の入力ノードとスイッチングラインの間に設けられる第1ダイオードと、
前記第2カレントミラー回路の入力ノードと前記スイッチングラインの間に設けられる第2ダイオードと、
をさらに含むことを特徴とする請求項2から4のいずれかに記載の駆動回路。 - 前記アシスト回路は、
前記入力信号のポジエッジから所定時間、アサートされる第1パルス信号と、前記入力信号のネガエッジから所定時間、アサートされる第2パルス信号と、を発生するパルス発生器と、
前記第1パルス信号のアサートに応答して、第1アシスト電流を生成する第1電流源と、
前記第2パルス信号のアサートに応答して、第2アシスト電流を生成する第2電流源と、
を含むことを特徴とする請求項1に記載の駆動回路。 - 前記差動変換回路は、
前記入力信号に応じた相補的な第1信号と第2信号を生成するロジック回路と、
前記第1信号をゲートに受ける高耐圧のNチャンネルの第5トランジスタと、
前記第2信号をゲートに受ける高耐圧のNチャンネルの第6トランジスタと、
を含むことを特徴とする請求項1から6のいずれかに記載の駆動回路。 - 前記差動変換回路は、
前記入力信号に応じた相補的な第1信号と第2信号を生成するロジック回路と、
前記第1信号をゲートに受けるNチャンネルの第5トランジスタと、
前記第2信号をゲートに受けるNチャンネルの第6トランジスタと、
ソースが前記第5トランジスタのドレインと接続され、ドレインが前記ラッチ回路と接続される高耐圧のNチャンネルの第7トランジスタと、
ソースが前記第6トランジスタのドレインと接続され、ドレインが前記ラッチ回路と接続される高耐圧のNチャンネルの第8トランジスタと、
を含むことを特徴とする請求項1から6のいずれかに記載の駆動回路。 - 前記ラッチ回路は、
それぞれのソースがブートストラップラインと接続され、ゲートとドレインがクロスカップルされたPチャンネルの第9トランジスタおよび第10トランジスタと、
ゲートがスイッチングラインと接続され、ソースが前記第9トランジスタのドレインと接続される高耐圧の第11トランジスタと、
ゲートが前記スイッチングラインと接続され、ソースが前記第10トランジスタのドレインと接続される高耐圧の第12トランジスタと、
を含むことを特徴とする請求項1から8のいずれかに記載の駆動回路。 - 前記ラッチ回路の後段に設けられるレベルシフタ兼ラッチ回路をさらに備え、
前記レベルシフタ兼ラッチ回路は、
ソースが前記ブートストラップラインと接続され、ゲートが前記第9トランジスタのドレインと接続されたPチャンネルの第13トランジスタと、
ソースが前記ブートストラップラインと接続され、ゲートが前記第10トランジスタのドレインと接続されたPチャンネルの第14トランジスタと、
ドレインが前記第13トランジスタのドレインと接続され、ゲートが前記第9トランジスタのドレインと接続されたNチャンネルの第15トランジスタと、
ドレインが前記第14トランジスタのドレインと接続され、ゲートが前記第10トランジスタのドレインと接続されたNチャンネルの第16トランジスタと、
ドレインが前記第15トランジスタのソースと接続され、ゲートが前記第14トランジスタのドレインと接続され、ソースが前記スイッチングラインと接続されたNチャンネルの第17トランジスタと、
ドレインが前記第16トランジスタのソースと接続され、ゲートが前記第13トランジスタのドレインと接続され、ソースが前記スイッチングラインと接続されたNチャンネルの第18トランジスタと、
を含むことを特徴とする請求項9に記載の駆動回路。 - 前記第11トランジスタおよび前記第12トランジスタそれぞれのゲートと、前記スイッチングラインの間に設けられた抵抗をさらに備えることを特徴とする請求項9または10に記載の駆動回路。
- 入力ラインとスイッチングラインの間に設けられるハイサイドトランジスタと、
前記スイッチングラインと接地ラインの間に設けられるローサイドトランジスタと、
前記ハイサイドトランジスタを駆動する請求項1から11のいずれかに記載の駆動回路と、
を備えることを特徴とするスイッチング回路。 - DC/DCコンバータのコントローラであって、
前記DC/DCコンバータの出力が目標に近づくようにパルス信号を生成するパルス変調器と、
前記パルス信号にもとづいてNチャンネルまたはNPN型のハイサイドトランジスタを駆動する駆動回路と、
を備え、
前記駆動回路は、
前記パルス信号をレベルシフトするレベルシフト回路と、
前記レベルシフト回路の出力に応じて、前記ハイサイドトランジスタを駆動するバッファと、
を備え、
前記レベルシフト回路は、
前記パルス信号を差動信号に変換するオープンドレイン型の差動変換回路と、
前記差動変換回路の差動出力をトリガとして状態遷移するラッチ回路と、
前記ラッチ回路に、前記パルス信号と同期してアシスト電流を注入することにより、状態遷移を加速させるアシスト回路と、
を含むことを特徴とするコントローラ。 - 前記アシスト回路は、
前記入力信号のポジエッジから所定時間、アサートされる第1パルス信号と、前記入力信号のネガエッジから所定時間、アサートされる第2パルス信号と、を発生するパルス発生器と、
前記第1パルス信号をゲートに受けるNチャンネルの第1トランジスタと、
ブートストラップラインと接続され、前記第1トランジスタの電流を折り返す第1カレントミラー回路と、
前記第2パルス信号をゲートに受けるNチャンネルの第2トランジスタと、
前記ブートストラップラインと接続され、前記第2トランジスタの電流を折り返す第2カレントミラー回路と、
を含むことを特徴とする請求項13に記載のコントローラ。 - 前記アシスト回路は、
前記第1トランジスタと前記第1カレントミラー回路の間に挿入される高耐圧の第3トランジスタと、
前記第2トランジスタと前記第2カレントミラー回路の間に挿入される高耐圧の第4トランジスタと、
をさらに含むことを特徴とする請求項14に記載のコントローラ。 - 前記第1トランジスタおよび前記第2トランジスタは高耐圧トランジスタであり、前記第1カレントミラー回路、前記第2カレントミラー回路と直接接続されることを特徴とする請求項14に記載のコントローラ。
- 前記アシスト回路は、
前記第1カレントミラー回路の入力ノードとスイッチングラインの間に設けられる第1ダイオードと、
前記第2カレントミラー回路の入力ノードと前記スイッチングラインの間に設けられる第2ダイオードと、
をさらに含むことを特徴とする請求項14から16のいずれかに記載のコントローラ。 - 前記アシスト回路は、
前記入力信号のポジエッジから所定時間、アサートされる第1パルス信号と、前記入力信号のネガエッジから所定時間、アサートされる第2パルス信号と、を発生するパルス発生器と、
前記第1パルス信号のアサートに応答して、第1アシスト電流を生成する第1電流源と、
前記第2パルス信号のアサートに応答して、第2アシスト電流を生成する第2電流源と、
を含むことを特徴とする請求項13に記載のコントローラ。 - 前記差動変換回路は、
前記入力信号に応じた相補的な第1信号と第2信号を生成するロジック回路と、
前記第1信号をゲートに受ける高耐圧のNチャンネルの第5トランジスタと、
前記第2信号をゲートに受ける高耐圧のNチャンネルの第6トランジスタと、
を含むことを特徴とする請求項13から18のいずれかに記載のコントローラ。 - 前記差動変換回路は、
前記入力信号に応じた相補的な第1信号と第2信号を生成するロジック回路と、
前記第1信号をゲートに受けるNチャンネルの第5トランジスタと、
前記第2信号をゲートに受けるNチャンネルの第6トランジスタと、
ソースが前記第5トランジスタのドレインと接続され、ドレインが前記ラッチ回路と接続される高耐圧のNチャンネルの第7トランジスタと、
ソースが前記第6トランジスタのドレインと接続され、ドレインが前記ラッチ回路と接続される高耐圧のNチャンネルの第8トランジスタと、
を含むことを特徴とする請求項13から18のいずれかに記載のコントローラ。 - 前記ラッチ回路は、
それぞれのソースがブートストラップラインと接続され、ゲートとドレインがクロスカップルされたPチャンネルの第9トランジスタおよび第10トランジスタと、
ゲートがスイッチングラインと接続され、ソースが前記第9トランジスタのドレインと接続される高耐圧の第11トランジスタと、
ゲートが前記スイッチングラインと接続され、ソースが前記第10トランジスタのドレインと接続される高耐圧の第12トランジスタと、
を含むことを特徴とする請求項13から20のいずれかに記載のコントローラ。
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Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN113595232A (zh) * | 2021-08-02 | 2021-11-02 | 巨翊科技(上海)有限公司 | 一种移动医疗设备电源软硬件双重管理系统 |
WO2022030119A1 (ja) * | 2020-08-06 | 2022-02-10 | 富士電機株式会社 | 電源回路、スイッチング制御回路 |
JP2022057146A (ja) * | 2020-09-30 | 2022-04-11 | 日本特殊陶業株式会社 | 駆動装置 |
US11936298B2 (en) | 2021-03-18 | 2024-03-19 | Rohm Co., Ltd. | Drive circuit of high-side transistor, switching circuit, and controller of DC/DC converter |
Citations (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH02188024A (ja) * | 1989-01-17 | 1990-07-24 | Nec Corp | レベルシフト回路 |
JP2000031813A (ja) * | 1998-07-15 | 2000-01-28 | Toshiba Corp | レベルシフト回路および半導体集積回路 |
JP2015076812A (ja) * | 2013-10-10 | 2015-04-20 | 富士通株式会社 | レベルシフタ及びdc−dcコンバータ |
JP2016154313A (ja) * | 2015-02-20 | 2016-08-25 | 株式会社東芝 | レベルシフト回路 |
JP2017093158A (ja) * | 2015-11-10 | 2017-05-25 | ローム株式会社 | 降圧dc/dcコンバータおよびその制御回路、制御方法、ならびに車載用電源装置 |
-
2019
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Patent Citations (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH02188024A (ja) * | 1989-01-17 | 1990-07-24 | Nec Corp | レベルシフト回路 |
JP2000031813A (ja) * | 1998-07-15 | 2000-01-28 | Toshiba Corp | レベルシフト回路および半導体集積回路 |
JP2015076812A (ja) * | 2013-10-10 | 2015-04-20 | 富士通株式会社 | レベルシフタ及びdc−dcコンバータ |
JP2016154313A (ja) * | 2015-02-20 | 2016-08-25 | 株式会社東芝 | レベルシフト回路 |
JP2017093158A (ja) * | 2015-11-10 | 2017-05-25 | ローム株式会社 | 降圧dc/dcコンバータおよびその制御回路、制御方法、ならびに車載用電源装置 |
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2022030119A1 (ja) * | 2020-08-06 | 2022-02-10 | 富士電機株式会社 | 電源回路、スイッチング制御回路 |
JP2022057146A (ja) * | 2020-09-30 | 2022-04-11 | 日本特殊陶業株式会社 | 駆動装置 |
US11936298B2 (en) | 2021-03-18 | 2024-03-19 | Rohm Co., Ltd. | Drive circuit of high-side transistor, switching circuit, and controller of DC/DC converter |
CN113595232A (zh) * | 2021-08-02 | 2021-11-02 | 巨翊科技(上海)有限公司 | 一种移动医疗设备电源软硬件双重管理系统 |
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