JP2016154313A - レベルシフト回路 - Google Patents

Abstract

【課題】ハイサイドの出力素子を直接に高速でオン／オフすることができるレベルシフト回路を提供する。
【解決手段】一実施形態のレベルシフト回路は、入力電圧をレベルシフトした出力電圧を生成する第１トランジスタと、該第１トランジスタのゲート電圧を制御する制御回路と、第２乃至第５トランジスタと、第１および第２パルス信号生成回路とを持つ。第２トランジスタは、前記第１トランジスタを駆動するために前記第１トランジスタのゲートに第１の電流を流す。第３トランジスタは、前記第１トランジスタをオフにするために前記制御回路のトランジスタのゲートに第２の電流を与える。前記第４および第５トランジスタは、前記第１トランジスタがオフ、オンに切り替わるときに前記第２および第１の電流をそれぞれ増加させる。前記第１および第２パルス回路は、前記第４および第５トランジスタの駆動をそれぞれ制御する。
【選択図】図１

Description

本発明の実施形態は、レベルシフト回路に関する。

複数の電源を有する半導体装置には、異なる高電位側電源間で信号レベルをシフトするレベルシフト回路が設けられることがある。

レベルシフト回路で出力素子を直接駆動する場合、多くのバイアス電流が必要となって消費電力が増大し、また、動作速度が遅いという問題点がある。このため、一般的にハイサイド側のドライバ回路としてバッファ回路が設けられる。

しかしながら、バッファ回路の分だけ回路構成が複雑になりチップコストが上昇してしまう。

特開２０１３−１１５６０１号公報

本発明が解決しようとする課題は、ハイサイドの出力素子を直接に高速でオン／オフすることができるレベルシフト回路を提供することである。

一実施形態のレベルシフト回路は、入力電圧をレベルシフトした出力電圧を生成する第１トランジスタと、前記第１トランジスタのゲート電圧を制御する制御回路と、第２乃至第５トランジスタと、第１および第２パルス信号生成回路とを持つ。第２トランジスタは、前記第１トランジスタを駆動するために前記第１トランジスタのゲートに第１の電流を流す。第３トランジスタは、前記第１トランジスタをオフにするために前記制御回路のトランジスタのゲートに第２の電流を与える。前記第４トランジスタは、前記第１トランジスタがオフにスイッチングするときに、前記第２の電流を増加させるよう設けられる。前記第５トランジスタは、前記第１トランジスタがオンにスイッチングするとき、前記第１の電流を増加させるよう設けられる。前記第１パルス信号生成回路は、前記第４トランジスタの駆動を制御する。前記第２パルス信号生成回路は、前記第５トランジスタの駆動を制御する。

実施形態１によるレベルシフト回路の概略構成を示す回路図の一例。 図１に示すレベルシフト回路の動作を説明するためのタイミングチャートの一例。 実施形態２によるレベルシフト回路の概略構成を示す回路図の一例。 図１に示すレベルシフト回路の誤動作の一態様を説明するためのタイミングチャートの一例。 実施形態３によるレベルシフト回路の概略構成を示す回路図の一例。 図５に示すレベルシフト回路の動作を説明するためのタイミングチャートの一例。 実施形態４によるレベルシフト回路の概略構成を示す回路図の一例。 図７に示すレベルシフト回路の動作を説明するためのタイミングチャートの一例。 図７に示すレベルシフト回路の一変形例の概略構成を示す回路図の一例。 図７に示すレベルシフト回路の他の変形例の概略構成を示す回路図の一例。

以下、実施形態のいくつかについて図面を参照しながら説明する。図面において、同一の部分には同一の参照番号を付し、その重複説明は適宜省略する。

以下では、出力ハイサイド素子がＰｃｈａｎｎｅｌ型ＭＩＳＦＥＴ（Ｍｅｔａｌ−Ｉｎｓｕｌａｔｏｒ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ−Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）（以下、単に「Ｐｃｈ ＭＩＳトランジスタ」という），出力ローサイド素子がＮｃｈａｎｎｅｌ型ＭＩＳＦＥＴ（以下、単に「Ｎｃｈ ＭＩＳトランジスタ」という）で構成され、レベルシフトが必要な高耐圧出力スイッチに適用される駆動回路を例として取り挙げて説明する。このような駆動回路は、例えば、高速応答、低消費電力および低コストが求められる半導体スイッチング素子のゲートドライバＩＣやＤＣ−ＤＣコンバータＩＣの出力回路として使用可能である。しかしながら、このような用途に限ることなく、民生用機器および産業用機器に用いられる半導体装置に広く適用可能である。

（１）実施形態１
図１は、実施形態１によるレベルシフト回路を備える出力スイッチング素子駆動回路の概略構成を示す回路図の一例である。図１に示すように、本実施形態の出力スイッチング素子駆動回路は、レベルシフト回路１００と、ハイサイドスイッチング素子ＨＳＳ１と、ローサイドスイッチング素子ＬＳＳ１とを備える。

本実施形態において、ハイサイドスイッチング素子ＨＳＳ１は、例えば第１トランジスタに対応し、ソースが高電位側電源Ｖｃｃｂに接続され、ドレインが出力端子Ｖｏｕｔに接続され、ゲートがハイサイド出力Ｐｏｕｔ１に接続されたＰｃｈ ＭＩＳトランジスタで構成される。

また、本実施形態において、ローサイドスイッチング素子ＬＳＳ１は、ソースが低電位側電源（接地電位）Ｖｓｓに接続され、ドレインが出力端子Ｖｏｕｔに接続され、ゲートがローサイド出力Ｐｏｕｔ２に接続されたＮｃｈ ＭＩＳトランジスタで構成される。

出力スイッチング素子駆動回路の出力Ｖｏｕｔには、例えばコイル、コンデンサおよび抵抗などを含む負荷２００が接続される。

レベルシフト回路１００は、制御部１、ゲート制御回路２０、ソースフォロア回路３０、本実施形態において特徴的な駆動電流増大回路４０、定電流源１１、Ｎｃｈ ＭＩＳトランジスタＮＭＴ１、ＮＭＴ２、論理積回路ＡＮＤ１およびバッファＢＵＦＦ１を含む。

レベルシフト回路１００は、高電位側電源Ｖｃｃａおよび高電位側電源Ｖｃｃａよりも電圧の高い高電位側電源Ｖｃｃｂが供給され、入力端子Ｐｉｎを介して入力信号の電圧（以下、単に「入力電圧」という）Ｖｉｎが入力され、入力電圧Ｖｉｎを昇圧してレベルシフトされた出力電圧を端子Ｐｏｕｔ（出力端子）１から出力する。

制御部１０は、否定論理和回路ＮＯＲ１とインバータＩＮＶ１を含む。
否定論理和回路ＮＯＲ１は、ノードＮ１とノードＮ２との間に設けられ、高電位側電源Ｖｃｃａと低電位側電源（接地電位）Ｖｓｓが供給される。否定論理和回路ＮＯＲ１は、入力電圧Ｖｉｎが一方の入力端子ＩＴ１に入力され、他方の入力端子ＩＴ２がノードＮ３に接続されてバッファＢＵＦＦ１の出力電圧（ローサイドスイッチング素子ＬＳＳ１のゲート電圧）が入力され、これらの電圧の否定論理和を出力する。

インバータＩＮＶ１は、ノードＮ２と駆動電流増大回路４０との間に設けられ、高電位側電源Ｖｃｃａと低電位側電源（接地電位）Ｖｓｓが供給される。インバータＩＮＶ１は、否定論理和回路ＮＯＲ１の出力電圧が入力され、これと逆位相の信号を出力する。

駆動電流増大回路４０は、パルス信号生成回路４１，４２と、Ｎｃｈ ＭＩＳトランジスタＮＭＴ７，ＮＭＴ８とを含む。
パルス信号生成回路４１は、遅延回路Ｄｅｌａｙ１と論理積回路ＡＮＤ１１とを有する。
遅延回路Ｄｅｌａｙ１は、入力端子がノードＮ６に接続され、出力端子がノードＮ５に接続され、インバータＩＮＶ１の出力信号ＩＮＶ１＿ｏｕｔが入力され、出力信号ＩＮＶ１＿ｏｕｔの立ち上がり信号に対して所定期間だけ遅延した信号をノードＮ５に出力する。

論理積ＡＮＤ１１は、ノードＮ５に接続された反転入力端子と、ノードＮ７に接続された非反転入力端子と、Ｎｃｈ ＭＩＳトランジスタＮＭＴ７のゲートに接続された出力端子とを有する。論理積ＡＮＤ１１は、遅延回路１から出力された遅延信号が反転入力端子から入力され、インバータＩＮＶ１の出力信号が非反転入力端子入力され、これらの信号の論理積をパルス信号ｔｗ１としてＮｃｈ ＭＩＳトランジスタＮＭＴ７のゲートに出力する。

Ｎｃｈ ＭＩＳトランジスタＮＭＴ７は、本実施形態において例えば第４トランジスタに対応し、ドレインがノードＮ１０に接続され、ソースが低電位側電源（接地電位）Ｖｓｓに接続される。

パルス信号生成回路４２は、遅延回路Ｄｅｌａｙ２と論理積回路ＡＮＤ１２とを有する。
論理積回路ＡＮＤ１２は、ノードＮ９に接続された非反転入力端子と、遅延回路Ｄｅｌａｙ２の出力端子に接続された反転入力端子と、Ｎｃｈ ＭＩＳトランジスタＮＭＴ８のゲートに接続された出力端子とを有する。

Ｎｃｈ ＭＩＳトランジスタＮＭＴ８は、本実施形態において例えば第５トランジスタに対応し、ドレインがノードＮ１６に接続され、ソースが低電位側電源（接地電位）Ｖｓｓに接続され、ゲートが論理積ＡＮＤ１２の出力端子に接続される。

遅延回路Ｄｅｌａｙ２は、入力端子がノードＮ８に接続され、出力端子が論理積ＡＮＤ１２の反転入力に接続され、否定論理和回路ＮＯＲ１の出力信号ＮＯＲ１＿ｏｕｔが入力され、、出力信号ＮＯＲ１＿ｏｕｔの立ち上がり信号に対して所定期間だけ遅延した信号を論理積回路ＡＮＤ１２の反転入力端子に出力する。

論理積回路ＡＮＤ１２は、反転入力端子が遅延回路Ｄｅｌａｙ１の出力端子に接続され、非反転入力端子がノード９に接続される。論理積回路ＡＮＤ１２は、遅延回路Ｄｅｌａｙ１から出力された遅延信号が反転入力端子から入力され、否定論理和回路ＮＯＲ１の出力信号が非反転入力端子に入力され、これらの信号の論理積をＮｃｈ ＭＩＳトランジスタＮＭＴ８のゲートに出力する。

ゲート制御回路２０は、Ｐｃｈ ＭＩＳトランジスタＰＭＴ５と、Ｐｃｈ ＭＩＳトランジスタＰＭＴ６と、ツェナーダイオードＤ２，Ｄ３とを含む。

Ｐｃｈ ＭＩＳトランジスタＰＭＴ５は、ソースが高電位側電源Ｖｃｃｂに接続され、ゲートがノードＮ１５に接続され、ドレインがノードＮ１４に接続される。Ｐｃｈ ＭＩＳトランジスタＰＭＴ６は、ソースが高電位側電源Ｖｃｃｂに接続され、ゲートがノードＮ１３に接続され、ドレインがノードＮ１５に接続される。

ツェナーダイオードＤ２は、ハイサイドスイッチング素子ＨＳＳ１のゲート耐圧と同等以下の耐圧、例えば５Ｖの耐圧を有し、カソードが高電位側電源Ｖｃｃｂに接続され、アノードがノードＮ１４に接続される。ツェナーダイオードＤ３は、カソードが高電位側電源Ｖｃｃｂに接続され、アノードがノードＮ２２に接続される。

ソースフォロア回路３０は、Ｎｃｈ ＭＩＳトランジスタＮＭＴ３とＮｃｈ ＭＩＳトランジスタＮＭＴ４とを含む。Ｎｃｈ ＭＩＳトランジスタＮＭＴ３は、本実施形態において例えば第３トランジスタに対応し、ドレインがノードＮ１４を介してＰｃｈ ＭＩＳトランジスタＰＭＴ５のドレインに接続され、ゲートが高電位側電源Ｖｃｃａに接続され、ソースがノードＮ１０に接続される。Ｎｃｈ ＭＩＳトランジスタＮＭＴ３は、ハイサイドスイッチング素子ＨＳＳ１がオフのときにＰｃｈ ＭＩＳトランジスタＰＭＴ６のゲートから低電位側電源（接地電位）Ｖｓｓに向かって電流Ｉ１を流す。本実施形態において、電流Ｉ１は例えば第２の電流に対応する。

Ｎｃｈ ＭＩＳトランジスタＮＭＴ４は、本実施形態において例えば第２トランジスタに対応し、ドレインがノードＮ２１を介してＰｃｈ ＭＩＳトランジスタＰＭＴ６のドレインに接続され、ゲートが高電位側電源Ｖｃｃａに接続され、ソースがノードＮ１６に接続される。Ｎｃｈ ＭＩＳトランジスタＮＭＴ４は、ハイサイドスイッチング素子ＨＳＳ１がオンのときにハイサイドスイッチング素子ＨＳＳ１のゲートから低電位側電源（接地電位）Ｖｓｓに向かってハイサイドスイッチング素子ＨＳＳ１を駆動するための電流（以下、「ＨＳＳ１駆動電流」という）電流Ｉ２を流す。本実施形態において、電流Ｉ２は例えば第１の電流に対応する。

Ｎｃｈ ＭＩＳトランジスタＮＭＴ４は、ドレインから、入力電圧Ｖｉｎを昇圧してレベルシフトされた電圧を出力し、ノードＮ２１を介してハイサイド出力Ｐｏｕｔ１へ出力する。

Ｎｃｈ ＭＩＳトランジスタＮＭＴ１は、本実施形態において例えば第７トランジスタに対応し、ドレインがノードＮ１０に接続され、ソースがノードＮ１１を介して定電流源１１に接続され、ゲートがノードＮ７，Ｎ６を介してインバータＩＮＶ１の出力端子に接続されてインバータＩＮＶ１の出力電圧が入力される。Ｎｃｈ ＭＩＳトランジスタＮＭＴ２は、本実施形態において例えば第６トランジスタに対応し、ドレインがノードＮ１６に接続され、ソースがノードＮ１１を介して定電流源１１に接続され、ゲートがノードＮ２に接続されて否定論理和回路ＮＯＲ１の出力電圧が入力される。

定電流源１１は、一端がノードＮ１１を介してＮｃｈ ＭＩＳトランジスタＮＭＴ１のソースおよびＮｃｈ ＭＩＳトランジスタＮＭＴ２のソースに接続され、他端が低電位側電源（接地電位）Ｖｓｓに接続され、一定の電流Ｉ１１をＮｃｈ ＭＩＳトランジスタＮＭＴ１，ＮＭＴ２の各ソースから低電位側電源（接地電位）Ｖｓｓ側に流す。

論理積回路ＡＮＤ１は、第１の入力端子ＩＴ３がノードＮ５に接続され、第２の入力端子ＩＴ４がノードＮ１に接続され、出力端子がバッファＢＵＦＦ１の入力端子に接続され、入力電圧Ｖｉｎと遅延回路Ｄｅｌａｙ１の出力電圧との論理積をバッファＢＵＦＦ１に出力する。バッファＢＵＦＦ１は、入力端子が論理積回路ＡＮＤ１の出力端子に接続され、出力端子がローサイドスイッチング素子ＬＳＳ１のゲートに接続され、論理積回路ＡＮＤ１の出力電圧に基づいて駆動電圧を生成してローサイド出力Ｐｏｕｔ２から出力する。バッファＢＵＦＦ１からの駆動電圧は、ノードＮ３を介して否定論理和回路ＮＯＲ１の入力端子ＩＴ２に入力される。

本実施形態のレベルシフト回路１００の動作について図２のタイミングチャートを参照しながら説明する。

まず、時刻Ｔ１において、入力電圧ＶｉｎがＨ（ハイ）からＬ（ロー）になると、論理積回路ＡＮＤ１の出力がＨ（ハイ）からＬ（ロー）になるため、バッファＢＵＦＦ１の出力ＢＵＦＦ１＿ｏｕｔもＨ（ハイ）からＬ（ロー）になる。出力ＢＵＦＦ１＿ｏｕｔは、ローサイドスイッチング素子ＬＳＳ１の駆動電圧であるため、ローサイドスイッチング素子ＬＳＳ１のゲートソース間電圧ＬＳＳ１＿ＶＧＳが低下し、時刻Ｔ２でＬ（ロー）になるとローサイドスイッチング素子ＬＳＳ１がオフになる。

バッファＢＵＦＦ１の出力電圧ＢＵＦＦ１＿ｏｕｔはノードＮ３を介して否定論理和回路ＮＯＲ１の他方の入力端子に入力されるので、ローサイドスイッチング素子ＬＳＳ１がオフになった時刻Ｔ２において否定論理和回路ＮＯＲ１の出力ＮＯＲ１＿ｏｕｔがＬ（ロー）からＨ（ハイ）に反転し、これにより、Ｎｃｈ ＭＩＳトランジスタＮＭＴ２がオンとなる。

この結果、ツェナーダイオードＤ３、Ｎｃｈ ＭＩＳトランジスタＮＭＴ４、Ｎｃｈ ＭＩＳトランジスタＮＭＴ２および定電流源１１が導通してハイサイドスイッチング素子ＨＳＳ１のゲートから低電位側電源（接地電位）Ｖｓｓに向かってＨＳＳ１駆動電流Ｉ２が流れる。これにより、ノードＮ２１の電圧がＨ（ハイ）からＬ（ロー）に反転し、ハイサイドスイッチング素子ＨＳＳ１のゲートソース間電圧ＨＳＳ１＿ＶＧＳがＨ（ハイ）からＬ（ロー）へ低下し始める。

さらに、時刻Ｔ２では否定論理和回路ＮＯＲ１の出力がＬ（ロー）からＨ（ハイ）に反転するので、論理積回路ＡＮＤ１２の出力がＬ（ロー）からＨ（ハイ）に反転し、これにより、パルス信号生成回路４２がパルス信号ｔｗ２を出力する。

パルス信号ｔｗ２の入力と同時にＮｃｈ ＭＩＳトランジスタＮＭＴ８のゲートソース間電圧ＮＭＴ８＿ＶＧＳがＬ（ロー）からＨ（ハイ）に反転してＮｃｈ ＭＩＳトランジスタＮＭＴ８がＮｃｈ ＭＩＳトランジスタＮＭＴ２のオンと同時にオンになり、ドレイン電流ＩＤ（ＮＭＴ８）が流れる。これにより、ＨＳＳ１駆動電流Ｉ２はドレイン電流ＩＤ（ＮＭＴ８）の分だけ増大し、
Ｉ２＝Ｉ１１＋ＩＤ（ＮＭＴ８）
となる。

ここで、ドレイン電流ＩＤ（ＮＭＴ８）の大きさは、Ｎｃｈ ＭＩＳトランジスタＮＭＴ４およびＮｃｈ ＭＩＳトランジスタＮＭＴ８の素子サイズで決定される。従って、
Ｉ１１＜＜ＩＤ（ＮＭＴ８）
となるようにトランジスタＮＭＴ４，ＮＭＴ８の素子サイズを設定することにより、ＨＳＳ１駆動電流Ｉ２を大幅に増大させることが可能である。

ハイサイドスイッチング素子ＨＳＳ１のオン時スイッチング時間をｔｏｎ（ＨＳＳ１）とすると、その値は次式の通りに近似される。
ｔｏｎ（ＨＳＳ１）≒入力容量Ｃｉｓｓ（ＨＳＳ１）×ＶＤ３／Ｉ２

従って、ドレイン電流ＩＤ（ＮＭＴ８）の値を適切に設定することにより、バッファ回路を使用することなく、ハイサイドスイッチング素子ＨＳＳ１を直接に高速でオンさせることができる。

なお、時刻Ｔ２の直後でインバータＩＮＶ１の出力ＩＮＶ１＿ｏｕｔはＨ（ハイ）からＬ（ロー）に反転し、これによりＮｃｈ ＭＩＳトランジスタＮＭＴ１はオフになる。

ドレイン電流ＩＤ（ＮＭＴ８）の分だけ増大したＨＳＳ１駆動電流Ｉ２により、時刻Ｔ２から時刻Ｔ３までの短い時間でハイサイドスイッチング素子ＨＳＳ１のゲートソース間電圧ＨＳＳ１＿ＶＧＳがＬ（ロー）のレベルまで低下すると、時刻Ｔ３でハイサイドスイッチング素子ＨＳＳ１がオンになる。

次いで、時刻Ｔ２における否定論理和回路ＮＯＲ１の出力Ｈ（ハイ）は、遅延回路Ｄｅｌａｙ２に入力される。そして時刻Ｔ４で遅延回路Ｄｅｌａｙ２の出力がＬ（ロー）からＨ（ハイ）になる。これにより、時刻パルス信号生成回路４２からのパルス信号ｔｗ２の出力が停止する。Ｎｃｈ ＭＩＳトランジスタＮＭＴ８はそのゲートソース間電圧ＮＭＴ８＿ＶＧＳがＨ（ハイ）からＬ（ロー）に反転するためオフになる。従って、ＨＳＳ１駆動電流Ｉ２の値は電流源１１による電流Ｉ１１の値にまで低減する。

このように本実施形態では、ハイサイドスイッチング素子ＨＳＳ１がオフからオンへスイッチングするタイミングにあわせて、Ｎｃｈ ＭＩＳトランジスタＮＭＴ８がオン状態となるよう、パルス信号ｔｗ２の出力期間が設定されている。図２のタイミングチャートにおいては、ハイサイドスイッチング素子ＨＳＳ１のゲートソース間電圧ＨＳＳ１＿ＶＧＳがＨ（ハイ）からＬ（ロー）にスイッチングするタイミングにあわせて、Ｎｃｈ ＭＩＳトランジスタＮＭＴ８のゲートソース間電圧ＮＭＴ８＿ＶＧＳがＨ（ハイ）の状態になる。

したがって、ＨＳＳ１駆動電流Ｉ２を増大させるためのパルス信号ｔｗ２はハイサイドスイッチング素子ＨＳＳ１のスイッチングに必要な期間に出力されるので、Ｎｃｈ ＭＩＳトランジスタＮＭＴ８がオンする際の消費電力は、ハイサイドスイッチング素子ＨＳＳ１の動作周期ＯＴにおいて、ドレイン電流ＩＤ（ＮＭＴ８）が常時バイアスされる場合に比較してｔｗ２／ＯＴとなり、非常に小さく抑えることができる。

このように、ＨＳＳ１駆動電流Ｉ２の値は、ハイサイドスイッチング素子ＨＳＳ１をオフからオンにスイッチングする間多く流れ、ハイサイドスイッチング素子ＨＳＳ１がオンになった後は定電流源１１による電流Ｉ１１の値にまで低減する。したがって、本実施形態のレベルシフト回路１００は、ハイサイドスイッチング素子ＨＳＳ１を直接に高速でオンにスイッチングできると共に、消費電力を低減することができる。

次に、時刻Ｔ５で入力電圧ＶｉｎがＬ（ロー）からＨ（ハイ）になると、否定論理和回路ＮＯＲ１の出力がＨ（ハイ）からＬ（ロー）に反転し、これにより、Ｎｃｈ ＭＩＳトランジスタＮＭＴ２がオフとなる一方、インバータＩＮＶ１の出力がＬ（ロー）からＨ（ハイ）に反転してＮｃｈ ＭＩＳトランジスタＮＭＴ１がオンになる。

この結果、ツェナーダイオードＤ２、Ｎｃｈ ＭＩＳトランジスタＮＭＴ３、Ｎｃｈ ＭＩＳトランジスタＮＭＴ１および定電流源１１が導通する。これにより、ノードＮ１４の電位がＨ（ハイ）からＬ（ロー）に反転し、Ｐｃｈ ＭＩＳトランジスタＰＭＴ６がオンとなり、Ｐｃｈ ＭＩＳトランジスタＰＭＴ６のゲートから低電位側電源（接地電位）Ｖｓｓに向かってハイサイドスイッチング素子ＨＳＳ１をオフにするためのオフスイッチＰｃｈ ＭＩＳトランジスタＰＭＴ６の駆動電流（以下、「ＰＭＴ６駆動電流」という）Ｉ１が流れる。

同時に、時刻Ｔ５で遅延回路Ｄｅｌａｙ１の出力電圧Ｄｅｌａｙ１＿ｏｕｔは未だＬ（ロー）であるため、論理積回路ＡＮＤ１１の出力がＬ（ロー）からＨ（ハイ）に反転する。すなわち、パルス信号生成回路４１が動作してパルス信号ｔｗ１が出力される。

Ｎｃｈ ＭＩＳトランジスタＮＭＴ７はパルス信号ｔｗ１をそのゲートに入力することでＮｃｈ ＭＩＳトランジスタＮＭＴ１のオンと同時にオンになり、ドレイン電流ＩＤ（ＮＭＴ７）を流す。これにより、ＰＭＴ６駆動電流Ｉ１はドレイン電流ＩＤ（ＮＭＴ７）の分だけ増大し、
Ｉ１＝Ｉ１１＋ＩＤ（ＮＭＴ７）
となる。

ここで、ドレイン電流ＩＤ（ＮＭＴ７）の大きさは、Ｎｃｈ ＭＩＳトランジスタＮＭＴ３およびＮｃｈ ＭＩＳトランジスタＮＭＴ７の素子サイズで決定される。したがって、
Ｉ１１＜＜ＩＤ（ＮＭＴ７）
となるようにトランジスタＮＭＴ３，ＮＭＴ７の素子サイズを設定することにより、ＰＭＴ６駆動電流Ｉ１を大幅に増大させることが可能である。

これにより、Ｎｃｈ ＭＩＳトランジスタＮＭＴ７を使用しない場合と比較してＰｃｈ ＭＩＳトランジスタＰＭＴ６を高速に駆動してハイサイドスイッチング素子ＨＳＳ１を時刻Ｔ６の手前でオフさせることができる。

ハイサイドスイッチング素子ＨＳＳ１が確実にオフになった後の時刻Ｔ６において、遅延回路Ｄｅｌａｙ１の出力Ｄｅｌａｙ１＿ｏｕｔがＬ（ロー）からＨ（ハイ）に反転して論理積回路ＡＮＤ１の出力がＬ（ロー）からＨ（ハイ）に反転する。し、ローサイドスイッチング素子ＬＳＳ１のゲートソース間電圧ＬＳＳ１＿ＶＧＳが上昇を始め、時刻Ｔ７でローサイドスイッチング素子ＬＳＳ１がオンする。

このように、本実施形態によれば、パルス信号ｔｗ１を出力する論理積回路ＡＮＤ１１によって、Ｐｃｈ ＭＩＳトランジスタＰＭＴ６の駆動電流を増大させることで、ハイサイドスイッチング素子ＨＳＳ１は高速にスイッチングオフすることができる。また、回路規模・サイズの大きいオフ検出回路を特に使用することなく、ハイサイドスイッチング素子ＨＳＳ１が確実にオフになった後に、ローサイドスイッチング素子ＬＳＳ１がオンすることができる。すなわち、遅延回路Ｄｅｌａｙ１の出力信号によってローサイドスイッチング素子ＬＳＳ１のターンオン時間が遅延する。デッドタイム（インバータＩＮＶからＨ（ハイ）を出力することによってハイサイドスイッチング素子ＨＳＳ１のゲートソース間電圧ＨＳＳ１＿ＶＧＳがＨ（ハイ）からＬ（ロー）に下がり始めてから、ローサイドスイッチング素子ＬＳＳ１のゲートソース間電圧ＬＳＳ１＿ＶＧＳが上昇を始めるまでの時間）を設け、その結果、ハイサイドスイッチング素子ＨＳＳ１とローサイドスイッチング素子ＬＳＳ１との間で貫流電流が流れることを防止することができる。

（２）実施形態２
図３は、実施形態２によるレベルシフト回路１２０を備える出力スイッチング素子駆動回路の概略構成を示す回路図の一例である。

図１との対比により明らかなように、本実施形態の出力スイッチング素子駆動回路は、Ｎｃｈ ＭＩＳトランジスタであるハイサイドスイッチング素子ＨＳＳ２をさらに含むほか、図１のレベルシフト回路１００に代えて、ハイサイドスイッチング素子ＨＳＳ２の駆動回路９を有するレベルシフト回路１２０を含む。ハイサイドスイッチング素子ＨＳＳ２は、本実施形態において例えば第７トランジスタに対応する。駆動回路９は、本実施形態において例えば第１回路に対応し、Ｐｃｈ ＭＩＳトランジスタＰＭＴ１９とツェナーダイオードＤ１と定電流源１３で構成される。本実施形態の出力スイッチング素子駆動回路のその他の構成は、図１に示す出力スイッチング素子駆動回路と実質的に同一である。

ハイサイドスイッチング素子ＨＳＳ２は、ハイサイドスイッチング素子ＨＳＳ１と並列に接続されるように、ドレインが高電位側電源Ｖｃｃｂに接続され、ソースが出力端子Ｖｏｕｔに接続され、ゲートがＰｃｈ ＭＩＳトランジスタＰＭＴ１９のソースドレインに接続される。Ｐｃｈ ＭＩＳトランジスタＰＭＴ１９は、Ｐｃｈ ＭＩＳトランジスタＰＭＴ５にカスコード接続されるように、ソースがノード１４に接続され、ドレインがＮｃｈ ＭＩＳトランジスタＮＭＴ３のドレインに接続され、ゲートがノードＮ３１を介してツェナーダイオードＤ１のアノードに接続される。ツェナーダイオードＤ１は、ハイサイドスイッチング素子ＨＳＳ２のゲート耐圧と同等以下の耐圧、例えば５Ｖの耐圧を有し、カソードが高電位側電源Ｖｃｃｂに接続され、アノードがノードＮ３１を介して定電流源１３に接続される。定電流源１３は、一端がノードＮ３１に接続され、他端が低電位側電源（接地電位）Ｖｓｓに接続される。

入力電圧ＶｉｎがＨ（ハイ）からＬ（ロー）になると、ローサイドスイッチング素子ＬＳＳ１がオフになる。インバータＩＮＶ１の出力電圧はＬ（ロー）からＨ（ハイ）になり、これにより、Ｎｃｈ ＭＩＳトランジスタＮＭＴ２がオンとなり、Ｎｃｈ ＭＩＳトランジスタＮＭＴ４もオンになる。この結果、ハイサイドスイッチング素子ＨＳＳ１のゲートから低電位側電源（接地電位）Ｖｓｓに向かってＨＳＳ１駆動電流Ｉ２が流れる。これにより、ノードＮ２１の電圧がＨ（ハイ）からＬ（ロー）に反転し、ハイサイドスイッチング素子ＨＳＳ１のゲートソース間電圧ＨＳＳ１＿ＶＧＳがＨ（ハイ）からＬ（ロー）へ低下し始める。

次いで、パルス信号生成回路４２がパルス信号ｔｗ２を出力し、Ｎｃｈ ＭＩＳトランジスタＮＭＴ８のゲートソース間電圧ＮＭＴ８＿ＶＧＳがＬ（ロー）からＨ（ハイ）に反転してＮｃｈ ＭＩＳトランジスタＮＭＴ８がオンになり、ドレイン電流ＩＤ（ＮＭＴ８）が流れる。これにより、ＨＳＳ１駆動電流Ｉ２はドレイン電流ＩＤ（ＮＭＴ８）の分だけ増大し、
Ｉ２＝Ｉ１１＋ＩＤ（ＮＭＴ８）
となる。

上述した実施形態１と同様に、Ｎｃｈ ＭＩＳトランジスタＮＭＴ４およびＮｃｈ ＭＩＳトランジスタＮＭＴ８の素子サイズを適宜選択することにより、
Ｉ１１＜＜ＩＤ（ＮＭＴ８）
となるようにドレイン電流ＩＤ（ＮＭＴ８）の値を適切に設定することにより、バッファ回路を使用することなく、ハイサイドスイッチング素子ＨＳＳ１を直接に高速でオンさせることができる。

また、ノードＮ２１の電圧がＨ（ハイ）からＬ（ロー）に反転することにより、Ｐｃｈ ＭＩＳトランジスタＰＭＴ５がオンし、これと同時に、Ｐｃｈ ＭＩＳトランジスタＰＭＴ５にカスコード接続されたＰｃｈ ＭＩＳトランジスタＰＭＴ１９もオンとなり、ハイサイドスイッチング素子ＨＳＳ２を高速にオンさせる。

入力電圧ＶｉｎがＬ（ロー）からＨ（ハイ）になると、インバータＩＮＶ１の出力電圧はＨ（ハイ）からＬ（ロー）になり、Ｎｃｈ ＭＩＳトランジスタＮＭＴ２がオフになる。一方、インバータＩＮＶ２の出力はＬ（ロー）からＨ（ハイ）になるので、Ｎｃｈ ＭＩＳトランジスタＮＭＴ１がオンとなる。

Ｎｃｈ ＭＩＳトランジスタＮＭＴ１のオンと共にＮｃｈ ＭＩＳトランジスタＮＭＴ３，ＰＭＴ１９もオンになる。これにより、Ｐｃｈ ＭＩＳトランジスタＰＭＴ５、Ｐｃｈ ＭＩＳトランジスタＰＭＴ１９，Ｎｃｈ ＭＩＳトランジスタＮＭＴ３，ＮＭＴ１および定電流源１１が導通し、ノードＮ１４の電位がＨ（ハイ）からＬ（ロー）に反転し、Ｐｃｈ ＭＩＳトランジスタＰＭＴ６がオンとなり、Ｐｃｈ ＭＩＳトランジスタＰＭＴ６のゲートから低電位側電源（接地電位）Ｖｓｓに向かってハイサイドスイッチング素子ＨＳＳ１をオフにするためのＰＭＴ６駆動電流Ｉ１が流れる。

次いで、パルス信号生成回路４１からパルス信号ｔｗ１が出力され、Ｎｃｈ ＭＩＳトランジスタＮＭＴ７のゲートソース間電圧ＮＭＴ７＿ＶＧＳがＬ（ロー）からＨ（ハイ）に反転してＮｃｈ ＭＩＳトランジスタＮＭＴ７がオンになり、ドレイン電流ＩＤ（ＮＭＴ７）が流れる。これにより、ＰＭＴ６駆動電流Ｉ１はドレイン電流ＩＤ（ＮＭＴ７）の分だけ増大し、
Ｉ１＝Ｉ１１＋ＩＤ（ＮＭＴ７）
となる。

上述した実施形態１と同様に、Ｎｃｈ ＭＩＳトランジスタＮＭＴ３およびＮｃｈ ＭＩＳトランジスタＮＭＴ７の素子サイズを適宜選択することにより、
Ｉ１１＜＜ＩＤ（ＮＭＴ７）
となるようにドレイン電流ＩＤ（ＮＭＴ７）の値を適切に設定することにより、Ｎｃｈ ＭＩＳトランジスタＮＭＴ７を使用しない場合と比較してＰｃｈ ＭＩＳトランジスタＰＭＴ６を高速に駆動してハイサイドスイッチング素子ＨＳＳ１を時刻Ｔ６の手前でオフさせることができる。

また、Ｐｃｈ ＭＩＳトランジスタＰＭＴ５およびＮｃｈ ＭＩＳトランジスタＮＭＴ７のオンにより、ハイサイドスイッチング素子ＨＳＳ２のゲート電圧が急速に低下し、これによりハイサイドスイッチング素子ＨＳＳ２がオフとなる。

本実施形態によれば、ゲートがツェナーダイオードＤ１のアノードに接続され、Ｐｃｈ ＭＩＳトランジスタＰＭＴ５にカスコード接続されたＰｃｈ ＭＩＳトランジスタＰＭＴ１９のドレインにハイサイドスイッチング素子ＨＳＳ２のゲートが接続されるので、低電位側電源（接地電位）Ｖｓｓから高電位側電源Ｖｃｃｂまでの全電圧に亘る電位振幅を実現することができる。これにより、並列接続のハイサイドスイッチング素子ＨＳＳ１，ＨＳＳ２を簡易な構成で直接に駆動することが可能になる。

（３）実施形態３
実施形態１による出力スイッチング素子駆動回路では、ハイサイドスイッチング素子ＨＳＳ１がオフの間、Ｐｃｈ ＭＩＳトランジスタＰＭＴ６がオン状態を持続してハイサイドスイッチング素子ＨＳＳ１のゲート電位を高電位側電源Ｖｃｃｂと同一にしている（ゲートソース間電圧ＨＳＳ１＿ＶＧＳの真理値＝Ｈ）。

しかしながら、例えば負荷２００などの外部素子から高電位側電源Ｖｃｃｂの電圧に対してマイナス方向の電圧がハイサイドスイッチング素子ＨＳＳ１のドレイン側に印加されてハイサイドスイッチング素子ＨＳＳ１の帰還容量Ｃｒｓｓが放出されることにより、図４のタイミングチャートで符号３００に示すように、ハイサイドスイッチング素子ＨＳＳ１のゲート電位が低電位側電源（接地電位）Ｖｓｓ側へ引かれる場合がある。

実施形態１の出力スイッチング素子駆動回路によれば、ハイサイドスイッチング素子ＨＳＳ１が、バッファ回路を介することなくレベルシフト回路１００の出力で直接駆動される。ハイサイドスイッチング素子ＨＳＳ１のゲート電位がマイナス側へ引かれてＰｃｈ ＭＩＳトランジスタＰＭＴ５の閾値を超えてＰｃｈ ＭＩＳトランジスタＰＭＴ５のゲートに印加されると、Ｐｃｈ ＭＩＳトランジスタＰＭＴ５がオンになってしまうことがある。

Ｐｃｈ ＭＩＳトランジスタＰＭＴ５がオンになると、高電位側電源Ｖｃｃｂとほぼ同一の電位がＰｃｈ ＭＩＳトランジスタＰＭＴ６のゲートに印加されることにより、Ｐｃｈ ＭＩＳトランジスタＰＭＴ６がオフになる。これによりハイサイドスイッチング素子ＨＳＳ１のオフを維持することができなくなり、また、ハイサイドスイッチング素子ＨＳＳ１の帰還容量Ｃｒｓｓが引き抜かれる経路も特に存在しないことから、ハイサイドスイッチング素子ＨＳＳ１はオン状態を維持してしまう。

このとき、図４のタイミングチャートで符号４００に示すように、ハイサイドスイッチング素子ＨＳＳ１とローサイドスイッチング素子ＬＳＳ１とがほぼ同時にオンとなって過大な貫通電流が流れ、回路装置に多大なダメージを与える恐れがある。

本実施形態は、上述した誤動作を抑制するための素子が追加された回路構成を提供するものである。

図５は、本実施形態によるレベルシフト回路１３０を備える出力スイッチング素子駆動回路の概略構成を示す回路図の一例である。図６は、図５に示すレベルシフト回路の動作を説明するためのタイミングチャートの一例である。

図５に示すように、本実施形態の出力スイッチング素子駆動回路は、図１に示すレベルシフト回路１００の構成に加えてハイサイドスイッチング素子ＨＳＳ１用のオフスイッチとして機能するＰｃｈ ＭＩＳトランジスタＰＭＴ９、および、ハイサイドスイッチング素子ＨＳＳ１のオフ時にノードＮ２１とハイサイドスイッチング素子ＨＳＳ１のゲートとを電気的に切り離すダイオードＤ４が追加されたレベルシフト回路１３０を含む。

ダイオードＤ４は、カソードがノードＮ２１に接続され、アノードがハイサイドスイッチング素子ＨＳＳ１のゲートに接続される。

Ｐｃｈ ＭＩＳトランジスタＰＭＴ９は、ソースが高電位側電源Ｖｃｃｂに接続され、ドレインがノード２３を介してハイサイドスイッチング素子ＨＳＳ１のゲートに接続され、ゲートがＰｃｈ ＭＩＳトランジスタＰＭＴ５のドレインに接続される。

ハイサイドスイッチング素子ＨＳＳ１は、オン時にはダイオードＤ４を介してレベルシフト回路１３０からＨＳＳ１駆動電流Ｉ２が入力されて駆動される。この時の駆動電流Ｉ２は、実施形態１において前述した通り、
Ｉ２＝Ｉ１１＋ＩＤ（ＮＭＴ８）
となり、ハイサイドスイッチング素子ＨＳＳ１のオン時スイッチング時間ｔｏｎ（ＨＳＳ１）は、本実施形態では
ｔｏｎ（ＨＳＳ１）≒入力容量Ｃｉｓｓ（ＨＳＳ１）×（ＶＤ３−ＶＦ４）／Ｉ２
で近似されるので、ドレイン電流ＩＤ（ＮＭＴ８）の値を適切に設定すれば、バッファ回路を使用することなく、上述した実施形態１と同様に、ハイサイドスイッチング素子ＨＳＳ１を直接に高速でオンさせることができる。

一方、本実施形態では、ダイオードＤ４とＰｃｈ ＭＩＳトランジスタＰＭＴ９とが設けられるので、ハイサイドスイッチング素子ＨＳＳ１のオフ時にはハイサイドスイッチング素子ＨＳＳ１のゲートとＰｃｈ ＭＩＳトランジスタＰＭＴ５のゲートとが電気的に切り離される。したがって接続先の外部素子からのノイズにより一時的に低下したハイサイドスイッチング素子ＨＳＳ１のゲートソース間電圧ＨＳＳ１＿ＶＧＳはＰｃｈ ＭＩＳトランジスタＰＭＴ５のゲートに印加されない。そのため出力スイッチング素子は安定して動作することができる。

なお、図５に示す構成に加えて、ツェナーダイオードＤ３のアノードとダイオードＤ４のカソードとの間に順方向ダイオードを追加してもよい。これにより、ハイサイドスイッチング素子ＨＳＳ１のゲート駆動電圧ＶＧＳ＿ＨＳＳ１がツェナーダイオードＤ３の電圧ＶＤ３に確実に近似し、ハイサイドスイッチング素子ＨＳＳ１のオン抵抗が改善する。また、ダイオードＤ４に代えてオフスイッチや抵抗を用いてもよい。

（４）実施形態４
図７は、実施形態４によるレベルシフト回路１４０を備える出力スイッチング素子駆動回路の概略構成を示す回路図の一例である。本実施形態の出力スイッチング素子駆動回路は、図１に示す回路構成に加え、ハイサイドスイッチング素子ＨＳＳ１がオフの間にハイサイド側の出力が反転することを防止するための反転防止回路６０をさらに含む。本実施形態の出力スイッチング素子駆動回路のその他の構成は、図１に示す回路と実質的に同一である。

反転防止回路６０は、本実施形態において例えば第２回路に対応し、抵抗Ｒ１と、カレントミラー回路６２と、Ｎｃｈ ＭＩＳトランジスタＮＭＴ１２，ＮＭＴ１３と、定電流源１４とを含む。

カレントミラー回路６２は、Ｐｃｈ ＭＩＳトランジスタＰＭＴ１０，ＰＭＴ１１を含む。Ｐｃｈ ＭＩＳトランジスタＰＭＴ１０，ＰＭＴ１１のソースは共に高電位側電源Ｖｃｃｂに接続され、ゲートは共にＰｃｈ ＭＩＳトランジスタＰＭＴ１０のドレインに接続される。

抵抗Ｒ１は、一端がノードＮ２１に接続され、他端がＰｃｈ ＭＩＳトランジスタＰＭＴ５のゲートに接続されると共に、Ｐｃｈ ＭＩＳトランジスタＰＭＴ１１のドレインに接続される。

Ｎｃｈ ＭＩＳトランジスタＮＭＴ１２，ＮＭＰ１３は、Ｐｃｈ ＭＩＳトランジスタＰＭＴ１０にカスコード接続される。すなわち、Ｎｃｈ ＭＩＳトランジスタＮＭＴ１２は、ドレインがＰｃｈ ＭＩＳトランジスタＰＭＴ１０のドレインに接続され、ゲートが高電位側電源Ｖｃｃａに接続され、ソースがＮｃｈ ＭＩＳトランジスタＮＭＴ１３のドレインに接続される。Ｎｃｈ ＭＩＳトランジスタＮＭＴ１３のゲートはインバータＩＮＶ１の出力端子に接続され、Ｎｃｈ ＭＩＳトランジスタＮＭＴ１３のソースは定電流源１４の一端に接続される。定電流源１４の他端は、低電位側電源（接地電位）Ｖｓｓに接続される。

入力電圧ＶｉｎがＬ（ロー）からＨ（ハイ）になってインバータＩＮＶ１の出力もＬ（ロー）からＨ（ハイ）になると、Ｎｃｈ ＭＩＳトランジスタＮＭＴ１３がオンとなり、Ｐｃｈ ＭＩＳトランジスタＰＭＴ１０、Ｎｃｈ ＭＩＳトランジスタＮＭＴ１２，ＮＭＰ１３および定電流源１４が導通し、高電位側電源Ｖｃｃｂから低電位側電源（接地電位）Ｖｓｓに向かって電流Ｉ４が流れる。この時、カレント比に応じた電流ＩＤ（ＰＭＴ１１）がＰｃｈ ＭＩＳトランジスタＰＭＴ１１のドレインから抵抗Ｒ１に流れる。

抵抗Ｒ１の抵抗値をＲ１、Ｐｃｈ ＭＩＳトランジスタＰＭＴ５のゲートソース間電圧をＰＭＴ５＿ＶＧＳとすると、ＰＭＴ５＿ＶＧＳは、
ＰＭＴ５＿ＶＧＳ＝ＨＳＳ１＿ＶＧＳ − Ｒ１×ＩＤ（ＰＭＴ１１）
と表すことができる。

Ｐｃｈ ＭＩＳトランジスタＰＭＴ５の閾値電圧をＰＭＴ５＿Ｖｔｈとすると、想定されるＨＳＳ１＿ＶＧＳに対して次式
ＰＭＴ５＿Ｖｔｈ＞ＨＳＳ１＿ＶＧＳ − Ｒ１×ＩＤ（ＰＭＴ１１）
が成立するようにＲ１とＩＤ（ＰＭＴ１１）とを任意に設定すれば、図８のタイミングチャートに示すように、レベルシフト回路１４０のハイサイド側出力の反転を防止することができる。

図７に示す形態では、Ｐｃｈ ＭＩＳトランジスタＰＭＴ１１のドレイン電流ＩＤ（ＰＭＴ１１）の値をカレントミラー回路６２で設定する例を取り上げて説明したが、これに限るものではなく、代替可能な構成として様々なものを利用することができる。

例えば図９の変形例１に示すように、Ｐｃｈ ＭＩＳトランジスタＰＭＴ１０のソースと高電位側電源Ｖｃｃｂとの間に、Ｐｃｈ ＭＩＳトランジスタＰＭＴ１０と同様のＰｃｈ ＭＩＳトランジスタＰＭＴ１４を、Ｐｃｈ ＭＩＳトランジスタＰＭＴ１０と同様の接続態様で介挿して多段構成にしてもよい。

また、例えば図１０の変形例２に示すように、Ｐｃｈ ＭＩＳトランジスタＰＭＴ１０に代えてツェナーダイオードＤ５および抵抗Ｒ２を用いてＰｃｈ ＭＩＳトランジスタＰＭＴ１１をスイッチして使用し、そのオン抵抗Ｒｏｎ（ＰＭＴ１１）を利用してもよい。この場合、Ｐｃｈ ＭＩＳトランジスタＰＭＴ１１のゲートは、ノードＮ３１を介して抵抗Ｒ２の一端に接続されると共に、ノードＮ３１を介してツェナーダイオードＤ５のアノードに接続される。抵抗Ｒ２の他端とツェナーダイオードＤ５のカソードは共に高電位側電源Ｖｃｃｂに接続される。

本実施形態によれば、反転防止回路６０によりハイサイドスイッチング素子ＨＳＳ１がオフの時にハイサイド側の出力Ｖｏｕｔが反転しないので、出力スイッチング素子はより安定して動作することができる。

以上述べた少なくとも一つの実施形態のレベルシフト回路によれば、パルス信号ｔｗ２を生成するパルス信号生成回路４２と、パルス信号ｔｗ２によりオンしてＨＳＳ１駆動電流Ｉ２を増大させるＮｃｈ ＭＩＳトランジスタＮＭＴ８とを持つことにより、バッファ回路を使用することなく、ハイサイドスイッチング素子ＨＳＳ１を直接に高速でオンさせることができる。

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。

１…制御部、２０…ゲート制御回路、３０…ソースフォロワ回路、４０…駆動電流増大回路、４１，４２…パルス信号生成回路、６０…反転防止回路、１００，１２０，１３０，１４０…レベルシフト回路、Ｄ１〜Ｄ３，Ｄ５…ツェナーダイオード、Ｄ４…ダイオード、Ｄｅｌａｙ１，Ｄｅｌｙａ２…遅延回路、ＨＳＳ１…ハイサイドスイッチング素子、Ｉ２…ＨＳＳ１駆動電流、Ｉ２…ＰＭＴ６駆動電流、Ｖｉｎ…入力電圧、Ｖｏｕｔ…出力電圧、Ｖｓｓ…接地電位、ＮＭＴ１〜ＮＭＴ４，ＮＭＴ７〜ＮＭＴ８，ＮＭＴ１２，ＮＭＴ１３…Ｎｃｈ ＭＩＳトランジスタ、ＬＳＳ１…ローサイドスイッチング素子、ＰＭＴ５，ＰＭＴ６，ＰＭＴ１０，ＰＭＴ１１，ＰＭＴ１４，ＰＭＴ１９…Ｐｃｈ ＭＩＳトランジスタ、Ｒ１，Ｒ２…抵抗、ｔｗ１…第１パルス信号、ｔｗ２…第２パルス信号。

Claims (7)

1. 入力電圧をレベルシフトした出力電圧を生成する第１トランジスタと、
   前記第１トランジスタのゲート電圧を制御する制御回路と、
   前記第１トランジスタを駆動するために前記第１トランジスタのゲートに第１の電流を与える第２トランジスタと、
   前記第１トランジスタをオフにするために前記制御回路のトランジスタのゲートに第２の電流を与える第３トランジスタと、
   前記第１トランジスタがオフにスイッチングするとき、前記第２の電流を増加させるよう設けられた第４トランジスタと、
   前記第１トランジスタがオンにスイッチングするとき、前記第１の電流を増加させるよう設けられた第５トランジスタと、
   前記第４トランジスタの駆動を制御する第１パルス信号生成回路と、
   前記第５トランジスタの駆動を制御する第２パルス信号生成回路と、を備える、
   レベルシフト回路。
2. 前記第４トランジスタは前記第３トランジスタに直列接続されるとともに前記第１パルス信号生成回路から出力する第１パルス信号を入力する制御端子を有し、
   前記第５トランジスタは前記第２トランジスタに直列接続されるとともに前記第２パルス信号生成回路から出力する第２パルス信号を入力する制御端子を有することを特徴とする請求項１に記載のレベルシフト回路。
3. 前記低電位側電源に一端が接続され、前記第１トランジスタに直列に他端が接続され、前記第１のトランジスタとは逆導電型の第６トランジスタをさらに備え、
   前記第１パルス信号生成回路は、入力信号に対し遅延する遅延信号を出力する遅延回路を含み、
   前記第６トランジスタは、前記入力信号と前記遅延信号とに基づいて駆動されることを特徴とする請求項１に記載に記載のレベルシフト回路。
4. 前記前記第１のトランジスタに並列に接続された、前記第１のトランジスタとは逆導電型の第７トランジスタと、
   前記第７トランジスタを駆動する第１回路をさらに備えることを特徴とする請求項３に記載に記載のレベルシフト回路。
5. 前記第１のトランジスタがオフの時に前記第１のトランジスタのゲートを前記制御回路から電気的に切り離す第１の素子をさらに備えることを特徴とする請求項１に記載のレベルシフト回路。
6. 前記第１の素子はダイオードおよびトランジスタを含むことを特徴とする請求項５に記載に記載のレベルシフト回路。
7. 前記第１のトランジスタがオフの時に該オフ状態を前記第５トランジスタがオンするまで固定する第２回路をさらに備えることを特徴とする請求項１に記載に記載のレベルシフト回路。

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