JP2012065185A - レベルシフト回路 - Google Patents
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- H03K3/356113—Bistable circuits using complementary field-effect transistors using additional transistors in the input circuit
Abstract
【課題】複数の電源電圧に対して伝搬遅延時間を最適化したレベルシフト回路を提供する。
【解決手段】実施形態によれば、ハイサイドスイッチと、ローサイドスイッチと、を備えたレベルシフト回路が提供される。前記ハイサイドスイッチと前記ローサイドスイッチとは、高電位電源線と低電位電源線との間に直列に接続され、入力信号に応じて排他的にオンする。前記ハイサイドスイッチのオン抵抗と前記ローサイドスイッチのオン抵抗との比は、前記ハイサイドスイッチと前記ローサイドスイッチとの接続点に出力される出力信号と、前記入力信号と、の入出力間レベル差に応じて設定されることを特徴とする。
【選択図】図1
【解決手段】実施形態によれば、ハイサイドスイッチと、ローサイドスイッチと、を備えたレベルシフト回路が提供される。前記ハイサイドスイッチと前記ローサイドスイッチとは、高電位電源線と低電位電源線との間に直列に接続され、入力信号に応じて排他的にオンする。前記ハイサイドスイッチのオン抵抗と前記ローサイドスイッチのオン抵抗との比は、前記ハイサイドスイッチと前記ローサイドスイッチとの接続点に出力される出力信号と、前記入力信号と、の入出力間レベル差に応じて設定されることを特徴とする。
【選択図】図1
Description
本発明の実施形態は、レベルシフト回路に関する。
機器の低消費電力化、高機能化にともない、CPUなどの集積回路は低電圧化、多電源化している。一方、従来から使用されているシステムやアナログ信号などを扱うシステムにおいては、集積回路よりも高電圧が必要とされる場合もある。
このように、異なる電源電圧で動作するシステムが混在している場合は、システム間の信号を伝送するためにレベルシフト回路が必要となる。また、機器の高速化に伴い、レベルシフト回路による伝搬遅延を短縮する必要がある。
しかし、入出力間レベル差に応じて、伝搬遅延時間を最短にする最適なトランジスタサイズ比は異なる。そのため、複数の電源電圧に切替可能な構成とした場合、伝搬遅延時間の最適化が困難である。
このように、異なる電源電圧で動作するシステムが混在している場合は、システム間の信号を伝送するためにレベルシフト回路が必要となる。また、機器の高速化に伴い、レベルシフト回路による伝搬遅延を短縮する必要がある。
しかし、入出力間レベル差に応じて、伝搬遅延時間を最短にする最適なトランジスタサイズ比は異なる。そのため、複数の電源電圧に切替可能な構成とした場合、伝搬遅延時間の最適化が困難である。
本発明の実施形態は、複数の電源電圧に対して伝搬遅延時間を最適化したレベルシフト回路を提供する。
実施形態によれば、ハイサイドスイッチと、ローサイドスイッチと、を備えたレベルシフト回路が提供される。前記ハイサイドスイッチと前記ローサイドスイッチとは、高電位電源線と低電位電源線との間に直列に接続され、入力信号に応じて排他的にオンする。前記ハイサイドスイッチのオン抵抗と前記ローサイドスイッチのオン抵抗との比は、前記ハイサイドスイッチと前記ローサイドスイッチとの接続点に出力される出力信号と、前記入力信号と、の入出力間レベル差に応じて設定されることを特徴とする。
以下、実施形態について図面を参照して詳細に説明する。なお、本願明細書と各図において、既出の図に関して前述したものと同様の要素には同一の符号を付して詳細な説明は適宜省略する。
(第1の実施形態)
図1は、第1の実施形態に係るレベルシフト回路の構成を例示する回路図である。
図1に表したように、レベルシフト回路1においては、ハイサイドスイッチ2とローサイドスイッチ3とは、高電位電源線4と低電位電源線5との間に、直列に接続される。出力線6は、ハイサイドスイッチ2とローサイドスイッチ3との接続点7bに接続される。
図1は、第1の実施形態に係るレベルシフト回路の構成を例示する回路図である。
図1に表したように、レベルシフト回路1においては、ハイサイドスイッチ2とローサイドスイッチ3とは、高電位電源線4と低電位電源線5との間に、直列に接続される。出力線6は、ハイサイドスイッチ2とローサイドスイッチ3との接続点7bに接続される。
入力線8a、8bは、ローサイドスイッチ3に接続され、入力信号Ina、Inbが、ローサイドスイッチ3に入力される。ここで、入力信号Ina、Inbは、低電位電源線5の電位を基準にして、ハイレベルが電位V1、ローレベルが0Vの差動信号である。なお、入力信号Inbは、入力信号Inaを反転した信号である。電源線9から電位V1の電源が供給された否定回路(NOT)10により入力信号Inaを反転している。
ローサイドスイッチ3は、入力信号Ina、Inbに応じてオンまたはオフする。ハイサイドスイッチ2は、ローサイドスイッチ3の状態に応じてオンまたはオフする。ハイサイドスイッチ2とローサイドスイッチ3とは、排他的にオンする。そのため、出力線6は、入力信号Ina、Inbに応じて、高電位電源線4または低電位電源線5に電気的に接続される。
出力線6の出力信号Outは、低電位電源線5の電位を基準にして、ハイレベルが電位V2、ローレベルが0Vの信号である。ここで、電位V2は、高電位電源線4の電位V2であり、入力信号Ina、Inbのハイレベルの電位V1以上の値に設定される。またレベルシフト回路1においては、電位V2は、V2=V2A、V2Bの2つの場合がある。ただし、V2A≧V2B>0である。
レベルシフト回路1は、ハイレベルが電位V1の入力信号Ina、Inbを、ハイレベルが電位V2の出力信号Outに変換する。
また、後述するように、接続点7bと低電位電源線5との間のローサイドスイッチ3のオン抵抗Rlは、入力信号Ina、Inbと出力信号Outとの入出力間レベル差V2−V1=V2A−V1、V2B−V1に応じて設定される。
また、後述するように、接続点7bと低電位電源線5との間のローサイドスイッチ3のオン抵抗Rlは、入力信号Ina、Inbと出力信号Outとの入出力間レベル差V2−V1=V2A−V1、V2B−V1に応じて設定される。
従って、高電位電源線4と接続点7bとの間のハイサイドスイッチ2のオン抵抗Rhと、接続点7bと低電位電源線5との間のローサイドスイッチ3のオン抵抗Rlとの比Rh/Rlは、入出力間レベル差V2−V1に応じて設定される。
ハイサイドスイッチ2は、一対の出力トランジスタP1、P2の差動回路で構成されている。出力トランジスタP1、P2は、それぞれPチャンネル形MOSFET(以下、PMOS)で構成され、それぞれのバックゲートは、高電位電源線4に接続されている。
出力トランジスタP1、P2のそれぞれのソースは、高電位電源線4に接続される。出力トランジスタP1のゲートは、出力トランジスタP2のドレインに接続される。出力トランジスタP2のゲートは、出力トランジスタP1のドレインに接続される。出力トランジスタP1、P2は、クロスカップルされている。
出力トランジスタP1、P2は、差動回路であり、排他的にオンする。
出力線6は、接続点7bを介して、出力トランジスタP2のゲート及び出力トランジスタP1のドレインに接続される。
出力線6は、接続点7bを介して、出力トランジスタP2のゲート及び出力トランジスタP1のドレインに接続される。
出力トランジスタP1がオンで出力トランジスタP2がオフのとき、ハイサイドスイッチ2はオンである。このとき、出力線6は、接続点7bを介して高電位電源線4と電気的に接続される。また、出力トランジスタP1がオフで出力トランジスタP2がオンのとき、ハイサイドスイッチ2はオフである。このとき、出力線6と高電位電源線4との接続は遮断される。
ローサイドスイッチ3は、一対の入力トランジスタN1、N2、一対の入力トランジスタN3、N4、一対の直列トランジスタN5、N6の差動回路で構成される。各トランジスタは、Nチャンネル形MOSFET(以下、NMOS)で構成され、それぞれのバックゲートは、低電位電源線5に接続されている。
入力トランジスタN1は、ハイサイドスイッチ2と低電位電源線5との間に接続されている。入力トランジスタN3及び直列トランジスタN5は、ハイサイドスイッチ2と低電位電源線5との間に、直列に接続される。入力トランジスタN3及び直列トランジスタN5は、入力トランジスタN1に並列に接続される。
同様に、入力トランジスタN2は、ハイサイドスイッチ2と低電位電源線5との間に接続されている。入力トランジスタN4及び直列トランジスタN6は、ハイサイドスイッチ2と低電位電源線5との間に、直列に接続される。入力トランジスタN4及び直列トランジスタN6は、入力トランジスタN2に並列に接続される。
詳細に説明すると、入力トランジスタN1のドレインは、接続点7bを介してハイサイドスイッチ2の出力トランジスタP1のドレインに接続される。入力トランジスタN1のソースは、低電位電源線5に接続される。
直列トランジスタN5のドレインは、接続点7bを介して、ハイサイドスイッチ2の出力トランジスタP1のドレインに接続される。直列トランジスタN5のソースは、入力トランジスタN3のドレインに接続される。入力トランジスタN3のソースは、低電位電源線5に接続される。
入力トランジスタN1のゲート及び入力トランジスタN3のゲートは、入力線8bに接続される。入力トランジスタN1のゲート及び入力トランジスタN3のゲートには、入力信号Inbが入力される。
直列トランジスタN5のゲートは、信号線11に接続され、直列トランジスタN5のゲートには、選択信号Selが入力される。選択信号Selは、入力信号Inbと出力信号Outとの入出力間レベル差V2−V1に応じてハイレベルまたはローレベルに設定される。
直列トランジスタN5のゲートは、信号線11に接続され、直列トランジスタN5のゲートには、選択信号Selが入力される。選択信号Selは、入力信号Inbと出力信号Outとの入出力間レベル差V2−V1に応じてハイレベルまたはローレベルに設定される。
入出力間レベル差V2−V1が第1のレベル差V2A−V1のとき、選択信号Selはハイレベルである。入出力間レベル差V2−V1が第1のレベル差V2A−V1よりも小さい第2のレベル差V2B−V1のとき、選択信号Selはローレベルである。
同様に、入力トランジスタN2のドレインは、ハイサイドスイッチ2の出力トランジスタP2のドレインに接続される。入力トランジスタN2のソースは、低電位電源線5に接続される。
直列トランジスタN6のドレインは、ハイサイドスイッチ2の出力トランジスタP2のドレインに接続される。直列トランジスタN6のソースは、入力トランジスタN4のドレインに接続される。入力トランジスタN4のソースは、低電位電源線5に接続される。
入力トランジスタN2のゲート及び入力トランジスタN4のゲートは、入力線8aに接続される。入力トランジスタN2のゲート及び入力トランジスタN4のゲートには、入力信号Inaが入力される。直列トランジスタN6のゲートは、信号線11に接続される。直列トランジスタN6のゲートには、選択信号Selが供給される。
入力トランジスタN2のゲート及び入力トランジスタN4のゲートは、入力線8aに接続される。入力トランジスタN2のゲート及び入力トランジスタN4のゲートには、入力信号Inaが入力される。直列トランジスタN6のゲートは、信号線11に接続される。直列トランジスタN6のゲートには、選択信号Selが供給される。
次にレベルシフト回路1の動作を説明する。
入力トランジスタN1、N2は、それぞれ入力信号Inb、Inaを入力して排他的にオンする。入力トランジスタN1は、入力信号Inbがハイレベルのときオンし、ローレベルのときオフする。入力トランジスタN2は、入力信号Inaがハイレベルのときオンし、ローレベルのときオフする。
入力トランジスタN1、N2は、それぞれ入力信号Inb、Inaを入力して排他的にオンする。入力トランジスタN1は、入力信号Inbがハイレベルのときオンし、ローレベルのときオフする。入力トランジスタN2は、入力信号Inaがハイレベルのときオンし、ローレベルのときオフする。
入力トランジスタN3、N4も、それぞれ入力信号Inb、Inaを入力して排他的にオンする。入力トランジスタN3は、入力信号Inbがハイレベルのときオンし、ローレベルのときオフする。入力トランジスタN4は、入力信号Inaがハイレベルのときオンし、ローレベルのときオフする。
入出力間レベル差V2−V1が第1のレベル差V2A−V1のとき、選択信号Selがハイレベルのため、直列トランジスタN5、N6のゲートはハイレベルになる。直列トランジスタN5、N6は、オンする。
ローサイドスイッチ3においては、出力線6と低電位電源線5との間に、入力トランジスタN1が接続され、また、入力トランジスタN1と並列に、入力トランジスタN3及び直列トランジスタN5が接続された状態になる。
また、ハイサイドスイッチ2の出力トランジスタP2のドレインと低電位電源線5との間に、入力トランジスタN2が接続され、また、入力トランジスタN2と並列に、入力トランジスタN4及び直列トランジスタN6が接続された状態になる。
従って、ローサイドスイッチ3のオン抵抗は、R(N1)×(R(N3)+R(N5))/(R(N1)+R(N3)+R(N5))になる。ここで、R(N1)、R(N3)、R(N5)は、それぞれ入力トランジスタN1、N3、直列トランジスタN5のオン抵抗である。
また、入出力間レベル差V2−V1が第1のレベル差V2A−V1よりも小さい第2のレベル差V2B−V1のとき、直列トランジスタN5、N6のゲートはローレベルになる。直列トランジスタN5、N6は、オフする。
ローサイドスイッチ3においては、出力線6と低電位電源線5との間に、入力トランジスタN1が接続された状態になる。また、ハイサイドスイッチ2の出力トランジスタP2のドレインに、入力トランジスタN2のドレインが接続された状態になる。
従って、ローサイドスイッチ3のオン抵抗は、R(N1)になる。
このように、入出力間レベル差V2−V1が第1のレベル差V2A−V1のときのローサイドスイッチ3のオン抵抗は、第2のレベル差V2B−V1のときのオン抵抗よりも小さく設定される。
このように、入出力間レベル差V2−V1が第1のレベル差V2A−V1のときのローサイドスイッチ3のオン抵抗は、第2のレベル差V2B−V1のときのオン抵抗よりも小さく設定される。
入力信号Inbがハイレベルからローレベルに変化すると、入力トランジスタN1、N3はオフする。出力線6と低電位電源線5との間のローサイドスイッチ3はオフの状態になる。このとき、入力トランジスタN2、N4はオンであり、ハイサイドスイッチ2の出力トランジスタP1のゲートは、ローレベルになる。出力トランジスタP1はオンして、ハイサイドスイッチ2はオンの状態になる。
出力線6は、接続点7b及び出力トランジスタP1を介して、高電位電源線4と電気的に接続された状態になる。出力線6の出力信号Outはローレベルからハイレベルに立ち上がり、高電位電源線4の電位V2まで上昇する。この出力信号Outの立ち上がりの伝搬遅延時間tpdhは、出力トランジスタP1の電流供給能力が大きい程、またオン抵抗が小さい程短くなる。
入力信号Inbがローレベルからハイレベルに変化すると、入力トランジスタN1、N3はオンする。出力線6と低電位電源線5との間のローサイドスイッチ3は、オンの状態になる。ハイサイドスイッチ2の出力トランジスタP2のゲートは、ローレベルになる。出力トランジスタP2はオンして、出力トランジスタP1のゲートはハイレベルになる。出力トランジスタP1はオフする。このとき、入力トランジスタN2、N4は、入力信号Inaがローレベルに変化するため、オフである。
出力線6は、接続点7b、ローサイドスイッチ3を介して、低電位電源線5に電気的に接続された状態になる。出力線6の出力信号Outはハイレベルからローレベルに立ち下がり、低電位電源線5の電位0Vまで低下する。この出力信号Outの立ち下がりの伝搬遅延時間tpdlは、ローサイドスイッチ3の電流供給能力が大きい程、またオン抵抗が小さい程短くなる。
レベルシフト回路1の伝搬遅延時間tpdは、上記の伝搬遅延時間tpdh、tpdlの算術平均tpd=(tpdh+tpdl)/2で定義される。
従って、ハイサイドスイッチ2の電流供給能力とローサイドスイッチ3の電流供給能力との比を最適値に設定した場合に、伝搬遅延時間tpdは最小になる。また、ハイサイドスイッチ2のオン抵抗とローサイドスイッチ3のオン抵抗との比を最適値に設定した場合に、伝搬遅延時間tpdは最小になる。
従って、ハイサイドスイッチ2の電流供給能力とローサイドスイッチ3の電流供給能力との比を最適値に設定した場合に、伝搬遅延時間tpdは最小になる。また、ハイサイドスイッチ2のオン抵抗とローサイドスイッチ3のオン抵抗との比を最適値に設定した場合に、伝搬遅延時間tpdは最小になる。
このハイサイドスイッチ2とローサイドスイッチ3との電流供給能力またはオン抵抗の最適値は、レベルシフト回路1の各トランジスタの素子パラメータに依存する。また、入出力間レベル差V2−V1にも依存する。
図2は、伝搬遅延時間のトランジスタサイズ比に対する依存性を表す特性図である。
図2においては、横軸にトランジスタサイズ比W(P1)/W(N1)をとり、縦軸に伝搬遅延時間tpdをとって、高電位電源線4の電位V2=V2A、V2Bの各場合の依存性を模式的に表している。なお、高電位電源線4の電位V2=V2A、V2Bの各場合は、入出力間レベル差V2−V1がそれぞれ第1のレベル差V2A−V1の場合、第2のレベル差V2B−V1の場合に相当する。また、選択信号Selはローレベルであり、入力トランジスタN3、直列トランジスタN5がない場合に相当する。
図2においては、横軸にトランジスタサイズ比W(P1)/W(N1)をとり、縦軸に伝搬遅延時間tpdをとって、高電位電源線4の電位V2=V2A、V2Bの各場合の依存性を模式的に表している。なお、高電位電源線4の電位V2=V2A、V2Bの各場合は、入出力間レベル差V2−V1がそれぞれ第1のレベル差V2A−V1の場合、第2のレベル差V2B−V1の場合に相当する。また、選択信号Selはローレベルであり、入力トランジスタN3、直列トランジスタN5がない場合に相当する。
ここで、トランジスタサイズ比W(P1)/W(N1)は、ハイサイドスイッチ2の出力トランジスタP1のチャネル幅W(P1)とローサイドスイッチ3の入力トランジスタN1のチャネル幅W(N1)との比である。また、出力トランジスタP2のチャネル幅W(P2)と入力トランジスタN2のチャネル幅W(N2)との比W(P2)/W(N2)は、トランジスタサイズ比W(P1)/W(N1)に等しい。さらに、各トランジスタP1、P2、N1、N2のチャンネル長は等しい。
トランジスタの電流供給能力は、そのチャネル幅に比例する。また、トランジスタのオン抵抗は、そのチャネル幅に反比例する。
そこで、図2においては、トランジスタの電流供給能力の比をトランジスタサイズ比W(P1)/W(N1)で表している。
そこで、図2においては、トランジスタの電流供給能力の比をトランジスタサイズ比W(P1)/W(N1)で表している。
図2に表したように、伝搬遅延時間tpdが最短になるトランジスタサイズ比W(P1)/W(N1)は、入出力間レベル差V2−V1で異なる。第1のレベル差V2A−V1のときのトランジスタサイズ比W(P1)/W(N1)の最適値は、第2のレベル差V2B−V1のときの最適値よりも小さい。
従って、第1のレベル差V2A−V1のときの電流供給能力の比は、第2のレベル差V2B−V1のときよりも小さくする必要がある。また、トランジスタのオン抵抗で表すと、第1のレベル差V2A−V1のときのハイサイドスイッチ2のオン抵抗Rhとローサイドスイッチ3のオン抵抗Rlとの比Rh/Rlは、第2のレベル差V2B−V1のときよりも大きくする必要がある。
このように、入力トランジスタN3、N4、直列トランジスタN5、N6がない場合は、高電位電源線4の電位V2を切り替えると、トランジスタサイズ比W(P1)/W(N1)の最適値が変化する。そのため、トランジスタサイズ比W(P1)/W(N1)は、入出力間レベル差V2−V1のある1つの値に対する最適値に設定されることになる。従って、供給する電位V2によっては、トランジスタサイズ比W(P1)/W(N1)が最適値でないため、伝搬遅延時間tpdが最短でない状態で動作することになる。
これに対して、レベルシフト回路1においては、入出力間レベル差V2−V1が第1のレベル差V2A−V1のときのオン抵抗は、第2のレベル差V2B−V1のときのオン抵抗よりも小さく設定される。そのため、第1のレベル差V2A−V1のときのローサイドスイッチ3の電流供給能力は、第2のレベル差V2B−V1のときの電流供給能力よりも大きくすることができる。
従って、レベルシフト回路1においては、高電位電源線4の電位V2を電位V2A、V2Bに切り替える場合も、それぞれの電位に対してトランジスタサイズ比を等価的に最適値に設定することができる。レベルシフト回路1によれば、複数の電源電圧に対して伝搬遅延時間tpdを最適化することができる。
なお、レベルシフト回路1においては、高電位電源線4の電位V2を電位V2A、V2Bに切り替えている。しかし、入力信号Ina、Inbのハイレベルの電位V1が切り替わることにより、入出力間レベル差V2−V1が変化してもよい。
また、レベルシフト回路1においては、一対の入力トランジスタN1、N2と並列に接続された、一対の入力トランジスタN3、N4及び一対の直列トランジスタN5、N6を用いる構成を例示している。しかし、任意数対の入力トランジスタ及び直列トランジスタを用いてもよい。
また、レベルシフト回路1においては、一対の直列トランジスタN5、N6を高電位側にして、一対の入力トランジスタN3、N4及び一対の直列トランジスタN5、N6をそれぞれ直列に接続している。しかし、一対の直列トランジスタN5、N6を低電位側に接続してもよい。
また、レベルシフト回路1は、差動回路で構成されているため、ハイサイドスイッチ2とローサイドスイッチ3との接続点7a、7bは、2箇所あり、互いに反転した信号が出力される。レベルシフト回路1においては、ハイサイドスイッチ2の出力トランジスタP1と、ローサイドスイッチ3の入力トランジスタN1、入力トランジスタN3及び直列トランジスタN5と、の接続点7bに、出力線6が接続されている。しかし、入力信号Ina、Inbと出力信号Outの論理によっては、接続点7aに出力線6を接続してもよい。
また、レベルシフト回路1においては、入力信号InaをNOT10で反転して入力信号Inbを生成する構成を例示している。しかし、NOT10を用いずに、入力信号Ina、Inbの差動信号をレベルシフト回路1に入力してもよい。
(第2の実施形態)
図3は、第2の実施形態に係るレベルシフト回路の構成を例示する回路図である。
図3に表したように、レベルシフト回路1aは、図1に表したレベルシフト回路1のハイサイドスイッチ2をハイサイドスイッチ2aに置き換えた構成である。
図3は、第2の実施形態に係るレベルシフト回路の構成を例示する回路図である。
図3に表したように、レベルシフト回路1aは、図1に表したレベルシフト回路1のハイサイドスイッチ2をハイサイドスイッチ2aに置き換えた構成である。
ハイサイドスイッチ2aは、ハイサイドスイッチ2に一対のPMOS P3、P4を追加した構成である。一対の出力トランジスタP1、P2は、ハイサイドスイッチ2と同様である。
一対のPMOS P3、P4は、一対の出力トランジスタP1、P2と直列にそれぞれ接続される。
一対のPMOS P3、P4は、一対の出力トランジスタP1、P2と直列にそれぞれ接続される。
一対のPMOS P3、P4のソースは、高電位電源線4にそれぞれ接続される。PMOS P3のドレインは、出力トランジスタP1のソースに接続される。PMOS P3のゲートは、入力線8bに接続される。PMOS P3のゲートには、入力信号Inbが入力される。
PMOS P4のドレインは、出力トランジスタP2のソースに接続される。PMOS P4のゲートは、入力線8aに接続される。PMOS P4のゲートには、入力信号Inaが入力される。なお、入力信号Ina、Inbは、差動信号であり、図1に表したレベルシフト回路1のように、入力信号Inbは、NOT10でInaを反転して生成してもい。
レベルシフト回路1aにおいては、ローサイドスイッチ3は、レベルシフト回路1と同様であり、高電位電源線4の電位V2を電位V2A、V2Bに切り替える場合も、それぞれの電位に対してトランジスタサイズ比を等価的に最適値に設定することができる。
そのため、レベルシフト回路1aによれば、複数の電源電圧に対して伝搬遅延時間tpdを最適化することができる。
また、ハイサイドスイッチ2aに入力信号Ina、Inbが入力されるため、伝搬遅延時間tpdを短くすることができる。
また、ハイサイドスイッチ2aに入力信号Ina、Inbが入力されるため、伝搬遅延時間tpdを短くすることができる。
なお、レベルシフト回路1aにおいては、高電位電源線4の電位V2を電位V2A、V2Bに切り替えている。しかし、入力信号Ina、Inbのハイレベルの電位V1が切り替わることにより、入出力間レベル差V2−V1が変化してもよい。
(第3の実施形態)
図4は、第3の実施形態に係るレベルシフト回路の構成を例示する回路図である。
図4に表したように、レベルシフト回路1bは、図1に表したレベルシフト回路1のローサイドスイッチ3をローサイドスイッチ3aに置き換えた構成である。ハイサイドスイッチ2については、レベルシフト回路1と同様である。
図4は、第3の実施形態に係るレベルシフト回路の構成を例示する回路図である。
図4に表したように、レベルシフト回路1bは、図1に表したレベルシフト回路1のローサイドスイッチ3をローサイドスイッチ3aに置き換えた構成である。ハイサイドスイッチ2については、レベルシフト回路1と同様である。
ローサイドスイッチ3aは、ローサイドスイッチ3の一対の入力トランジスタN3、N4及び一対の直列トランジスタN5、N6を、一対の入力トランジスタN7、N8及び一対の論理積回路(AND)12、13に置き換えた構成である。入力トランジスタN7、N8は、それぞれNMOSで構成される。また、一対の入力トランジスタN1、N2は、ローサイドスイッチ3と同様である。
一対の入力トランジスタN7、N8は、ハイサイドスイッチ2と低電位電源線5との間にそれぞれ接続される。入力トランジスタN7のドレインは、ハイサイドスイッチ2の出力トランジスタP1のドレインと、接続点7bを介して接続される。入力トランジスタN7のソースは、低電位電源線5に接続される。選択信号Selと入力信号Inbとの論理積がAND12で生成され、入力トランジスタN7のゲートに入力される。
同様に、入力トランジスタN8のドレインは、ハイサイドスイッチ2の出力トランジスタP2のドレインと、接続点7aを介して接続される。入力トランジスタN8のソースは、低電位電源線5に接続される。選択信号Selと入力信号Inaとの論理積がAND13で生成され、入力トランジスタN8のゲートに入力される。なお、入力信号Ina、Inbは、差動信号であり、図1に表したレベルシフト回路1のように、入力信号Inbは、NOT10でInaを反転して生成してもい。
上記の通り、入出力間レベル差V2−V1が第1のレベル差V2A−V1のとき、選択信号Selはハイレベルである。入出力間レベル差V2−V1が第1のレベル差V2A−V1よりも小さい第2のレベル差V2B−V1のとき、選択信号Selはローレベルである。
従って、第1のレベル差V2A−V1のときは、入力トランジスタN7、N8の各ゲートには、入力信号Inb、Inaがそれぞれ入力されることになる。なお、入力信号Ina、Inbは、差動信号であり、図1に表したレベルシフト回路1のように、入力信号Inbは、NOT10でInaを反転して生成してもい。
ローサイドスイッチ3aにおいては、出力線6と低電位電源線5との間に、入力トランジスタN1と入力トランジスタN7とが並列に接続された状態になる。
また、ハイサイドスイッチ2の出力トランジスタP2のドレインと低電位電源線5との間に、入力トランジスタN2と入力トランジスタN7とが並列に接続された状態になる。
また、ハイサイドスイッチ2の出力トランジスタP2のドレインと低電位電源線5との間に、入力トランジスタN2と入力トランジスタN7とが並列に接続された状態になる。
従って、ローサイドスイッチ3aのオン抵抗は、R(N1)×R(N7)/(R(N1)+R(N7))になる。ここで、R(N1)、R(N7)は、それぞれ入力トランジスタN1、N7のオン抵抗である。
また、第2のレベル差V2B−V1のときは、入力トランジスタN7、N8の各ゲートは、ローレベルになる。入力トランジスタN7、N8は、オフする。
ローサイドスイッチ3aにおいては、出力線6と低電位電源線5との間に入力トランジスタN1が接続された状態になる。また、ハイサイドスイッチ2の出力トランジスタP2のドレインに、入力トランジスタN2のドレインが接続された状態になる。
ローサイドスイッチ3aにおいては、出力線6と低電位電源線5との間に入力トランジスタN1が接続された状態になる。また、ハイサイドスイッチ2の出力トランジスタP2のドレインに、入力トランジスタN2のドレインが接続された状態になる。
従って、ローサイドスイッチ3aのオン抵抗は、R(N1)になる。
このように、入出力間レベル差V2−V1が第1のレベル差V2A−V1のときのローサイドスイッチ3のオン抵抗は、第2のレベル差V2B−V1のときのオン抵抗よりも小さく設定される。
このように、入出力間レベル差V2−V1が第1のレベル差V2A−V1のときのローサイドスイッチ3のオン抵抗は、第2のレベル差V2B−V1のときのオン抵抗よりも小さく設定される。
レベルシフト回路1bにおいては、ハイサイドスイッチ2は、レベルシフト回路1と同様であり、高電位電源線4の電位V2を電位V2A、V2Bに切り替える場合も、それぞれの電位に対してトランジスタサイズ比を等価的に最適値に設定することができる。
そのため、レベルシフト回路1bによれば、複数の電源電圧に対して伝搬遅延時間tpdを最適化することができる。
また、ローサイドスイッチ3aにおいては、直列トランジスタN5、N6がないため、伝搬遅延時間tpdを短くすることができる。
また、ローサイドスイッチ3aにおいては、直列トランジスタN5、N6がないため、伝搬遅延時間tpdを短くすることができる。
なお、レベルシフト回路1bにおいては、高電位電源線4の電位V2を電位V2A、V2Bに切り替えている。しかし、入力信号Ina、Inbのハイレベルの電位V1が切り替わることにより、入出力間レベル差V2−V1が変化してもよい。
また、レベルシフト回路1bにおいては、一対の入力トランジスタN1、N2と並列に接続された、一対の入力トランジスタN3、N4と一対のAND13、14とを用いる構成を例示している。しかし、任意数対の入力トランジスタ及びANDを用いてもよい。
(第4の実施形態)
図5は、第4の実施形態に係るレベルシフト回路の構成を例示する回路図である。
図5に表したように、レベルシフト回路1cは、図1に表したレベルシフト回路1のハイサイドスイッチ2、ローサイドスイッチ3をそれぞれハイサイドスイッチ2b、ローサイドスイッチ3bに置き換えた構成である。レベルシフト回路1cにおいては、選択信号Selに応じて、ハイサイドスイッチ2bのオン抵抗Rhを変化させる。
図5は、第4の実施形態に係るレベルシフト回路の構成を例示する回路図である。
図5に表したように、レベルシフト回路1cは、図1に表したレベルシフト回路1のハイサイドスイッチ2、ローサイドスイッチ3をそれぞれハイサイドスイッチ2b、ローサイドスイッチ3bに置き換えた構成である。レベルシフト回路1cにおいては、選択信号Selに応じて、ハイサイドスイッチ2bのオン抵抗Rhを変化させる。
ローサイドスイッチ3cは、ローサイドスイッチ3の一対の入力トランジスタN3、N4及び一対の直列トランジスタN5、N6がない構成である。一対の入力トランジスタN1、N2は、ローサイドスイッチ3と同様である。
ハイサイドスイッチ2bは、ハイサイドスイッチ2に、一対の出力トランジスタP5、P6及び一対の直列スイッチP7、P8を追加した構成である。各トランジスタP5、P6及び直列スイッチP7、P8は、PMOSで構成される。出力トランジスタP1、P2は、ハイサイドスイッチ2と同様である。
一対の出力トランジスタP5、P6は、高電位電源線4に接続される。一対の直列スイッチP7、P9は、出力トランジスタP5、P6と直列にそれぞれ接続される。出力トランジスタP5及び直列スイッチP7は、出力トランジスタP1の両端に直列に接続される。同様に、出力トランジスタP6及び直列スイッチP8は、出力トランジスタP2の両端に直列に接続される。
詳細に説明すると、出力トランジスタP5のソース、ドレイン、ゲートは、高電位電源線4、直列スイッチP7のソース、出力トランジスタP1のゲートにそれぞれ接続される。直列スイッチP7のドレインは、出力トランジスタP1のドレインに接続される。直列スイッチP7のゲートには、選択信号Selが入力される。
同様に、出力トランジスタP6のソース、ドレイン、ゲートは、高電位電源線4、直列スイッチP8のソース、出力トランジスタP2のゲートにそれぞれ接続される。直列スイッチP8のドレインは、出力トランジスタP2のドレインに接続される。直列スイッチP8のゲートには、選択信号Selが入力される。
上記の通り、入出力間レベル差V2−V1が第1のレベル差V2A−V1のとき、選択信号Selはハイレベルである。入出力間レベル差V2−V1が第1のレベル差V2A−V1よりも小さい第2のレベル差V2B−V1のとき、選択信号Selはローレベルである。
従って、第1のレベル差V2A−V1のときは、直列スイッチP7、P8の各ゲートには、ハイレベルがそれぞれ入力されることになる。直列スイッチP7、P8はオフする。
従って、第1のレベル差V2A−V1のときは、直列スイッチP7、P8の各ゲートには、ハイレベルがそれぞれ入力されることになる。直列スイッチP7、P8はオフする。
ハイサイドスイッチ2bにおいては、高電位電源線4と出力線6(接続点7b)との間に出力トランジスタP1が接続された状態になる。また、高電位電源線4と接続点7aとの間に、出力トランジスタP2が接続された状態になる。
従って、ハイサイドスイッチ2bのオン抵抗は、R(P1)になる。ここで、R(P1)は、出力トランジスタP1のオン抵抗である。
従って、ハイサイドスイッチ2bのオン抵抗は、R(P1)になる。ここで、R(P1)は、出力トランジスタP1のオン抵抗である。
また、入出力間レベル差V2−V1が第1のレベル差V2A−V1よりも小さい第2のレベル差V2B−V1のとき、直列スイッチP7、P8のゲートはローレベルになる。直列スイッチP7、P8は、オンする。
ハイサイドスイッチ2bにおいては、高電位電源線4と出力線6との間に、出力トランジスタP1が接続され、また、出力トランジスタP1と並列に、出力トランジスタP5及び直列スイッチP7が接続された状態になる。
また、高電位電源線4と接続点7aとの間に、出力トランジスタP2が接続され、また、出力トランジスタP2と並列に、出力トランジスタP6及び直列スイッチP8が接続された状態になる。
従って、ハイサイドスイッチ2bのオン抵抗は、R(P1)×(R(P5)+R(P7))/(R(P1)+R(P5)+R(P7))になる。ここで、R(P1)、R(P7)、R(P5)は、それぞれ出力トランジスタP1、P5、直列スイッチP7のオン抵抗である。
このように、入出力間レベル差V2−V1が第1のレベル差V2A−V1のときのハイサイドスイッチ2bのオン抵抗は、第2のレベル差V2B−V1のときのオン抵抗よりも大きく設定される。
レベルシフト回路1cにおいては、ローサイドスイッチ3bのオン抵抗は、R(N1)である。ここで、R(N1)は、入力トランジスタN1のオン抵抗である。
レベルシフト回路1cにおいては、ローサイドスイッチ3bのオン抵抗は、R(N1)である。ここで、R(N1)は、入力トランジスタN1のオン抵抗である。
従って、レベルシフト回路1cにおいては、高電位電源線4の電位V2を電位V2A、V2Bに切り替える場合も、それぞれの電位に対してトランジスタサイズ比を等価的に最適値に設定することができる。
そのため、レベルシフト回路1cによれば、複数の電源電圧に対して伝搬遅延時間tpdを最適化することができる。
そのため、レベルシフト回路1cによれば、複数の電源電圧に対して伝搬遅延時間tpdを最適化することができる。
なお、レベルシフト回路1cにおいては、高電位電源線4の電位V2を電位V2A、V2Bに切り替えている。しかし、入力信号Ina、Inbのハイレベルの電位V1が切り替わることにより、入出力間レベル差V2−V1が変化してもよい。
また、レベルシフト回路1cにおいては、一対の出力トランジスタP1、P2と並列に接続された、一対の出力トランジスタP5、P6及び一対の直列スイッチP7、P8を用いる構成を例示している。しかし、任意数対の出力トランジスタ及び直列スイッチを用いてもよい。
また、レベルシフト回路1cにおいては、ローサイドスイッチ3bのオン抵抗は、入出力間レベル差V2−V1に応じて変化しない構成を例示している。しかし、ローサイド推知3bをレベルシフト回路1、1bのローサイドスイッチ3、3aに置き換えて、入出力間レベル差V2−V1に応じて、ローサイドスイッチのオン抵抗も変化する構成としてもよい。
(第5の実施形態)
図6は、第5の実施形態に係るレベルシフト回路の構成を例示する回路図である。
図6に表したように、レベルシフト回路1dは、図5に表したレベルシフト回路1cのハイサイドスイッチ2bをハイサイドスイッチ2cに置き換えた構成である。ローサイドスイッチ3bについては、レベルシフト回路1cと同様である。レベルシフト回路1dにおいては、選択信号Selに応じて、ハイサイドスイッチ2cのオン抵抗Rhを変化させる。
図6は、第5の実施形態に係るレベルシフト回路の構成を例示する回路図である。
図6に表したように、レベルシフト回路1dは、図5に表したレベルシフト回路1cのハイサイドスイッチ2bをハイサイドスイッチ2cに置き換えた構成である。ローサイドスイッチ3bについては、レベルシフト回路1cと同様である。レベルシフト回路1dにおいては、選択信号Selに応じて、ハイサイドスイッチ2cのオン抵抗Rhを変化させる。
ハイサイドスイッチ2cは、ハイサイドスイッチ2bの直列スイッチP7、P8を、一対の論理和回路(OR)14、15に置き換えた構成である。出力トランジスタP1、P2は、ハイサイドスイッチ2bと同様である。
一対の出力トランジスタP5、P6は、出力トランジスタP1、P2とそれぞれ並列に接続される。一対の出力トランジスタP5、P6の各ゲートには、選択信号Selと出力トランジスタP1、P2の各ゲート信号との論理和が入力される。
詳細に説明すると、出力トランジスタP5のソース、ドレインは、高電位電源線4、接続点7bにそれぞれ接続される。出力トランジスタP5のゲートは、OR14の出力に接続される。OR14は、選択信号Selと出力トランジスタP1のゲート信号との論理和を出力する。
同様に、出力トランジスタP6のソース、ドレインは、高電位電源線4、接続点7aにそれぞれ接続される。出力トランジスタP6のゲートは、OR15の出力に接続される。OR15は、選択信号Selと出力トランジスタP2のゲート信号との論理和を出力する。
上記の通り、入出力間レベル差V2−V1が第1のレベル差V2A−V1のとき、選択信号Selはハイレベルである。入出力間レベル差V2−V1が第1のレベル差V2A−V1よりも小さい第2のレベル差V2B−V1のとき、選択信号Selはローレベルである。
従って、第1のレベル差V2A−V1のときは、出力トランジスタP5、P6の各ゲートには、ハイレベルが入力されることになる。出力トランジスタP5、P6は、オフする。
従って、第1のレベル差V2A−V1のときは、出力トランジスタP5、P6の各ゲートには、ハイレベルが入力されることになる。出力トランジスタP5、P6は、オフする。
ハイサイドスイッチ2cにおいては、高電位電源線4と出力線6との間に出力トランジスタP1が接続された状態になる。また、高電位電源線4と接続点7aとの間に、出力トランジスタP2が接続された状態になる。
従って、ハイサイドスイッチ2cのオン抵抗は、R(P1)になる。ここで、R(P1)は、出力トランジスタP1のオン抵抗である。
従って、ハイサイドスイッチ2cのオン抵抗は、R(P1)になる。ここで、R(P1)は、出力トランジスタP1のオン抵抗である。
また、入出力間レベル差V2−V1が第1のレベル差V2A−V1よりも小さい第2のレベル差V2B−V1のとき、出力トランジスタP5、P6の各ゲートには、出力トランジスタP1、P2の各ゲート信号がそれぞれ入力される。出力トランジスタP5、6は、それぞれ出力トランジスタP1、P2と同時にオンまたはオフする。
ハイサイドスイッチ2cにおいては、高電位電源線4と接続点7bとの間に、出力トランジスタP1が接続され、また、出力トランジスタP1と並列に、出力トランジスタP5が接続された状態になる。
また、高電位電源線4と接続点7aとの間に、出力トランジスタP2が接続され、また、出力トランジスタP2と並列に、出力トランジスタP6が接続された状態になる。
また、高電位電源線4と接続点7aとの間に、出力トランジスタP2が接続され、また、出力トランジスタP2と並列に、出力トランジスタP6が接続された状態になる。
従って、ハイサイドスイッチ2cのオン抵抗は、R(P1)×(R(P5)/(R(P1)+R(P5))になる。ここで、R(P1)、R(P5)は、それぞれ出力トランジスタP1、P5のオン抵抗である。
このように、入出力間レベル差V2−V1が第1のレベル差V2A−V1のときのハイサイドスイッチ2cのオン抵抗は、第2のレベル差V2B−V1のときのオン抵抗よりも大きく設定される。
レベルシフト回路1dにおいては、ローサイドスイッチ3bのオン抵抗は、R(N1)である。ここで、R(N1)は、入力トランジスタN1のオン抵抗である。
レベルシフト回路1dにおいては、ローサイドスイッチ3bのオン抵抗は、R(N1)である。ここで、R(N1)は、入力トランジスタN1のオン抵抗である。
従って、レベルシフト回路1dにおいては、高電位電源線4の電位V2を電位V2A、V2Bに切り替える場合も、それぞれの電位に対してトランジスタサイズ比を等価的に最適値に設定することができる。
そのため、レベルシフト回路1dによれば、複数の電源電圧に対して伝搬遅延時間tpdを最適化することができる。
また、ハイサイドスイッチ2cにおいては、直列スイッチP7、P8がないため、伝搬遅延時間tpdを短くすることができる。
また、ハイサイドスイッチ2cにおいては、直列スイッチP7、P8がないため、伝搬遅延時間tpdを短くすることができる。
なお、レベルシフト回路1dにおいては、高電位電源線4の電位V2を電位V2A、V2Bに切り替えている。しかし、入力信号Ina、Inbのハイレベルの電位V1が切り替わることにより、入出力間レベル差V2−V1が変化してもよい。
また、レベルシフト回路1dにおいては、一対の出力トランジスタP1、P2と並列に接続された、一対の出力トランジスタP5、6及び一対のOR14、15を用いる構成を例示している。しかし、任意数対の出力トランジスタ及びORを用いてもよい。
(第6の実施形態)
図7は、第6の実施形態に係るレベルシフト回路の構成を例示する回路図である。
図7に表したように、レベルシフト回路1eは、図1に表したレベルシフト回路1のローサイドスイッチ3をローサイドスイッチ3cに置き換えた構成である。ハイサイドスイッチ2については、レベルシフト回路1と同様である。
図7は、第6の実施形態に係るレベルシフト回路の構成を例示する回路図である。
図7に表したように、レベルシフト回路1eは、図1に表したレベルシフト回路1のローサイドスイッチ3をローサイドスイッチ3cに置き換えた構成である。ハイサイドスイッチ2については、レベルシフト回路1と同様である。
ローサイドスイッチ3cは、ローサイドスイッチ3の一対の入力トランジスタN1、N2がなく、また、一対の直列トランジスタN5、N6のゲートが高電位電源線4に接続された構成である。
詳細に説明すると、直列トランジスタN5のドレインは、接続点7bを介して、ハイサイドスイッチ2の出力トランジスタP1のドレインに接続される。直列トランジスタN5のソースは、入力トランジスタN3のドレインに接続される。入力トランジスタN3のソースは、低電位電源線5に接続される。入力トランジスタN3のゲートには、入力信号Inbが入力される。直列トランジスタN5のゲートは、高電位電源線4に接続される。
同様に、直列トランジスタN6のドレインは、ハイサイドスイッチ2の出力トランジスタP2のドレインに接続される。直列トランジスタN6のソースは、入力トランジスタN4のドレインに接続される。入力トランジスタN4のソースは、低電位電源線5に接続される。入力トランジスタN4のゲートには、入力信号Inaが入力される。直列トランジスタN6のゲートは、高電位電源線4に接続される。
入力トランジスタN3、N4、直列トランジスタN5、N6などの各NMOSのバックゲートは、低電位電源線5に接続される。また、出力トランジスタP1、P2などの各PMOSのバックゲートは高電位電源線4に接続される。
トランジスタの電流供給能力は、ゲート・ソース間電圧により変化する。ローサイドスイッチ3cにおいては、直列トランジスタN5、N6のゲートが高電位電源線4に接続されている。そのため、高電位電源線4の電位V2に応じて、直列トランジスタN5、N6の電流供給能力、オン抵抗が変化する。
直列トランジスタN5のオン抵抗R(N5)は、入出力間レベル差V2−V1が第1のレベル差V2A−V1のときの方が、第1のレベル差V2A−V1よりも小さい第2のレベル差V2B−V1のときよりも、小さくなる。
入出力間レベル差V2−V1が第1のレベル差V2A−V1のときのローサイドスイッチ3cのオン抵抗は、第2のレベル差V2B−V1のときのオン抵抗よりも、小さく設定されることになる。
入出力間レベル差V2−V1が第1のレベル差V2A−V1のときのローサイドスイッチ3cのオン抵抗は、第2のレベル差V2B−V1のときのオン抵抗よりも、小さく設定されることになる。
レベルシフト回路1eにおいては、高電位電源線4の電位V2を電位V2A、V2Bに切り替える場合も、それぞれの電位に対してトランジスタサイズ比を等価的に最適値に設定することができる。
そのため、レベルシフト回路1eによれば、複数の電源電圧に対して伝搬遅延時間tpdを最適化することができる。
そのため、レベルシフト回路1eによれば、複数の電源電圧に対して伝搬遅延時間tpdを最適化することができる。
なお、レベルシフト回路1eにおいては、一対の入力トランジスタN3、N4及び一対の直列トランジスタN5、N6を用いる構成を例示している。しかし、任意数対の入力トランジスタ及び直列トランジスタを用いてもよい。
図8は、図7に表したレベルシフト回路の伝搬遅延時間のトランジスタサイズ比に対する依存性を表す特性図である。
図8においては、横軸にトランジスタサイズ比W(P)/W(N)をとり、縦軸に伝搬遅延時間tpdをとって、高電位電源線4の電位V2=V2A、V2Bの各場合の依存性を模式的に表している。なお、高電位電源線4の電位V2=V2A、V2Bの各場合は、入出力間レベル差V2−V1がそれぞれ第1のレベル差V2A−V1の場合、及び第2のレベル差V2B−V1の場合に相当する。
図8においては、横軸にトランジスタサイズ比W(P)/W(N)をとり、縦軸に伝搬遅延時間tpdをとって、高電位電源線4の電位V2=V2A、V2Bの各場合の依存性を模式的に表している。なお、高電位電源線4の電位V2=V2A、V2Bの各場合は、入出力間レベル差V2−V1がそれぞれ第1のレベル差V2A−V1の場合、及び第2のレベル差V2B−V1の場合に相当する。
ここで、トランジスタサイズ比W(P)/W(N)は、ハイサイドスイッチ2及びローサイドスイッチ3cをそれぞれ1つのトランジスタで構成した場合の等価的なチャネル幅の比である。ハイサイドスイッチ2の等価的なチャネル幅W(P)は、出力トランジスタP1のチャネル幅W(P1)に等しい。ローサイドスイッチ3の等価的なチャネル幅W(N)は、W(N3)×W(N5)/(W(N3)+N5))となる。ここでW(N3)、W(N5)は、それぞれ入力トランジスタN3のチャネル幅、直列トランジスタN5のチャネル幅である。
レベルシフト回路1eにおいては、高電位電源線4の電位V2に応じて、ローサイドスイッチ3cの直列トランジスタN5、N6の電流供給能力、オン抵抗が変化する。そのため、図2に表したレベルシフト回路1の特性と比較して、電位V2が変化する場合の伝搬遅延時間tpdのトランジスタサイズ比W(P)/W(N)に対する依存性は減少している。
従って、レブ流シフト回路1eにおいては、入出力間レベル差V2−V1の変化に応じて、等価的にトランジスタサイズ比W(P)/W(N)を最適値に設定することができる。
(第7の実施形態)
図9は、第7の実施形態に係るレベルシフト回路の構成を例示する回路図である。
図9に表したように、レベルシフト回路1fは、図7に表したレベルシフト回路1eのローサイドスイッチ3cをローサイドスイッチ3dに置き換えた構成である。ハイサイドスイッチ2については、レベルシフト回路1eと同様である。
図9は、第7の実施形態に係るレベルシフト回路の構成を例示する回路図である。
図9に表したように、レベルシフト回路1fは、図7に表したレベルシフト回路1eのローサイドスイッチ3cをローサイドスイッチ3dに置き換えた構成である。ハイサイドスイッチ2については、レベルシフト回路1eと同様である。
図7に表したレベルシフト回路1eにおいては、ローサイドスイッチ3cの一対の直列トランジスタN5、N6は、一対の入力トランジスタN3、N4の高電圧側に直列に接続されていた。図9に表したレベルシフト回路1fにおいては、ローサイドスイッチ3dの一対の直列トランジスタN5、N6は、一対の入力トランジスタN3、N4の低電圧側に直列に接続されている。
入力トランジスタN3のバックゲート・ソース間電圧は、直列トランジスタN5のソース・ドレイン間電圧と等しい。直列トランジスタN5のソース・ドレイン間電圧は、高電位電源線4の電位V2により変化する。
入力トランジスタN3のバックゲート・ソース間電圧は、入出力間レベル差V2−V1が第1のレベル差V2A−V1のときの方が、第2のレベル差V2B−V1のときよりも大きく(絶対値は小さく)なる。なお、上記のとおり、第2のレベル差V2B−V1は、第1のレベル差V2A−V1よりも小さい。基板バイアス効果は、第1のレベル差V2A−V1のときの方が、第2のレベル差V2B−V1のときよりも小さくなる。
従って、入力トランジスタN3の電流供給能力は、第1のレベル差V2A−V1のときの方が、第2のレベル差V2B−V1のときよりも大きくなる。また、オン抵抗R(N3)は、第1のレベル差V2A−V1のときの方が、第2のレベル差V2B−V1のときよりも小さくなる。
このように、ローサイドスイッチ3dにおいては、入力トランジスタN3のオン抵抗及び直列トランジスタN5のオン抵抗を変化させることができる。なお、入力トランジスタN3及び直列トランジスタN5について説明したが、入力トランジスタN4及び直列トランジスタN6についても同様である。
入出力間レベル差V2−V1が第1のレベル差V2A−V1のときのローサイドスイッチ3dのオン抵抗は、第2のレベル差V2B−V1のときのオン抵抗よりも小さく設定されることになる。
レベルシフト回路1fにおいては、高電位電源線4の電位V2を電位V2A、V2Bに切り替える場合も、それぞれの電位に対してトランジスタサイズ比を等価的に最適値に設定することができる。
そのため、レベルシフト回路1fによれば、複数の電源電圧に対して伝搬遅延時間tpdを最適化することができる。
そのため、レベルシフト回路1fによれば、複数の電源電圧に対して伝搬遅延時間tpdを最適化することができる。
なお、レベルシフト回路1fにおいては、一対の入力トランジスタN3、N4と一対の直列トランジスタN5、N6とを用いる構成を例示している。しかし、任意数対の入力トランジスタ及び直列トランジスタを用いてもよい。
(第8の実施形態)
図10は、第8の実施形態に係るレベルシフト回路の構成を例示する回路図である。
図10に表したように、レベルシフト回路1gは、図9に表したレベルシフト回路1fのローサイドスイッチ3dをローサイドスイッチ3eに置き換えた構成である。ハイサイドスイッチ2については、レベルシフト回路1fと同様である。
図10は、第8の実施形態に係るレベルシフト回路の構成を例示する回路図である。
図10に表したように、レベルシフト回路1gは、図9に表したレベルシフト回路1fのローサイドスイッチ3dをローサイドスイッチ3eに置き換えた構成である。ハイサイドスイッチ2については、レベルシフト回路1fと同様である。
ローサイドスイッチ3eは、ローサイドスイッチ3dに、一対の入力トランジスタN1、N2を追加した構成である。一対の入力トランジスタN1、N2は、図1に表したレベルシフト回路1のローサイドスイッチ3と同様であり、ハイサイドスイッチ2と低電位電源線5との間にそれぞれ接続される。
入力トランジスタN1は、入力トランジスタN3及び直列トランジスタN5に並列に接続される。入力トランジスタN1のゲートには、入力信号Inbが入力される。入力トランジスタN2は、入力トランジスタN4及び直列トランジスタN6に並列に接続される。入力トランジスタN2のゲートには、入力信号Inaが入力される。
入力トランジスタN1のオン抵抗は一定のため、高電位電源線4の電位V2に対するローサイドスイッチ3eのオン抵抗の変化特性を、ローサイドスイッチ3eのオン抵抗の変化特性とは異なったものとできる。
以上、レベルシフト回路1、1a〜1gについて、低電位電源線5の電位を基準に、ハイレベルを入力信号Ina、Inbの電位V1から高電位電源線4の電位V2に変換する構成について説明した。しかし、高電位電源線4の電位を基準に、ローレベルを入力信号Ina、Inbの電位から低電位電源線5の電位に変換するレベルシフト回路を構成することもできる。
(第9の実施形態)
図11は、第9の実施形態に係るレベルシフト回路の構成を例示する回路図である。
図11に表したように、レベルシフト回路1hにおいては、ハイサイドスイッチ2dとローサイドスイッチ3fとは、高電位電源線4と低電位電源線5との間に、直列に接続される。出力線6は、ハイサイドスイッチ2dとローサイドスイッチ3fとの接続点7bに接続される。
図11は、第9の実施形態に係るレベルシフト回路の構成を例示する回路図である。
図11に表したように、レベルシフト回路1hにおいては、ハイサイドスイッチ2dとローサイドスイッチ3fとは、高電位電源線4と低電位電源線5との間に、直列に接続される。出力線6は、ハイサイドスイッチ2dとローサイドスイッチ3fとの接続点7bに接続される。
入力線8a、8bは、ハイサイドスイッチ2dに接続され、入力信号Ina、Inbは、ハイサイドスイッチ2dに入力される。ここで、入力信号Ina、Inbは、高電位電源線4の電位を基準にして、ハイレベルが電位0V、ローレベルが−V1の差動信号である。なお、入力信号Inbは、入力信号Inaを反転した信号である。電源線17から電位−V1の電源が供給されたNOT10により入力信号Inaを反転している。
ハイサイドスイッチ2dは、入力信号Ina、Inbに応じてオンまたはオフする。ローサイドスイッチ3fは、ハイサイドスイッチ2dの状態に応じてオンまたはオフする。ハイサイドスイッチ2dとローサイドスイッチ3fとは、排他的にオンする。そのため、出力線6は、入力信号Ina、Inbに応じて、高電位電源線4または低電位電源線5に電気的に接続される。
出力線6の出力信号Outは、高電位電源線4の電位を基準にして、ハイレベルが0V、ローレベルが電位−V2の信号である。ここで、電位−V2は、低電位電源線5の電位であり、入力信号Ina、Inbのローレベルの電位−V1以下の値に設定される。電位−V2は、−V2=−V2A、−V2Bの2つの場合がある。ただし、−V2A≦−V2B<0である。
レベルシフト回路1hは、ローレベルが電位−V1の入力信号Ina、Inbを、ローレベルが電位−V2の出力信号Outに変換する。
また、後述するように、高電位電源線4と接続点7bとの間のハイサイドスイッチ2dのオン抵抗Rhは、入力信号Ina、Inbと出力信号Outとの入出力間レベル差V2−V1=V2A−V1、V2B−V1に応じて設定される。なお、入出力間レベル差V2−V1は、絶対値をとることにする。
また、後述するように、高電位電源線4と接続点7bとの間のハイサイドスイッチ2dのオン抵抗Rhは、入力信号Ina、Inbと出力信号Outとの入出力間レベル差V2−V1=V2A−V1、V2B−V1に応じて設定される。なお、入出力間レベル差V2−V1は、絶対値をとることにする。
レベルシフト回路1hにおいては、高電位電源線4と接続点7bとの間のハイサイドスイッチ2dのオン抵抗Rhと、接続点7bと低電位電源線5との間のローサイドスイッチ3fのオン抵抗Rlとの比Rh/Rlは、入出力間レベル差V2−V1に応じて設定される。
ハイサイドスイッチ2dは、一対の入力トランジスタP9、P10と、一対の直列トランジスタP11、P12と、の差動回路で構成されている。入力トランジスタP9、P10、直列トランジスタP11、P12は、それぞれPMOSで構成されている。
一対の入力トランジスタP9、P10及び一対の直列トランジスタP11、P12は、高電位電源線4にそれぞれ直列に接続されている。一対の入力トランジスタP9、P10の各ゲートには、それぞれ入力信号Inb、Inaが入力される。一対の直列トランジスタP11、P12の各ゲートは、低電位電源線5に接続される。
トランジスタの電流供給能力、オン抵抗は、ゲート・ソース間電圧により変化する。ハイサイドスイッチ2dにおいては、直列トランジスタP11、P12のゲートが低電位電源線5に接続されている。そのため、低電位電源線5の電位−V2に応じて、直列トランジスタP11、P12の電流供給能力、オン抵抗が変化する。
直列トランジスタP11のオン抵抗R(P11)は、入出力間レベル差V2−V1が第1のレベル差V2A−V1のときの方が、第1のレベル差V2A−V1よりも小さい第2のレベル差V2B−V1のときよりも、小さくなる。
入出力間レベル差V2−V1が第1のレベル差V2A−V1のときのハイサイドスイッチ2dのオン抵抗は、第2のレベル差V2B−V1のときのオン抵抗よりも、小さく設定されることになる。
入出力間レベル差V2−V1が第1のレベル差V2A−V1のときのハイサイドスイッチ2dのオン抵抗は、第2のレベル差V2B−V1のときのオン抵抗よりも、小さく設定されることになる。
ローサイドスイッチ3fは、一対の出力トランジスタN9、N10の差動回路で構成される。一対の出力トランジスタN9、N10は、ハイサイドスイッチ2dと低電位電源線5との間にそれぞれ接続される。
詳細に説明すると、出力トランジスタN9のドレインは、接続点7bを介して、ハイサイドスイッチ2dの入力トランジスタP9のドレインに接続される。出力トランジスタN9のソースは、低電位電源線5に接続される。
出力トランジスタN10のドレインは、接続点7aを介して、ハイサイドスイッチ2dの入力トランジスタP10のドレインに接続される。出力トランジスタN10のソースは、低電位電源線5に接続される。
出力トランジスタN10のドレインは、接続点7aを介して、ハイサイドスイッチ2dの入力トランジスタP10のドレインに接続される。出力トランジスタN10のソースは、低電位電源線5に接続される。
出力トランジスタN9のゲートは、出力トランジスタN10のドレイン及びハイサイドスイッチ2dの入力トランジスタP10のドレインに接続される。出力トランジスタN10のゲートは、出力トランジスタN9のドレイン及びハイサイドスイッチ2dの入力トランジスタP9のドレインに接続される。一対の出力トランジスタN9、N10は、クロスカップルされている。
一対の出力トランジスタN9、N10は差動回路のため、排他的にオンする。
出力線6は、接続点7bを介して、出力トランジスタN10のゲート及び出力トランジスタN9のドレインに接続される。
出力線6は、接続点7bを介して、出力トランジスタN10のゲート及び出力トランジスタN9のドレインに接続される。
出力トランジスタN9がオンで出力トランジスタN10がオフのとき、ローサイドスイッチ3fはオンである。このとき、出力線6は、接続点7bを介して低電位電源線5と電気的に接続される。また、出力トランジスタN9がオフで出力トランジスタN10がオンのとき、ローサイドスイッチ3fはオフである。このとき、出力線6と低電位電源線5との接続は遮断される。
次に、レベルシフト回路1hの動作を説明する。
入力信号Inbがローレベルからハイレベルに変化すると、ハイサイドスイッチ2dの入力トランジスタP9はオフする。高電位電源線4と出力線6との間のハイサイドスイッチ2dは、オフの状態になる。このとき、入力トランジスタP10はオンであり、ローサイドスイッチ3fの出力トランジスタN9のゲートは、ハイレベルになる。出力トランジスタN9はオンして、ローサイドスイッチ3fはオンの状態になる。
入力信号Inbがローレベルからハイレベルに変化すると、ハイサイドスイッチ2dの入力トランジスタP9はオフする。高電位電源線4と出力線6との間のハイサイドスイッチ2dは、オフの状態になる。このとき、入力トランジスタP10はオンであり、ローサイドスイッチ3fの出力トランジスタN9のゲートは、ハイレベルになる。出力トランジスタN9はオンして、ローサイドスイッチ3fはオンの状態になる。
出力線6は、接続点7b及び出力トランジスタN9を介して、低電位電源線5と電気的に接続された状態になる。出力線6の出力信号Outはハイレベルからローレベルに立ち下がり、低電位電源線5の電位−V2まで低下する。この出力信号Outの立ち下がりの伝搬遅延時間tpdlは、ローサイドスイッチ3fの出力トランジスタN9の電流供給能力が大きい程短くなる。
入力信号Inbがハイレベルからローレベルに変化すると、入力トランジスタP9はオンする。高電位電源線4と出力線6との間のハイサイドスイッチ2dは、オンの状態になる。ローサイドスイッチ3fの出力トランジスタN10のゲートは、ハイレベルになる。出力トランジスタN10はオンして、出力トランジスタN9のゲートはローレベルになる。出力トランジスタN9は、オフする。このとき、入力トランジスタP10は、オフである。
出力線6は、接続点7b、ハイサイドスイッチ2dの入力トランジスタP9を介して、高電位電源線4に電気的に接続された状態になる。出力線6の出力信号Outはローレベルからハイレベルに立ち上がり、高電位電源線4の電位0Vまで上昇する。この出力信号Outの立ち上がりの伝搬遅延時間tpdhは、ハイサイドスイッチ2dの電流供給能力が大きいほど短くなる。
上記のとおり、伝搬遅延時間tpdは、伝搬遅延時間tpdh、tpdlの算術平均tpd=(tpdh+tpdl)/2である。
従って、ハイサイドスイッチ2dの電流供給能力とローサイドスイッチ3fの電流供給能力との比を最適値に設定した場合に、伝搬遅延時間tpdは最小になる。
従って、ハイサイドスイッチ2dの電流供給能力とローサイドスイッチ3fの電流供給能力との比を最適値に設定した場合に、伝搬遅延時間tpdは最小になる。
このハイサイドスイッチ2dとローサイドスイッチ3fとの電流供給能力の最適値は、レベルシフト回路1hの各トランジスタの素子パラメータに依存する。また、入出力間レベル差V2−V1にも依存する。
上記のとおり、レベルシフト回路1hにおいては、高電位電源線4と接続点7bとの間のハイサイドスイッチ2dのオン抵抗は、入出力間レベル差V2−V1に応じて変化する。
入出力間レベル差V2−V1が第1のレベル差V2A−V1のときのハイサイドスイッチ2dのオン抵抗は、第2のレベル差V2B−V1のときのオン抵抗よりも、小さく設定される。
一方、ローサイドスイッチ3fのオン抵抗は一定である。
入出力間レベル差V2−V1が第1のレベル差V2A−V1のときのハイサイドスイッチ2dのオン抵抗は、第2のレベル差V2B−V1のときのオン抵抗よりも、小さく設定される。
一方、ローサイドスイッチ3fのオン抵抗は一定である。
従って、レベルシフト回路1hにおいては、低電位電源線5の電位−V2を電位−V2A、−V2Bに切り替える場合も、それぞれの電位に対してトランジスタサイズ比を等価的に最適値に設定することができる。
そのため、レベルシフト回路1hによれば、複数の電源電圧に対して伝搬遅延時間tpdを最適化することができる。
そのため、レベルシフト回路1hによれば、複数の電源電圧に対して伝搬遅延時間tpdを最適化することができる。
図12は、第10の実施形態に係るレベルシフト回路の構成を例示する回路図である。
図12に表したように、レベルシフト回路1iは、図11に表したレベルシフト回路1hのハイサイドスイッチ2dをハイサイドスイッチ2eに置き換えた構成である。ローサイドスイッチ3fについては、レベルシフト回路1hと同様である。
図12に表したように、レベルシフト回路1iは、図11に表したレベルシフト回路1hのハイサイドスイッチ2dをハイサイドスイッチ2eに置き換えた構成である。ローサイドスイッチ3fについては、レベルシフト回路1hと同様である。
ハイサイドスイッチ2eは、ハイサイドスイッチ2dに、一対の入力トランジスタP13、P14を追加した構成である。一対の入力トランジスタP13、P14は、高電位電源線4にそれぞれ接続される。
入力トランジスタP13は、入力トランジスタP9及び直列トランジスタP11に並列に接続される。入力トランジスタP13のゲートには、入力信号Inbが入力される。入力トランジスタP14は、入力トランジスタP10及び直列トランジスタP12に並列に接続される。入力トランジスタP14のゲートには、入力信号Inaが入力される。
レベルシフト回路1iにおいては、低電位電源線5の電位−V2を電位−V2A、−V2Bに切り替える場合も、それぞれの電位に対してトランジスタサイズ比を等価的に最適値に設定することができる。
そのため、レベルシフト回路1iによれば、複数の電源電圧に対して伝搬遅延時間tpdを最適化することができる。
そのため、レベルシフト回路1iによれば、複数の電源電圧に対して伝搬遅延時間tpdを最適化することができる。
なお、入力トランジスタP13のオン抵抗は一定のため、低電位電源線5の電位−V2に対するハイサイドスイッチ2eのオン抵抗の変化特性を、ハイサイドスイッチ2dのオン抵抗の変化特性とは異なったものとできる。
また、レベルシフト回路1h、1iにおいては、一対の入力トランジスタP9、P10及び一対の直列トランジスタP11、P12を用いる構成を例示している。しかし、任意数対の入力トランジスタ及び直列トランジスタを用いてもよい。
また、レベルシフト回路1h、1iにおいては、直列トランジスタP11、P12は、一対の入力トランジスタP9、P10の高電位側に直列に接続されている。しかし、直列トランジスタP11、P12は、低電位側に直列に接続してもよい。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
1、1a〜1i…レベルシフト回路、 2、2a〜2e…ハイサイドスイッチ、 3、3a〜3f…ローサイドスイッチ、 4…高電位電源線、 5…低電位電源線、 6…出力線、 7a、7b…接続点、 8a、8b…入力線、 9、17…電源線、 11…信号線、 N1〜N4、N7、N8、P9、P10、P13、P14…入力トランジスタ、 N5、N6、P7、P8、P11、P12…直列トランジスタ、 N9、N10、P1、P2、P5、P6…出力トランジスタ
Claims (9)
- 高電位電源線と低電位電源線との間に直列に接続され入力信号に応じて排他的にオンするハイサイドスイッチとローサイドスイッチとを備え、
前記ハイサイドスイッチのオン抵抗と前記ローサイドスイッチのオン抵抗との比は、前記ハイサイドスイッチと前記ローサイドスイッチとの接続点に出力される出力信号と、前記入力信号と、の入出力間レベル差に応じて設定されることを特徴とするレベルシフト回路。 - 前記入力信号は前記ローサイドスイッチに入力され、前記ハイサイドスイッチのオン抵抗と前記ローサイドスイッチのオン抵抗との比は、前記入出力間レベル差の増加に応じて大きくなるように設定されることを特徴とする請求項1記載のレベルシフト回路。
- 前記ローサイドスイッチは、前記ハイサイドスイッチと前記低電位電源線との間に接続され、前記入力信号を入力する入力トランジスタを有し、
前記ハイサイドスイッチは、前記入力トランジスタの状態に応じてオンまたはオフに切り替わる出力トランジスタを有し、
前記入出力間レベル差が第1のレベル差のときの前記ハイサイドスイッチのオン抵抗と前記ローサイドスイッチのオン抵抗との比は、前記第1のレベル差よりも小さい第2のレベル差のときの前記ハイサイドスイッチのオン抵抗と前記ローサイドスイッチのオン抵抗との比よりも大きく設定されることを特徴とする請求項1または2に記載のレベルシフト回路。 - 前記ローサイドスイッチは、前記入力トランジスタと直列に接続され、前記第1のレベル差のときオンし前記第2のレベル差のときオフする直列トランジスタをさらに有することを特徴とする請求項3記載のレベルシフト回路。
- 前記ローサイドスイッチは、前記入力トランジスタと直列に接続された直列トランジスタをさらに有し、
前記第1のレベル差のときの前記直列トランジスタのオン抵抗は、前記第2のレベル差のときの前記直列トランジスタのオン抵抗よりも小さく設定されることを特徴とする請求項3記載のレベルシフト回路。 - 前記ハイサイドスイッチは、前記出力トランジスタと直列に接続され、前記第1のレベル差のときオフし前記第2のレベル差のときオンする直列スイッチをさらに有することを特徴とする請求項3〜5のいずれか1つに記載のレベルシフト回路。
- 前記入力信号は前記ハイサイドスイッチに入力され、前記ハイサイドスイッチのオン抵抗と前記ローサイドスイッチのオン抵抗との比は、前記入出力間レベル差の増加に応じて小さくなるように設定されることを特徴とする請求項1記載のレベルシフト回路。
- 前記ハイサイドスイッチは、前記入力信号を入力する入力トランジスタを有し、
前記ローサイドスイッチは、前記ハイサイドスイッチと前記低電位電源線との間に接続され、前記ハイサイドスイッチの状態に応じてオンまたはオフに切り替わる出力トランジスタを有し、
前記入出力間レベル差が第1のレベル差のときの前記ハイサイドスイッチのオン抵抗と前記ローサイドスイッチのオン抵抗との比は、前記第1のレベル差よりも低い第2のレベル差のときの前記ハイサイドスイッチのオン抵抗と前記ローサイドスイッチのオン抵抗のとの比よりも小さく設定されることを特徴とする請求項1または7に記載のレベルシフト回路。 - 前記ハイサイドスイッチは、前記入力トランジスタと直列に接続された直列トランジスタをさらに有し、
前記第1のレベル差のときの前記直列トランジスタのオン抵抗は、前記第2のレベル差のときの前記直列トランジスタのオン抵抗よりも小さく設定されることを特徴とする請求項7または8に記載のレベルシフト回路。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2010208298A JP2012065185A (ja) | 2010-09-16 | 2010-09-16 | レベルシフト回路 |
US13/052,324 US20120068755A1 (en) | 2010-09-16 | 2011-03-21 | Level shifter |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2010208298A JP2012065185A (ja) | 2010-09-16 | 2010-09-16 | レベルシフト回路 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2012065185A true JP2012065185A (ja) | 2012-03-29 |
Family
ID=45817197
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2010208298A Pending JP2012065185A (ja) | 2010-09-16 | 2010-09-16 | レベルシフト回路 |
Country Status (2)
Country | Link |
---|---|
US (1) | US20120068755A1 (ja) |
JP (1) | JP2012065185A (ja) |
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