JP5290015B2 - バッファ回路 - Google Patents

Description

本発明は、バッファ回路に関し、例えば汎用論理出力回路において、２以上の異なる高電圧レベルの信号出力を可能とするトレラントバッファ回路に関する。

ＬＳＩ（Large Scale Integration）の微細化による小型化、高機能化が進む中、様々なポータブル機器が実現している。それらの多くは、リチウムイオン（Ｌｉ＋）電池を用いて動作することが求められている。このようなポータブル機器において電源制御を担うシステム電源ＬＳＩは、数多くの周辺ＬＳＩに対し、電源供給のための制御信号を供給する必要がある。

このため、システム電源ＬＳＩには、周辺ＬＳＩの様々な電圧レベルに応じた論理を出力するトレラントバッファが必要となる。近年の電源電圧の低下に伴い、その電源電圧範囲は広がってきている。

図８は、本発明の課題を説明するためのトレラントバッファ回路の回路図である。このトレラントバッファ回路では、ＬＳＩ内部の制御信号Ｓ１、Ｓ２が入力され、ＬＳＩ外部への出力信号Ｓ３が出力される。ここで、制御信号Ｓ１は出力信号Ｓ３から高電圧（Ｈ：Ｈｉｇｈ）レベルを出力する際の出力レベルを選択する信号である。また、制御信号Ｓ２は出力信号Ｓ３の出力論理を制御する信号である。電源電圧ＶＤＤＨ及び電源電圧ＶＤＤＬは出力信号Ｓ３からＨレベルを出力する際の信号レベルである。ここで、電源電圧ＶＤＤＨは電源電圧ＶＤＤＬよりも高いレベルである。

トレラントバッファ回路は、電源電圧ＶＤＤＨレベルで制御されるインバータ回路Ｐ４、Ｐ８、電源電圧ＶＤＤＨレベルで制御されるＮＡＮＤ回路Ｐ５、Ｐ６、電源電圧ＶＤＤＨとＶＤＤＬとの間のレベルシフタ回路Ｐ７、ＰＭＯＳトランジスタＭ１０９、Ｍ１１１、ＮＭＯＳトランジスタＭ１１０を備えている。

制御信号Ｓ２が低電圧（Ｌ：Ｌｏｗ）レベルの場合、制御信号Ｓ１の論理に関係なく出力信号Ｓ３はＬとなる。制御信号Ｓ２がＨ、制御信号Ｓ１がＨの場合、出力信号Ｓ３は電源電圧ＶＤＤＨレベルとなる。一方、制御信号Ｓ２がＨ、制御信号Ｓ１がＬの場合、出力信号Ｓ３は電源電圧ＶＤＤＬレベルとなる。

制御信号Ｓ１、Ｓ２がＨの場合、出力信号Ｓ３は電源電圧ＶＤＤＨレベルとなるため、ＰＭＯＳトランジスタＭ１０９のバックゲートを電源電圧ＶＤＤＨと等しいレベルにする必要がある。そのため、ＰＭＯＳトランジスタＭ１０９のバックゲートには、電源電圧ＶＤＤＨが与えられている。なお、図６と同様のトレラントバッファ回路が特許文献１に開示されている。

特開平３−１８５９２３号公報

しかしながら、ＰＭＯＳトランジスタＭ１０９が、電源電圧ＶＤＤＨレベルで動作できる耐圧を有し、かつ、電源電圧ＶＤＤＬレベルでゲート制御できるという条件を同時に満たすのは困難であるという問題があった。

ここで、ＰＭＯＳトランジスタＭ１０９が電源電圧ＶＤＤＨレベルで動作できる耐圧を有していないと、制御信号Ｓ１、Ｓ２がＨの場合、出力信号Ｓ３が電源電圧ＶＤＤＨレベルとなる。そのため、ＰＭＯＳトランジスタＭ１０９に電源電圧ＶＤＤＨレベルが印加され、耐圧不足となる。一方、ＰＭＯＳトランジスタＭ１０９が電源電圧ＶＤＤＬレベルでゲート制御できなければ、制御信号Ｓ１がＬ、制御信号Ｓ２がＨの場合、ＰＭＯＳトランジスタＭ１０９がオンできない。そのため、出力信号Ｓ３として電源電圧ＶＤＤＬレベルを出力することができない。

本発明に係るバッファ回路は、
低電圧と高電圧とを相反する論理信号として出力し、前記高電圧として、第１の高電圧と、前記第１の高電圧よりも高電圧の第２の高電圧とを出力可能なバッファ回路であって、
論理制御回路と、
前記第１の高電圧を与える電源と出力端子との間に設けられ、ゲートに前記論理制御回路から出力された前記第１の高電圧レベルの制御信号が入力され、バックゲートに前記第１の高電圧が与えられた第１のＭＯＳトランジスタと、
前記第２の高電圧を与える電源と前記出力端子との間に設けられ、ゲートに前記論理制御回路から出力された前記第２の高電圧レベルの制御信号が入力され、バックゲートに前記第２の高電圧が与えられた第２のＭＯＳトランジスタと、
前記第１のＭＯＳトランジスタと前記出力端子との間に設けられ、前記第２の高電圧レベルの制御信号によりオンオフが制御される第１のスイッチ回路と、を備えたものである。

第１のＭＯＳトランジスタと出力端子との間に、前記第２の高電圧レベルの制御信号によりオンオフが制御される第１のスイッチ回路を備えるため、第１の高電圧レベルでゲート制御可能な第１のＭＯＳトランジスタのバックゲートに第１の高電圧を与えることができる。そのため、低電圧と高電圧とを相反する論理信号として出力し、前記高電圧として、異なる２以上の電圧を出力可能であって、安定して動作するバッファ回路を提供することができる。

本発明によれば、低電圧と高電圧とを相反する論理信号として出力し、前記高電圧として、異なる２以上の電圧を出力可能であって、安定して動作するバッファ回路を提供することができる。

本発明の第１の実施の形態に係るトレラントバッファ回路の回路図である。 図１のトレラントバッファ回路の詳細な回路図である。 トランジスタのゲート・ソース電圧に対するドレイン電流の変化を示すＶｇｓ−Ｉｄ特性図である。 本発明の第２の実施の形態に係るトレラントバッファ回路の回路図である。 本発明の第３の実施の形態に係るトレラントバッファ回路の回路図である。 トランジスタのソース電圧に対するドレイン・ソース間抵抗の変化を示すＶｓ−Ｒｏｎ特性図である。 本発明の第４の実施の形態に係るトレラントバッファ回路の回路図である。 本発明の課題を説明するためのトレラントバッファ回路の回路図である。

以下、本発明を適用した具体的な実施の形態について、図面を参照しながら詳細に説明する。ただし、本発明が以下の実施の形態に限定される訳ではない。また、説明を明確にするため、以下の記載及び図面は、適宜、簡略化されている。

（実施の形態１）
図１は、本発明の第１の実施の形態に係るトレラントバッファ回路の回路図である。図２は、図１のトレラントバッファ回路の詳細な回路図である。図１、２に示すように、このトレラントバッファ回路は、ＬＳＩに設けられている。このトレラントバッファ回路には、ＬＳＩ内部の制御信号Ｓ１、Ｓ２が入力され、ＬＳＩ外部への出力信号Ｓ３が出力される。ここで、制御信号Ｓ１は出力信号Ｓ３から高電圧（Ｈ：Ｈｉｇｈ）レベルを出力する際の出力レベルを選択する信号である。また、制御信号Ｓ２は出力信号Ｓ３の出力論理（Ｈ又はＬ）を制御する信号である。第１の電源電圧ＶＤＤＬ及び第２の電源電圧ＶＤＤＨは出力信号Ｓ３からＨレベルを出力する際の信号レベルである。ここで、電源電圧ＶＤＤＨは電源電圧ＶＤＤＬよりも高いレベルである。

図１に示すように、本実施の形態に係るトレラントバッファ回路は、論理制御回路Ｐ１５、ＶＤＤＬレベルでゲート制御可能なＰＭＯＳトランジスタＭ９（例えば第１のトランジスタ）、ＶＤＤＨレベル以上の耐圧を有するＮＭＯＳトランジスタＭ１０（例えば第３のトランジスタ）、Ｍ１４、ＶＤＤＨレベル以上の耐圧を有するＰＭＯＳトランジスタＭ１１（例えば第２のトランジスタ）、Ｍ１３を備えている。

ここで、図２に示すように、論理制御回路Ｐ１５は、電源電圧ＶＤＤＨレベルで制御されるインバータ回路Ｐ４、Ｐ８、Ｐ１４、ＶＤＤＨレベルで制御されたＮＡＮＤ回路Ｐ５、Ｐ６、電源電圧ＶＤＤＨからＶＤＤＬへのレベルシフタ回路Ｐ７を備えている。

制御信号Ｓ１は、ＮＡＮＤ回路Ｐ６の一方の入力端子に入力されるとともに、インバータ回路Ｐ４を介してＮＡＮＤ回路Ｐ５の一方の入力端子に入力される。制御信号Ｓ２は、ＮＡＮＤ回路Ｐ５及びＰ６の他方の入力端子に入力されるとともに、インバータ回路Ｐ８を介してＮＭＯＳトランジスタＭ１０のゲートに入力される。

ＮＡＮＤ回路Ｐ５からの出力信号は、レベルシフタ回路Ｐ７に入力され、電源電圧ＶＤＤＨからＶＤＤＬへ信号レベルが切り替えられる。そして、レベルシフタ回路Ｐ７からの出力信号がＰＭＯＳトランジスタＭ９のゲートに入力される。また、ＮＡＮＤ回路Ｐ５からの出力信号は、インバータ回路Ｐ１２を介してＮＭＯＳトランジスタＭ１４のゲートに入力される。さらに、ＮＡＮＤ回路Ｐ５からの出力信号は、ＰＭＯＳトランジスタＭ１３のゲートに入力される。一方、ＮＡＮＤ回路Ｐ６からの出力信号は、ＰＭＯＳトランジスタＭ１１のゲートに入力される。

図１、２に示すように、ＮＭＯＳトランジスタＭ１０のソース及びバックゲートには接地電圧ＧＮＤが与えられている。ＮＭＯＳトランジスタＭ１０のドレインは、ＰＭＯＳトランジスタＭ１１、Ｍ１３のドレイン、ＮＭＯＳトランジスタＭ１４のソースに接続されている。また、この接続ノードが出力端子に接続され、出力端子から出力信号Ｓ３が出力される。

ここで、ＰＭＯＳトランジスタＭ１３とＮＭＯＳトランジスタＭ１４とは並列に接続されている。そして、ＰＭＯＳトランジスタＭ１３のソース及びＮＭＯＳトランジスタＭ１４のドレインが、ＰＭＯＳトランジスタＭ９のドレインに共通に接続されている。なお、ＰＭＯＳトランジスタＭ１３のバックゲートには電源電圧ＶＤＤＨが与えられ、ＮＭＯＳトランジスタＭ１４のバックゲートには接地電圧ＧＮＤが与えられている。

上述の通り、ＰＭＯＳトランジスタＭ１３のゲートにはＮＡＮＤ回路Ｐ５からの出力信号が、ＮＭＯＳトランジスタＭ１４のゲートにはＮＡＮＤ回路Ｐ５からの反転出力信号が与えられる。すなわち、図２に示すように、並列に接続されたＰＭＯＳトランジスタＭ１３とＮＭＯＳトランジスタＭ１４とは、ＮＭＯＳトランジスタＭ１０とＰＭＯＳトランジスタＭ９との間に設けられたスイッチ回路ＳＷ１（例えば第１のスイッチ回路）を構成している。そして、このスイッチ回路ＳＷ１は、ＰＭＯＳトランジスタＭ９がオンの場合、オンとなり、ＰＭＯＳトランジスタＭ９がオフの場合、オフとなる。

ＰＭＯＳトランジスタＭ９のソース及びバックゲートには電源電圧ＶＤＤＬが与えられている。図８のＰＭＯＳトランジスタＭ１０９のバックゲートには、電源電圧ＶＤＤＨが与えられていた。しかしながら、本実施の形態に係るトレラントバッファ回路では、スイッチ回路ＳＷ１が設けられているため、ＰＭＯＳトランジスタＭ９のバックゲートに電源電圧ＶＤＤＨを与える必要がない。従って、ＰＭＯＳトランジスタＭ９には、電源電圧ＶＤＤＨレベルまでの耐圧は必要ない。一方、ＰＭＯＳトランジスタＭ１１のソース及びバックゲートには電源電圧ＶＤＤＨが与えられている。

図３は、トランジスタのゲート・ソース電圧Ｖｇｓに対するドレイン電流Ｉｄの変化を示すＶｇｓ−Ｉｄ特性図である。低レベル耐性のトランジスタ及び高レベル耐性のトランジスタについて比較して示している。本実施の形態に係るトレラントバッファ回路では、ＰＭＯＳトランジスタＭ９は、図３の低レベル耐圧トランジスタであって、電源電圧ＶＤＤＬレベルでもゲート制御できるものである。一方、ＰＭＯＳトランジスタＭ１１、Ｍ１３及びＮＭＯＳトランジスタＭ１０、Ｍ１４は、図３の高レベル耐圧トランジスタであって、電源電圧ＶＤＤＬレベルではゲート制御できないものである。

以上説明したとおり、本実施の形態に係るトレラントバッファ回路では、ＰＭＯＳトランジスタＭ９のソースに電源電圧ＶＤＤＨが印加されないように、出力端子とＰＭＯＳトランジスタＭ９のソースとの間に、スイッチ回路ＳＷ１が設けられている。そのため、ＰＭＯＳトランジスタＭ９のバックゲートに電源電圧ＶＤＤＨでなくＶＤＤＬを与えることができる。従って、ＰＭＯＳトランジスタＭ９として、低レベルの耐圧を有し、電源電圧ＶＤＤＬレベルでもゲート制御できるトランジスタを用いることができる。このような構成により、高電圧レベルと低電圧レベルとの電圧差が異なる２以上のデジタル信号を出力可能であって、かつ、安定して動作するバッファ回路を提供することができる。

次に動作について説明する。
制御信号Ｓ２がＬの場合、制御信号Ｓ１の論理に関係なく、ＮＭＯＳトランジスタＭ１０がオン、ＰＭＯＳトランジスタＭ９及びＭ１１がオフとなるため、出力信号Ｓ３はＬとなる。

制御信号Ｓ２がＨ、制御信号Ｓ１がＨの場合、ＮＭＯＳトランジスタＭ１０がオフ、ＰＭＯＳトランジスタＭ９がオフ、Ｍ１１がオンとなるため、出力信号Ｓ３は電源電圧ＶＤＤＨレベルとなる。ここで、スイッチ回路ＳＷ１がオフであるため、ＰＭＯＳトランジスタＭ９のソースに電源電圧ＶＤＤＨが印加されることがない。そのため、ＰＭＯＳトランジスタＭ９として、電源電圧ＶＤＤＬレベルすなわち低レベルの耐圧を有し、電源電圧ＶＤＤＬレベルでもゲート制御できるトランジスタを用いることができる。

この場合、スイッチ回路ＳＷ１を構成するＰＭＯＳトランジスタＭ１３のドレイン及びＮＭＯＳトランジスタＭ１４のソースには電源電圧ＶＤＤＨが印加される。しかしながら、ＰＭＯＳトランジスタＭ１３及びＮＭＯＳトランジスタＭ１４は電源電圧ＶＤＤＨレベルすなわち高レベルの耐圧を有するため問題ない。

制御信号Ｓ２がＨ、制御信号Ｓ１がＬの場合、ＮＭＯＳトランジスタＭ１０がオフ、ＰＭＯＳトランジスタＭ９がオン、Ｍ１１がオフとなり、かつ、スイッチ回路ＳＷ１がオンとなるため、出力信号Ｓ３は電源電圧ＶＤＤＬレベルとなる。ここで、ＰＭＯＳトランジスタＭ９は、電源電圧ＶＤＤＬレベルでゲート制御可能であるため、問題なくオンとなる。一方、ＰＭＯＳトランジスタＭ１３及びＮＭＯＳトランジスタＭ１４は電源電圧ＶＤＤＬレベルでは制御できないが、電源電圧ＶＤＤＨレベルで制御されるため、問題ない。

（実施の形態２）
次に、図４を参照して本発明の第２の実施の形態について説明する。図４は実施の形態２に係るトレラントバッファ回路の回路図である。図４のトレラントバッファ回路でも、ＬＳＩ内部の制御信号Ｓ１、Ｓ２が入力され、ＬＳＩ外部への出力信号Ｓ３が出力される。ここで、制御信号Ｓ１は出力信号Ｓ３からＨレベルを出力する際の出力レベルを選択するバス信号である。また、制御信号Ｓ２は出力信号Ｓ３の出力論理を制御する信号である。

図１のトレラントバッファ回路で出力可能であった電源電圧ＶＤＤＬ、ＶＤＤＨに加え、第３の電源電圧ＶＤＤＭの信号も出力可能である。ここで、電源電圧ＶＤＤＭは、電源電圧ＶＤＤＨとＶＤＤＬとの間の電圧である。そのため、図１のトレラントバッファ回路に対し、ＰＭＯＮトランジスタＭ１６（例えば第４のトランジスタ）及びスイッチ回路ＳＷ２（例えば第２のスイッチ回路）が付加されている。その他の構成は、図２と同様であるため、適宜説明を省略する。

図４に示すように、ＮＭＯＳトランジスタＭ１０のソース及びバックゲートには接地電圧ＧＮＤが与えられている。ＮＭＯＳトランジスタＭ１０のドレインは、ＰＭＯＳトランジスタＭ１７のドレイン、ＮＭＯＳトランジスタＭ１８のソースにも接続されている。また、この接続ノードから出力信号Ｓ３が出力される。

ここで、ＰＭＯＳトランジスタＭ１７とＮＭＯＳトランジスタＭ１８とは並列に接続されている。そして、ＰＭＯＳトランジスタＭ１７のソース及びＮＭＯＳトランジスタＭ１８のドレインが、ＰＭＯＳトランジスタＭ１６のドレインに共通に接続されている。なお、ＰＭＯＳトランジスタＭ１７のバックゲートには電源電圧ＶＤＤＨが与えられ、ＮＭＯＳトランジスタＭ１８のバックゲートには接地電圧ＧＮＤが与えられている。

図４に示すように、並列に接続されたＰＭＯＳトランジスタＭ１７とＮＭＯＳトランジスタＭ１８とは、ＮＭＯＳトランジスタＭ１０とＰＭＯＳトランジスタＭ１６との間に設けられたスイッチ回路ＳＷ２を構成している。そして、このスイッチ回路ＳＷ２は、ＰＭＯＳトランジスタＭ１６がオンの場合、オンとなり、ＰＭＯＳトランジスタＭ１６がオフの場合、オフとなる。

ＰＭＯＳトランジスタＭ１６のソース及びバックゲートには電源電圧ＶＤＤＭが与えられている。本実施の形態に係るトレラントバッファ回路でも、スイッチ回路ＳＷ２が設けられているため、ＰＭＯＳトランジスタＭ１６のバックゲートに電源電圧ＶＤＤＨを与える必要がない。従って、ＰＭＯＳトランジスタＭ１６には、電源電圧ＶＤＤＨレベルまでの耐圧は必要ない。

本実施の形態に係るトレラントバッファ回路では、ＰＭＯＳトランジスタＭ１６は、電源電圧ＶＤＤＨレベルまでの耐圧は有さず、かつ、電源電圧ＶＤＤＭレベルでゲート制御できるものである。一方、ＰＭＯＳトランジスタＭ１７及びＮＭＯＳトランジスタＭ１８は、図３の高レベル耐圧トランジスタであって、電源電圧ＶＤＤＭレベルではゲート制御できないものである。

以上説明したとおり、本実施の形態に係るトレラントバッファ回路でも、ＰＭＯＳトランジスタＭ１６のソースに電源電圧ＶＤＤＨが印加されないように、スイッチ回路ＳＷ２が設けられている。そのため、ＰＭＯＳトランジスタＭ１６のバックゲートに電源電圧ＶＤＤＨでなくＶＤＤＭを与えることができる。従って、ＰＭＯＳトランジスタＭ１６として、電源電圧ＶＤＤＭレベルの耐圧を有し、電源電圧ＶＤＤＭレベルでもゲート制御できるトランジスタを用いることができる。このような構成により、３つの異なる高電圧レベルの信号を出力可能であって、かつ、安定して動作するバッファ回路を提供することができる。

次に動作について説明する。
制御信号Ｓ２がＬの場合、制御信号Ｓ１の論理に関係なく、ＮＭＯＳトランジスタＭ１０がオン、図４におけるその他のトランジスタが全てオフとなるため、出力信号Ｓ３はＬとなる。

制御信号Ｓ２がＨの場合、バス制御信号Ｓ１に応じて、出力信号Ｓ３は電源電圧ＶＤＤＨ、ＶＤＤＭ、ＶＤＤＬのいずれかのレベルとなる。ＰＭＯＳトランジスタＭ１１がオン、図４におけるその他のトランジスタが全てオフとなれば、出力信号Ｓ３は電源電圧ＶＤＤＨレベルとなる。ここで、スイッチ回路ＳＷ１、ＳＷ２がオフであるため、ＰＭＯＳトランジスタＭ９、Ｍ１６のソースに電源電圧ＶＤＤＨが印加されることがない。

この場合、スイッチ回路ＳＷ２を構成するＰＭＯＳトランジスタＭ１７のドレイン及びＮＭＯＳトランジスタＭ１８のソースには電源電圧ＶＤＤＨが印加される。しかしながら、ＰＭＯＳトランジスタＭ１７及びＮＭＯＳトランジスタＭ１８は電源電圧ＶＤＤＨレベルすなわち高レベルの耐圧を有するため問題ない。実施の形態１において述べた通り、スイッチ回路ＳＷ１についても同様である。

ＰＭＯＳトランジスタＭ９及びスイッチ回路ＳＷ１がオン、図４におけるその他のトランジスタが全てオフとなれば、出力信号Ｓ３は電源電圧ＶＤＤＬレベルとなる。また、ＰＭＯＳトランジスタＭ１６及びスイッチ回路ＳＷ２がオン、図４におけるその他のトランジスタが全てオフとなれば、出力信号Ｓ３は電源電圧ＶＤＤＭレベルとなる。

（実施の形態３）
次に、図５を参照して本発明の第３の実施の形態について説明する。図５は実施の形態３に係るトレラントバッファ回路の回路図である。ここで、図５のトレラントバッファ回路は、図１のトレラントバッファ回路からＮＭＯＳトランジスタＭ１４が削除されたものである。その他の構成は、図１と同様であるため、説明を省略する。

ここで、図６は、トランジスタのソース電圧Ｖｓに対するドレイン・ソース間抵抗Ｒｏｎの変化を示すＶｓ−Ｒｏｎ特性図である。ＰＭＯＳトランジスタ及びＮＭＯＳトランジスタについて比較して示している。ＰＭＯＳトランジスタＭ１３は、バックゲートに電源電圧ＶＤＤＨが常時与えられ、ゲートに電源電圧ＶＤＤＨ又は接地電圧ＧＮＤの制御信号が与えられる。ソース電圧Ｖｓを電源電圧ＶＤＤＬとした場合に、図６においてドレイン・ソース間抵抗Ｒｏｎが十分に低くなる領域でＰＭＯＳトランジスタＭ１３を使用できれば、実施の形態１からＮＭＯＳトランジスタＭ１４を削除しても、実施の形態１と同様の効果を奏することができる。ＮＭＯＳトランジスタＭ１４の削除により、回路を簡略化、小型化することができる。

（実施の形態４）
次に、図７を参照して本発明の第４の実施の形態について説明する。図７は実施の形態４に係るトレラントバッファ回路の回路図である。ここで、図７のトレラントバッファ回路は、図１のトレラントバッファ回路からＰＭＯＳトランジスタＭ１３が削除されたものである。その他の構成は、図１と同様であるため、説明を省略する。

ＮＭＯＳトランジスタＭ１４は、バックゲートに接地電圧ＧＮＤが常時与えられ、ゲートに電源電圧ＶＤＤＨ又は接地電圧ＧＮＤの制御信号が与えられる。ソース電圧Ｖｓを電源電圧ＶＤＤＬとした場合に、図６においてドレイン・ソース間抵抗Ｒｏｎが十分に低くなる領域でＮＭＯＳトランジスタＭ１４を使用できれば、実施の形態１からＰＭＯＳトランジスタＭ１３を削除しても、実施の形態１と同様の効果を奏することができる。ＰＭＯＳトランジスタＭ１３の削除により、回路を簡略化、小型化することができる。

ＬＳＩ ＬＳＩ
Ｍ９、Ｍ１６ ＰＭＯＳトランジスタ
Ｍ１０、Ｍ１４、Ｍ１８ ＮＭＯＳトランジスタ
Ｍ１１、Ｍ１３、Ｍ１７ ＰＭＯＳトランジスタ
Ｐ１５ 論理制御回路
Ｐ４、Ｐ８、Ｐ１２ インバータ回路
Ｐ５、Ｐ６ ＮＡＮＤ回路
Ｐ７ レベルシフタ回路
ＳＷ１、ＳＷ２ スイッチ回路

Claims (7)

1. 低電圧と高電圧とを相反する論理信号として出力し、前記高電圧として、第１の高電圧と、前記第１の高電圧よりも高電圧の第２の高電圧とを出力可能なバッファ回路であって、
   論理制御回路と、
   前記第１の高電圧を与える電源と出力端子との間に設けられ、ゲートに前記論理制御回路から出力された前記第１の高電圧レベルの制御信号が入力され、バックゲートに前記第１の高電圧が与えられた第１のＭＯＳトランジスタと、
   前記第２の高電圧を与える電源と前記出力端子との間に設けられ、ゲートに前記論理制御回路から出力された前記第２の高電圧レベルの制御信号が入力され、バックゲートに前記第２の高電圧が与えられた第２のＭＯＳトランジスタと、
   前記第１のＭＯＳトランジスタと前記出力端子との間に設けられ、前記第２の高電圧レベルの制御信号によりオンオフが制御される第１のスイッチ回路と、を備え、
   前記第１のスイッチ回路はＭＯＳトランジスタを有し、当該ＭＯＳトランジスタの耐圧は前記第１のＭＯＳトランジスタの耐圧よりも高いバッファ回路。
2. 前記低電圧を与える電源と前記出力端子との間に設けられ、ゲートに前記論理制御回路から出力された前記第２の高電圧レベルの制御信号が入力される第３のＭＯＳトランジスタを更に備えることを特徴とする請求項１に記載のバッファ回路。
3. 前記第１のスイッチ回路は、前記第１のＭＯＳトランジスタがオンの場合オンとなり、前記第１のＭＯＳトランジスタがオフの場合オフとなることを特徴とする請求項１又は２に記載のバッファ回路。
4. 前記第１のスイッチ回路が、前記ＭＯＳトランジスタとして、互いに並列に接続されたＰＭＯＳトランジスタとＮＭＯＳトランジスタとを有し、
   当該ＰＭＯＳトランジスタ及びＮＭＯＳトランジスタは前記第１のＭＯＳトランジスタがオンの場合に共にオンとなり、前記第１のＭＯＳトランジスタがオフの場合に共にオフとなり、
   当該ＰＭＯＳトランジスタ及びＮＭＯＳトランジスタの耐圧は前記第１のＭＯＳトランジスタの耐圧よりも高いことを特徴とする請求項１〜３のいずれか一項に記載のバッファ回路。
5. 前記第１のスイッチ回路が、前記ＭＯＳトランジスタとして、ＰＭＯＳトランジスタのみを有し、当該ＰＭＯＳトランジスタの耐圧は前記第１のＭＯＳトランジスタの耐圧よりも高いことを特徴とする請求項１〜３のいずれか一項に記載のバッファ回路。
6. 前記第１のスイッチ回路が、前記ＭＯＳトランジスタとして、ＮＭＯＳトランジスタのみを有し、当該ＮＭＯＳトランジスタの耐圧は前記第１のＭＯＳトランジスタの耐圧よりも高いことを特徴とする請求項１〜３のいずれか一項に記載のバッファ回路。
7. 前記高電圧として、前記第１の高電圧と前記第２の高電圧との間の第３の高電圧を出力可能であって、
   前記第３の高電圧を与える電源と前記出力端子との間に設けられ、ゲートに前記論理制御回路から出力された前記第３の高電圧レベルの制御信号が入力され、バックゲートに前記第３の高電圧が与えられた第４のＭＯＳトランジスタと、
   前記第４のＭＯＳトランジスタと前記出力端子との間に設けられ、前記第２の高電圧レベルの制御信号によりオンオフが制御される第２のスイッチ回路と、を更に備える請求項１〜６のいずれか一項に記載のバッファ回路。

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