JP2014107771A

JP2014107771A - トライステート制御回路

Info

Publication number: JP2014107771A
Application number: JP2012260565A
Authority: JP
Inventors: Yasunori Tanaka; 康規田中; Masao Ueno; 正雄上野
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 2012-11-29
Filing date: 2012-11-29
Publication date: 2014-06-09

Abstract

【課題】少ないトランジスタ個数で回路を構成することのできるトライステート制御回路を提供する。
【解決手段】実施形態のトライステート制御回路１は、ＰＭＯＳトランジスタＰ１は、ゲート端子へデータ信号Ａが入力され、ドレイン端子から出力ＰＭＯＳトランジスタＭＰを制御する制御信号ＣＴＰが出力される。ＮＭＯＳトランジスタＮ１は、ゲート端子へデータ信号Ａが入力され、ドレイン端子から出力ＮＭＯＳトランジスタＭＮを制御する制御信号ＣＴＮが出力される。スイッチＳＷ１は、ＰＭＯＳトランジスタＰ１とＮＭＯＳトランジスタＮ１のドレイン端子間に接続され、スイッチＳＷ２は、ＰＭＯＳトランジスタＰ１のドレイン端子と電源電圧線との間、スイッチＳＷ３は、ＮＭＯＳトランジスタＮ１のドレイン端子と接地電位線との間に接続され、スイッチＳＷ１、ＳＷ２、ＳＷ３のオン／オフが、トライステート制御用のイネーブル信号ＥＮにより制御される。
【選択図】図１

Description

本発明の実施形態は、トライステート制御回路に関する。

従来、例えばＣＭＯＳ回路のトライステート出力を制御する場合、データ信号とイネーブル信号を入力とする、ＮＡＮＤゲートでＰＭＯＳトランジスタを制御し、ＮＯＲゲートでＮＭＯＳトランジスタを制御するトライステート制御回路が用いられている。

このとき、異なる電源電圧間でトライステート出力を行う場合は、レベルシフト回路でデータ信号およびイネーブル信号をレベルシフトした上でトライステート制御回路へ入力することが行われる。

上述のＮＡＮＤゲートとＮＯＲゲートを用いるトライステート制御回路の場合、それぞれのゲートが４個のトランジスタで構成されるため、合計８個のトランジスタが必要となる。

また、レベルシフト回路を例えば２個のインバータのたすき掛け回路とする場合、１つのレベルシフト回路に４個のトランジスタが必要となり、データ信号、イネーブル信号、合わせて８個のトランジスタが必要となる。したがって、異なる電源電圧間でトライステート出力を行う場合、レベルシフト回路とトライステート制御回路を合計して少なくとも１６個のトランジスタが必要となる。

近年、データ信号の多ビット化に伴い、１つのＬＳＩに搭載されるトライステート制御回路の数も格段に多くなっている。したがって、トライステート制御回路に形成に必要なチップ面積も増大する傾向にある。チップ面積が増大すると、ＬＳＩの製造コストが上昇するという問題が発生する。そのため、トライステート制御回路の形成に必要なトランジスタの個数の削減が望まれている。

特開２００６−２７０１３２号公報

本発明が解決しようとする課題は、少ないトランジスタ個数で回路を構成することのできるトライステート制御回路を提供することにある。

実施形態のトライステート制御回路は、高レベル出力を駆動する出力ＰＭＯＳトランジスタおよび低レベル出力を駆動する出力ＮＭＯＳトランジスタの導通を制御する。ＰＭＯＳトランジスタは、ソース端子が電源電圧線に接続され、ゲート端子へデータ信号が入力され、ドレイン端子から前記出力ＰＭＯＳトランジスタの導通を制御する第１の制御信号が出力される。ＮＭＯＳトランジスタは、ソース端子が接地電位線に接続され、ゲート端子へ前記データ信号が入力され、ドレイン端子から前記出力ＮＭＯＳトランジスタの導通を制御する第２の制御信号が出力される。第１のスイッチは、前記ＰＭＯＳトランジスタの前記ドレイン端子と前記ＮＭＯＳトランジスタの前記ドレイン端子との間に接続され、第２のスイッチは、前記ＰＭＯＳトランジスタの前記ドレイン端子と前記電源電圧線との間に接続され、第３のスイッチは、前記ＮＭＯＳトランジスタの前記ドレイン端子と前記接地電位線との間に接続され、前記第１のスイッチ、前記第２のスイッチおよび前記第３のスイッチのオン／オフが、トライステート制御用のイネーブル信号により制御される。

第１の実施の形態のトライステート制御回路の構成の例を示す回路図。第１の実施の形態のトライステート制御回路のスイッチをＭＯＳトランジスタとしたときの構成の例を示す回路図。第２の実施の形態のトライステート制御回路の構成の例を示す回路図。第２の実施の形態のトライステート制御回路のスイッチをＭＯＳトランジスタとしたときの構成の例を示す回路図。

以下、本発明の実施の形態について図面を参照して説明する。なお、図中、同一または相当部分には同一の符号を付して、その説明は繰り返さない。

（第１の実施形態）
図１は、第１の実施の形態のトライステート制御回路の構成の例を示す回路図である。本実施形態のトライステート制御回路１は、高レベル出力を駆動する出力ＰＭＯＳトランジスタＭＰおよび低レベル出力を駆動する出力ＮＭＯＳトランジスタＭＮの導通を制御するトライステート制御回路である。

本実施形態のトライステート制御回路１は、ソース端子が電源電圧線ＶＤＤに接続され、ゲート端子へデータ信号Ａが入力され、ドレイン端子から出力ＰＭＯＳトランジスタＭＰの導通を制御する制御信号ＣＴＰが出力されるＰＭＯＳトランジスタＰ１と、ソース端子が接地電位線に接続され、ゲート端子へデータ信号Ａが入力され、ドレイン端子から出力ＮＭＯＳトランジスタＭＮの導通を制御する制御信号ＣＴＮが出力されるＮＭＯＳトランジスタＮ１と、ＰＭＯＳトランジスタＰ１のドレイン端子とＮＭＯＳトランジスタＮ１のドレイン端子との間に接続されたスイッチＳＷ１と、ＰＭＯＳトランジスタＰ１のドレイン端子と電源電圧線ＶＤＤとの間に接続されたスイッチＳＷ２と、ＮＭＯＳトランジスタＮ１のドレイン端子と接地電位線との間に接続されたスイッチＳＷ３と、を備えており、スイッチＳＷ１、スイッチＳＷ２およびスイッチＳＷ３のオン／オフが、トライステート制御用のイネーブル信号ＥＮにより制御される。

ここで、スイッチＳＷ１と、スイッチＳＷ２およびスイッチＳＷ３とは、互いに相補的にオン／オフするように制御される。そのために、本実施形態では、イネーブル信号ＥＮのレベルを反転させて、反転イネーブル信号ＥＮＮを出力するインバータＩＶ１が設けられている。

ここでは、スイッチＳＷ１は、イネーブル信号ＥＮでオン／オフ制御され、スイッチＳＷ２およびスイッチＳＷ３は、反転イネーブル信号ＥＮＮでオン／オフ制御される。

本実施形態では、イネーブル信号ＥＮがアクティブであるときは、スイッチＳＷ１がオンするとともに、スイッチＳＷ２およびスイッチＳＷ３がオフし、イネーブル信号ＥＮが非アクティブであるときは、スイッチＳＷ１がオフするとともに、スイッチＳＷ２およびスイッチＳＷ３がオンする。

次に、本実施形態のトライステート制御回路１の動作を、イネーブル信号ＥＮがアクティブであるときと非アクティブであるときとに分けて説明する。

イネーブル信号ＥＮがアクティブであるときは、スイッチＳＷ１がオンするとともに、スイッチＳＷ２およびスイッチＳＷ３がオフする。

この場合、スイッチＳＷ１がオンしているため、ＰＭＯＳトランジスタＰ１のドレイン端子とＮＭＯＳトランジスタＮ１のドレイン端子とが接続される。これにより、ＰＭＯＳトランジスタＰ１とＮＭＯＳトランジスタＮ１によるインバータが形成される。

そのため、制御信号ＣＴＰ、制御信号ＣＴＮは、ともに、このインバータの出力信号となり、このインバータの入力信号であるデータ信号Ａの反転信号となる。

したがって、出力ＰＭＯＳトランジスタＭＰおよび出力ＮＭＯＳトランジスタＭＮは、ともにデータ信号Ａの反転信号により導通が制御されることになり、出力信号ＯＵＴは、データ信号Ａと同相の信号となる。

一方、イネーブル信号ＥＮが非アクティブであるときは、スイッチＳＷ１がオフするとともに、スイッチＳＷ２およびスイッチＳＷ３がオンする。

この場合、スイッチＳＷ２がオンしているため、制御信号ＣＴＰは、電源電圧ＶＤＤへプルアップされ、データ信号Ａの信号レベルに関わりなく、Ｈ（ハイ）レベルとなる。

また、スイッチＳＷ３がオンしているため、制御信号ＣＴＮは、接地電位へプルダウンされ、データ信号Ａの信号レベルに関わりなく、Ｌ（ロー）レベルとなる。

したがって、出力ＰＭＯＳトランジスタＭＰおよび出力ＮＭＯＳトランジスタＭＮは、ともに非導通となり、出力信号ＯＵＴは、ハイインピーダンス状態となる。

図２は、図１のスイッチＳＷ１〜スイッチＳＷ３にＭＯＳトランジスタを用いたときの回路構成例である。

図２に示すトライステート制御回路１Ａでは、スイッチＳＷ１を、ＰＭＯＳトランジスタＰ１１とＮＭＯＳトランジスタＮ１１とを組み合わせた相補型構成とし、スイッチＳＷ２をＰＭＯＳトランジスタＰ１２とし、スイッチＳＷ３をＮＭＯＳトランジスタＮ１２としている。

また、ここでは、イネーブル信号ＥＮのアクティブレベルが“Ｌ”である場合の例を示している。

この場合、イネーブル信号ＥＮのアクティブレベルが“Ｌ”であるので、スイッチＳＷ１を構成するＰＭＯＳトランジスタＰ１１のゲート端子へはイネーブル信号ＥＮが入力され、ＮＭＯＳトランジスタＮ１１のゲート端子へは反転イネーブル信号ＥＮＮが入力される。また、スイッチＳＷ２であるＰＭＯＳトランジスタＰ１２のゲート端子へは反転イネーブル信号ＥＮＮが入力され、スイッチＳＷ３であるＮＭＯＳトランジスタＮ１２のゲート端子へはイネーブル信号ＥＮが入力される。

これにより、イネーブル信号ＥＮがアクティブである“Ｌ”のときは、ＰＭＯＳトランジスタＰ１１およびＮＭＯＳトランジスタＮ１１はオンし、ＰＭＯＳトランジスタＰ１２およびＮＭＯＳトランジスタＮ１２はオフする。

したがって、制御信号ＣＴＰ、制御信号ＣＴＮは、ともに、ＰＭＯＳトランジスタＰ１とＮＭＯＳトランジスタＮ１により形成されるインバータの出力信号となり、このインバータの入力信号であるデータ信号Ａの反転信号となる。

そのため、出力ＰＭＯＳトランジスタＭＰおよび出力ＮＭＯＳトランジスタＭＮは、ともにデータ信号Ａの反転信号により導通が制御されることになり、出力信号ＯＵＴは、データ信号Ａと同相の信号となる。

一方、イネーブル信号ＥＮが非アクティブである“Ｈ”のときは、ＰＭＯＳトランジスタＰ１１およびＮＭＯＳトランジスタＮ１１はオフし、ＰＭＯＳトランジスタＰ１２およびＮＭＯＳトランジスタＮ１２はオンする。

この場合、ＰＭＯＳトランジスタＰ１２がオンするため、制御信号ＣＴＰは、電源電圧ＶＤＤへプルアップされ、データ信号Ａの信号レベルに関わりなく、Ｈレベルとなる。

また、ＮＭＯＳトランジスタＮ１２がオンするため、制御信号ＣＴＮは、接地電位へプルダウンされ、データ信号Ａの信号レベルに関わりなく、Ｌレベルとなる。

このように、本実施形態では、ＰＭＯＳトランジスタＰ１およびＮＭＯＳトランジスタＮ１と、スイッチを構成する４個のＭＯＳトランジスタの合計６個のＭＯＳトランジスタにより、出力ＰＭＯＳトランジスタＭＰおよび出力ＮＭＯＳトランジスタＭＮのトライステート出力動作を制御することができる。

したがって、従来の８個のトランジスタを必要とするＮＡＮＤゲートとＮＯＲゲートによるトライステート制御に比べて、トランジスタの個数を２個少なくすることができる。

これにより、多数のトライステート出力回路を搭載する集積回路の場合、そのチップ面積の増大を抑制することができる。

（第２の実施形態）
本実施形態では、低電圧電源系から出力されるデータ信号Ａおよびイネーブル信号ＥＮにより、高電圧電源ＶＤＤＨ系の出力ＰＭＯＳトランジスタＭＰおよび出力ＮＭＯＳトランジスタＭＮのトライステート出力動作を制御するトライステート制御回路の例を示す。

なお、低電圧電源系からは、データ信号Ａと反転データ信号ＡＮ、およびイネーブル信号ＥＮと反転イネーブル信号ＥＮＮが、出力されるものとする。

本実施形態のトライステート制御回路２は、トライステート制御部２１と、データ信号Ａを低電圧電源系から高電圧電源ＶＤＤＨ系へレベルシフトするレベルシフト回路２２と、イネーブル信号ＥＮを低電圧電源系から高電圧電源ＶＤＤＨ系へレベルシフトするレベルシフト回路２３と、を備える。

トライステート制御部２１の回路構成は、第１の実施形態のトライステート制御回路１と同じである。

レベルシフト回路２３は、通常のレベルシフト回路の構成である、２個のインバータ回路のたすき掛け回路である。

すなわち、ＰＭＯＳトランジスタＰ３１とＮＭＯＳトランジスタＮ３１により構成されるインバータのＮＭＯＳトランジスタＮ３１へ反転イネーブル信号ＥＮＮが入力され、ＰＭＯＳトランジスタＰ４１とＮＭＯＳトランジスタＮ４１により構成されるインバータのＮＭＯＳトランジスタＮ４１へイネーブル信号ＥＮが入力され、ＰＭＯＳトランジスタＰ３１とＰＭＯＳトランジスタＰ４１には、互いに相手側のインバータの出力が入力される。

このレベルシフト回路２３からは、高電圧電源ＶＤＤＨ系のイネーブル信号ＥＮＨと反転イネーブル信号ＥＮＮＨが出力される。

一方、レベルシフト回路２２は、スイッチＳＷ１がオンしたときにＰＭＯＳトランジスタＰ１とＮＭＯＳトランジスタＮ１がインバータを形成することを利用して、ＰＭＯＳトランジスタＰ１とＮＭＯＳトランジスタＮ１を、レベルシフト回路２２を構成するインバータ回路の１つとする。

すなわち、ＰＭＯＳトランジスタＰ１とＮＭＯＳトランジスタＮ１は、トライステート制御部２１を構成するとともに、レベルシフト回路２２の構成にも利用される。

レベルシフト回路２２は、ＰＭＯＳトランジスタＰ１、ＮＭＯＳトランジスタＮ１およびＳＷ１と、ＰＭＯＳトランジスタＰ２１とＮＭＯＳトランジスタＮ２１により構成されるインバータとにより構成される。

ＮＭＯＳトランジスタＮ１へデータ信号Ａが入力され、ＮＭＯＳトランジスタＮ２１へ反転データ信号ＡＮが入力され、ＰＭＯＳトランジスタＰ１とＰＭＯＳトランジスタＰ２１には、互いに相手側のインバータの出力が入力される。

これにより、スイッチＳＷ１がオンしたときは、制御信号ＣＴＰ、制御信号ＣＴＮとして、高電圧電源ＶＤＤＨへレベルシフトされたデータ信号Ａの反転信号が出力される。

一方、スイッチＳＷ１がオフのときは、レベルシフト回路２２は、レベルシフト回路構成とはならない。しかし、制御信号ＣＴＰ、制御信号ＣＴＮは、スイッチＳＷ２、スイッチＳＷ３がオンしてレベルが固定されるので、回路動作上の不都合は生じない。

本実施形態のトライステート制御部２１では、高電圧電源ＶＤＤＨ系の信号が入力されるスイッチＳＷ１およびスイッチＳＷ２は、高電圧電源ＶＤＤＨ系のイネーブル信号ＥＮＨ、反転イネーブル信号ＥＮＮＨで制御される。一方、接地電位の通過を制御するスイッチＳＷ３は、高電圧電源ＶＤＤＨ系で制御する必要がないので低電圧電源系の反転イネーブル信号ＥＮＮにより制御される。

本実施形態においても、イネーブル信号ＥＮがアクティブであるときは、スイッチＳＷ１がオンするとともに、スイッチＳＷ２およびスイッチＳＷ３がオフする。

この場合、スイッチＳＷ１がオンしているため、ＰＭＯＳトランジスタＰ１のドレイン端子とＮＭＯＳトランジスタＮ１のドレイン端子とが接続される。これにより、レベルシフト回路２２が形成される。

そのため、制御信号ＣＴＰ、制御信号ＣＴＮは、ともに、レベルシフト回路２２から出力される高電圧電源ＶＤＤＨへレベルシフトされたデータ信号Ａの反転信号となる。

したがって、出力ＰＭＯＳトランジスタＭＰおよび出力ＮＭＯＳトランジスタＭＮは、ともに高電圧電源系のデータ信号Ａの反転信号により導通が制御されることになり、出力信号ＯＵＴは、データ信号Ａと同相の信号となる。

一方、イネーブル信号ＥＮが非アクティブであるときは、スイッチＳＷ１がオフするとともに、スイッチＳＷ２およびスイッチＳＷ３がオンして、制御信号ＣＴＰはＨ（ＶＤＤＨ）レベル、制御信号ＣＴＮはＬレベルとなる。したがって、出力ＰＭＯＳトランジスタＭＰおよび出力ＮＭＯＳトランジスタＭＮは、ともに非導通となり、出力信号ＯＵＴは、ハイインピーダンス状態となる。

図４は、図３のスイッチＳＷ１〜スイッチＳＷ３にＭＯＳトランジスタを用いたときの回路構成例である。

図４に示すトライステート制御回路２Ａでは、第１の実施形態と同様、スイッチＳＷ１を、ＰＭＯＳトランジスタＰ１１とＮＭＯＳトランジスタＮ１１とを組み合わせた相補型構成とし、スイッチＳＷ２をＰＭＯＳトランジスタＰ１２とし、スイッチＳＷ３をＮＭＯＳトランジスタＮ１２としている。また、この例でも、イネーブル信号ＥＮのアクティブレベルは“Ｌ”である。

本実施形態では、スイッチＳＷ１を構成するＰＭＯＳトランジスタＰ１１のゲート端子へは高電圧電源ＶＤＤＨ系のイネーブル信号ＥＮＨが入力され、ＮＭＯＳトランジスタＮ１１のゲート端子へは高電圧電源ＶＤＤＨ系の反転イネーブル信号ＥＮＮＨが入力される。また、スイッチＳＷ２であるＰＭＯＳトランジスタＰ１２のゲート端子へは高電圧電源ＶＤＤＨ系の反転イネーブル信号ＥＮＮＨが入力され、スイッチＳＷ３であるＮＭＯＳトランジスタＮ１２のゲート端子へは低電圧電源系のイネーブル信号ＥＮが入力される。

このとき、制御信号ＣＴＰ、制御信号ＣＴＮは、ともに、レベルシフト回路２２Ａから出力される高電圧電源ＶＤＤＨへレベルシフトされたデータ信号Ａの反転信号となり、出力信号ＯＵＴは、データ信号Ａと同相の信号となる。

この場合、ＰＭＯＳトランジスタＰ１２がオンするため、制御信号ＣＴＰは、高電源電圧ＶＤＤＨへプルアップされ、データ信号Ａの信号レベルに関わりなく、Ｈレベルとなる。

このように、本実施形態では、第１の実施形態と同様、トライステート制御部２１Ａのトランジスタ個数を従来よりも２個少なくすることができるとともに、トライステート制御部２１ＡのＰＭＯＳトランジスタＰ１およびＮＭＯＳトランジスタＮ１を利用してレベルシフト回路２２Ａを形成するため、単独のレベルシフト回路を追加するよりも、トランジスタ個数を２個少なくすることができる。すなわち、従来よりも、トランジスタの個数を合計で４個少なくすることができる。

これにより、多数のレベルシフト型トライステート出力回路を搭載する集積回路の場合、そのチップ面積の増大を抑制する効果をさらに向上させることができる。

以上説明した少なくとも１つの実施形態のトライステート制御回路によれば、少ないトランジスタ個数で回路を構成することができる。

また、本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

１、１Ａ、２、２Ａトライステート制御回路
２１、２１Ａトライステート制御部
２２、２２Ａ、２３レベルシフト回路
Ｐ１、Ｐ１１、Ｐ１２、Ｐ２１、Ｐ３１、Ｐ４１ＰＭＯＳトランジスタ
Ｎ１、Ｎ１１、Ｎ１２、Ｎ２１、Ｎ３１、Ｎ４１ＮＭＯＳトランジスタ
ＳＷ１〜ＳＷ３スイッチ

Claims

高レベル出力を駆動する出力ＰＭＯＳトランジスタおよび低レベル出力を駆動する出力ＮＭＯＳトランジスタの導通を制御するトライステート制御回路であって、
ソース端子が電源電圧線に接続され、ゲート端子へデータ信号が入力され、ドレイン端子から前記出力ＰＭＯＳトランジスタの導通を制御する第１の制御信号が出力されるＰＭＯＳトランジスタと、
ソース端子が接地電位線に接続され、ゲート端子へ前記データ信号が入力され、ドレイン端子から前記出力ＮＭＯＳトランジスタの導通を制御する第２の制御信号が出力されるＮＭＯＳトランジスタと、
前記ＰＭＯＳトランジスタの前記ドレイン端子と前記ＮＭＯＳトランジスタの前記ドレイン端子との間に接続された第１のスイッチと、
前記ＰＭＯＳトランジスタの前記ドレイン端子と前記電源電圧線との間に接続された第２のスイッチと、
前記ＮＭＯＳトランジスタの前記ドレイン端子と前記接地電位線との間に接続された第３のスイッチと
を備え、
前記第１のスイッチ、前記第２のスイッチおよび前記第３のスイッチのオン／オフが、トライステート制御用のイネーブル信号により制御される
ことを特徴とするトライステート制御回路。
前記イネーブル信号がアクティブであるときは、前記第１のスイッチがオンするとともに、前記第２のスイッチおよび前記第３のスイッチがオフし、
前記イネーブル信号が非アクティブであるときは、前記第１のスイッチがオフするとともに、前記第２のスイッチおよび前記第３のスイッチがオンする
ことを特徴とする請求項１に記載のトライステート制御回路。
前記データ信号が低電圧電源回路から出力され、前記電源電圧線が高電圧であるときは、前記ＰＭＯＳトランジスタおよび前記ＮＭＯＳトランジスタが、前記データ信号を低電圧レベルから高電圧レベルへシフトさせる第１のレベルシフト回路に組み込まれる
ことを特徴とする請求項１または２に記載のトライステート制御回路。
前記イネーブル信号が低電圧電源回路から出力され、前記電源電圧線が高電圧であるときは、前記イネーブル信号を低電圧レベルから高電圧レベルへシフトさせる第２のレベルシフト回路が設けられる
ことを特徴とする請求項３に記載のトライステート制御回路。
前記第１のスイッチ、前記第２のスイッチおよび前記第３のスイッチが、
ＭＯＳトランジスタである
ことを特徴とする請求項１乃至４のいずれか１項に記載のトライステート制御回路。