CN103187963B - 电平移位电路和使用电平移位电路的半导体器件 - Google Patents

Abstract

本发明涉及电平移位电路和使用电平移位电路的半导体器件。一种电平上移电路包括第一电路、第二电路和输出电压控制电路。第一电路连接到输入节点、输出节点和第一供电电压节点并且配置成根据施加到所述输入节点的输入电压将在所述输出节点的输出电压拉向所述第一供电电压。第二电路连接到所述第一电路、所述输出节点和所述第二供电电压节点并且配置成根据来自所述第一电路的所述输入电压将所述输出电压拉向所述第二供电电压。输出电压控制电路，连接到所述输出节点并且配置成将所述输出电压控制在比所述第一电压到所述第二电压的范围更窄的范围内。

Description

电平移位电路和使用电平移位电路的半导体器件

技术领域

本发明涉及电子电路领域，更具体地，涉及电平移位电路和使用电平移位电路的半导体器件。

背景技术

电平移位电路通常用作输入/输出(I/O)电路，用于传递具有不同工作电压的电子器件之间的信号。例如，在一方面，电平上移电路被用于将信号从一个电路的低电压范围转换到另一个电路的高电压范围。另一方面，电平下移电路被用于将信号从一个电路的高电压范围转换到另一个电路的低电压范围。

发明内容

为解决上述问题，本发明提供了一种电平移位电路，包括：输入节点；输出节点；第一电压节点，配置成接收第一电压；第二电压节点，配置成接收与第一电压不同的第二电压；第一电路，连接到输入节点、输出节点和第一电压节点，并且配置成根据施加到输入节点的输入电压将输出节点处的输出电压拉向第一电压；第二电路，连接到第一电路、输出节点和第二电压节点，并且配置成根据来自第一电路的输入电压将输出电压拉向第二电压；以及输出电压控制电路，连接到输出节点，并且配置成将输出电压控制在比第一电压到第二电压的范围更窄的电压范围内。

其中，输出电压控制电路配置成将输出电压控制在第二电压和中间电压之间摆动；以及中间电压在第一电压和第二电压之间并且不同于第一电压和第二电压。

其中，输出电压控制电路配置成响应在第一电压和第三电压之间摆动的输入电压，将输出电压控制在第二电压和中间电压之间摆动；以及中间电压在第三电压的约90％到约110％之间。

其中，输出电压控制电路包括：第一晶体管，连接在输出节点和第一电路之间；以及第二晶体管，连接在第二电压和输出节点之间，其中，中间电压与第一晶体管和第二晶体管的尺寸比相关。

其中，输出电压控制电路的至少一部分连接在输出节点和第一电路之间。

其中，输出电压控制电路的至少一部分连接在第二电压节点和输出节点之间。

为解决上述问题，本发明提供了一种半导体器件，包括：核心电路；以及电平上移电路，具有：输入节点，连接到核心电路并且配置成从核心电路接收在地电平电压和第一供电电压之间摆动的输入信号，以及输出节点；其中，电平上移电路配置成在输出节点产生在第二供电电压和中间电压之间摆动的输出信号，第二供电电压高于第一供电电压，中间电压在第二供电电压和地电平电压之间并且不同于第二供电电压和地电平电压，以及核心电路和电平上移电路包括具有相同厚度的栅极氧化物层的金属氧化物半导体(MOS)器件。

该半导体器件进一步包括电平下移电路，具有：输入节点，配置成从外部电路接收在第二供电电压和中间电压之间摆动的输入信号，以及输出节点，连接到核心电路；其中，电平下移电路配置成在输出节点产生在地电平电压和第一供电电压之间摆动的输出信号，以及电平下移电路包括具有栅极氧化物层的金属氧化物半导体(MOS)器件，电平下移电路的栅极氧化物层的厚度与核心电路和电平上移电路中的MOS器件的栅极氧化物层的厚度相同。

其中，中间电压在第一供电电压的约90％到约110％之间。

其中，电平上移电路和电平下移电路中的至少一个包括多个串联连接的电平移位级，每一个均配置成在低电压范围和高电压范围之间移位信号；以及电平移位级包括MOS器件，MOS器件的栅极氧化物层的厚度与核心电路中的MOS器件的栅极氧化物层的厚度相同。

其中，高电压范围的下限在低电压范围的上限的约90％到约110％之间。

其中，电平移位级的配置相同。

为解决上述问题，本发明提供了一种电平移位电路，包括：非反向输入节点和反向输入节点；非反向输出节点和反向输出节点；第一电压供电节点，配置成接收第一供电电压；第二电压供电节点，配置成接收与第一供电电压不同的第二供电电压；第一晶体管，具有：栅极，连接到非反向输入节点，以及漏极和源极，连接在第一电压供电节点和反向输出节点之间；第二晶体管，具有：栅极，连接到反向输入节点，以及漏极和源极，连接在第一电压供电节点和非反向输出节点之间；第三晶体管，具有：栅极，连接到非反向输出节点，以及漏极和源极，连接在第二供电电压节点和反向输出节点之间；第四晶体管，具有：栅极，连接到反向输出节点，以及漏极和源极，连接在第二供电电压节点和非反向输出节点之间；二级管连接式的第五晶体管，连接在反向输出节点和第二电压供电节点之间；以及二级管连接式的第六晶体管，连接在非反向输出节点和第二电压供电节点之间。

该电平移位电路，进一步包括：二级管连接式的第七晶体管，连接在反向输出节点和第一晶体管之间；以及二级管连接式的第八晶体管，连接在非反向输出节点和第二晶体管之间。

其中，电平移位电路是电平上移电路，第一晶体管和第二晶体管是N沟道金属氧化物半导体(NMOS)晶体管，以及第三晶体管到第八晶体管是P沟道金属氧化物半导体(PMOS)晶体管。

其中，电平移位电路是电平下移电路，第一晶体管和第二晶体管是PMOS晶体管，以及第三晶体管到第八晶体管是NMOS晶体管。

其中，第一晶体管到第八晶体管是金属氧化物半导体(MOS)晶体管，以及第七晶体管与第五晶体管的尺寸比和第八晶体管与第六晶体管的尺寸比在10∶1到1∶10之间。

其中，第一MOS晶体管到第八MOS晶体管具有相同厚度的栅极氧化物层。

其中，电平移位电路是电平上移电路，第一晶体管和第二晶体管是N沟道金属氧化物半导体(NMOS)晶体管，以及第三晶体管到第六晶体管是P沟道金属氧化物半导体(PMOS)晶体管。

其中，电平移位电路是电平下移电路，第一晶体管和第二晶体管是PMOS晶体管，以及第三晶体管到第六晶体管是NMOS晶体管。

附图说明

通过说明书附图部分的图中的实例来阐述但不用于限制一种或多种实施例，其中具有相同参考标号的元件在本申请中表示相同或相似元件。除非另有说明，否则附图不必成比例绘制。

图1是电平移位电路的示意性电路图。

图2A是根据一些实施例的电平移位电路的示意框图。

图2B是根据一些实施例的半导体器件的示意框图。

图3是根据一些实施例的电平上移电路的示意电路图。

图4A-4B是根据一些实施例的在电平上移电路中的某些节点的各种电压时序图。

图5是根据一些实施例的电平下移电路的示意电路图；

图6A-6B是根据一些实施例的在电平下移电路中的某些节点的各种电压时序图。

图7是根据一些实施例的半导体器件的示意框图。

图8是根据一些实施例的半导体器件的示意截面图。

具体实施方式

应当理解以下公开提供了许多不同实施例或实例，用于实现各种实施例的不同特征。下面描述了元件和布置的具体实例以简化本发明。然而，本发明主旨可体现在许多不同的形式中并且不应解释为限于本申请阐述的实施例，更确切地说，提供这些实施例使得下面的描述充分和完整并且完全向本领域普通技术人员传达了本发明主旨。另一方面，显而易见的是一种和多种实施例在没有具体细节的情况下也是可以实施的。

在附图中，为了清楚扩大了层和区域的厚度和宽度。附图中相同的参考标号指示相同的元件。附图中示出的元件和区本质上只是示意性的，因而附图中示出的相对尺寸或间隔不用于限制本发明主旨的范围。

图1是电平移位电路100的示意电路图。电平移位电路100包括n沟道金属氧化物半导体(NMOS)晶体管MN11、MN21、和p沟道金属氧化物半导体(PMOS)晶体管MP11、MP21。NMOS晶体管MN11、MN21的源极接地。NMOS晶体管MN11、MN21的漏极连接到相应的输出节点1，2。NMOS晶体管MN11、MN21的栅极连接到相应的输入节点3、4。PMOS晶体管MP11、MP21的源极连接到高供电电压源Vddh。PMOS晶体管MP11、MP21的漏极连接到相应的输出节点1、2。PMOS晶体管MP11、MP21是交叉锁存的，PMOS晶体管MP11的栅极连接到PMOS晶体管MP21的漏极和PMOS晶体管MP21的栅极连接到PMOS晶体管MP11的漏极。

核心电路139连接到电平移位电路100的输入节点3、4，核心电路139包括例如NMOS晶体管MN31和PMOS晶体管MP31。核心电路139连接到低供电电压源Vddl。核心电路139产生具有电压电平在地电压(即，0)和低供电电压源Vddl1之间摆动的信号。核心电路139产生的信号通过输入节点3供给电平移位电路100。核心电路139产生的信号翻转后得到的信号通过输入节点4提供给电平移位电路100。

在信号在输入节点3处从地电压变化为低供电电压源Vddl时，NMOS晶体管MN11变为ON并且将输出节点1处的输出电压拉至地电压。因此，PMOS晶体管MP21变为ON并且将输出节点2处的输出电压拉至高供电电压源Vddh。PMOS晶体管MP11通过输出节点2处的高电压变为OFF。NMOS晶体管MN21通过输入节点4处的翻转信号的地电压变为OFF。当信号在输入节点3处从低供电电压源Vddl变化为地电压时过程相反。

因此，输出节点1、2处的输出电压在地电压(即，0)和高供电电压源Vddh之间摆动，即，在大于由核心电路139产生的信号的电压的电压范围内摆动。较大的电压范围施加为穿过电平移位电路100的NMOS晶体管MN11、MN21和PMOS晶体管MP11、MP21，并且在某些情形下有可能造成电平移位电路100中的NMOS和PMOS晶体管中的一个或多个的栅极氧化物击穿。为避免或最小化这种击穿的可能性，电平移位电路100中的NMOS和PMOS晶体管的栅极氧化物制造得比核心电路中的NMOS和PMOS晶体管的栅极氧化物厚。随着NMOS和PMOS晶体管的栅极氧化物的厚度增加，NMOS和PMOS晶体管的切换速度减小。

图2A是根据一些实施例的电平移位电路200的示意框图。电平移位电路200包括输入节点IN、输出节点OUT、用于接收第一电压V1的第一电压节点251、以及用于接收与第一电压V1不同的第二电压V2的第二电压节点252。电平移位电路200还包括第一电路210、第二电路220、以及输出电压控制电路230。

第一电路210连接到输入节点IN、输出节点OUT和第一电压节点251。第一电路210被配置成根据施加给输入节点IN的输入电压Vin将输出节点OUT的输出电压Vout拉向第一电压V1。第二电路220连接到输出节点OUT和第二电压节点252。第二电路220被配置成根据输入电压Vin将输出电压Vout拉向第二电压V2。因此，输出电压Vout趋向于在第一电压V1到第二电压V2的电压范围V1-V2内摆动。在某些情形下，这种电压范围V1-V2不必要地影响(stress)电平移位电路200中的半导体元件(如晶体管、互连部件等)。因而，输出电压控制电路230连接到输出节点OUT并且被配置成控制输出电平Vout在比电压范围V1-V2窄的范围内摆动。因此，避免了或至少减少了对电平移位电路200中的半导体元件的不必要的影响。

在一些实施例中，输出电压控制电路230被配置成控制输出电压Vout在第二电压V2和中间电压Vi之间摆动，如图2A中示例性示出的。中间电压Vi被选择为在第一电压V1和第二电压V2之间，并且不同于第一电压V1和第二电压V2。换句话说，V1＜Vi＜V2或者V1＞Vi＞V2。前者(即V1＜Vi＜V2)应用于电平移位电路200被配置为电平上移电路时，所述电平上移电路将在第一电压V1和第三电压V3之间的低电压范围内摆动的输入电压Vin移位到在第二电压V2和中间电压Vi之间的高电压范围内。后者(即，V1＞Vi＞V2)应用于电平移位电路200被配置为电平下移电路时，所述电平下移电路将在第一电压V1和第三电压V3之间的高电压范围内摆动的输入电压Vin转换到在第二电压V2和中间电压Vi之间的低电压范围内。在一些实施例中，中间电压Vi在第三电压V3的约90％至约110％之间。

在一些实施例中，通过适当配置输出电压控制电路230来预先确定中间电压Vi。由于第一电路210连接在具有第一电压V1的第一电压节点251和具有输出电压Vout(在电压范围V2-V1内摆动)的输出端OUT之间，第一电路210中的半导体元件经受在V1和Vi之间的电压范围。类似地，由于第二电路220连接在具有第二电压V2的第二电压节点252和具有输出电压Vout(在电压范围V2-V1内摆动)的输出端OUT之间，第二电路220中的半导体元件经受在V2和Vi之间的电压范围。因此，第一电路210和第二电路220中的半导体元件经受比全电压范围(V1-V2)窄的电压范围(即V1-Vi或Vi-V2)，该全电压范围为在没有输出电压控制电路230的情况下所述元件经受的电压范围。因此，避免了或至少减少了对电平移位电路200中的半导体元件的不必要影响。

图2B是根据一些实施例的半导体器件295的示意框图。半导体器件295包括核心电路280和I/O电路270，所述I/O电路270连接到核心电路280，以在核心电路280和外部电路之间传递信号。

在一些实施例中，核心电路280包括多个半导体元件和布置在一起工作以提供某种功能的互连部件。核心电路280被配置成在预先确定电压范围内工作，如在图2B中示例性示出的在从地电压VS到核心供电电压VD的范围内。地电压不必是零。在一些实施例中，地电压为从-10V到+10V。

核心电路280通过I/O电路270连接到外部电路。I/O电路270包括至少一个电平上移电路200A或电平下移电路200B。在一些实施例中，I/O电路270包括一个或多个电平上移电路200A和一个或多个电平下移电路200B，如在图2B中示例性示出的。每个电平上移电路200A或者电平下移电路200B被配置为本申请中参照图2A描述的电平移位电路200。

核心电路280中的一个或多个输出端281连接到一个或多个电平上移电路200A的输入端IN，电平上移电路200A将核心电路280的输出端281处的信号转换到较高的电压范围并在相应的输出端OUT输出电平上移信号给外部电路。例如，在核心电路280的输出端281的信号在地电压VS至核心(第一)供电电压VD的较低电压范围内摆动。由一个或多个电平上移电路200A输出的电平上移信号在I/O(第二)供电电压VDH至中间电压VDL的较高电压范围内摆动，其中VDH＞VD和VDH＞VDL＞VS。

类似地，核心电路280的一个或多个输入端282连接到一个或多个电平下移电路200B的输出端OUT，电平移位电路200B将在相应的输入端IN的从外部电路接收的信号转换成较低的电压范围并且输出电平下移信号给核心电路280。例如，在电平下移电路200B的输入端IN的从外部电路接收的信号在I/O(第二)供电电压VDH’至中间电压VDL’的较高电压范围内摆动。在核心电路280的输入端282的电平下移信号在地电压VS至核心(第一)供电电压VD的较低电压范围内摆动，其中VDH’＞VD和VDH’＞VDL’＞VS。在一些实施例中，VDH＝VDH’和/或VDL＝VDL’。在一些实施例中，VDL和/或VDL’在VD的约90％至约110％。

在一些实施例中，通过在每一个电平上移电路200A或电平下移电路200B中适当配置输出电压控制电路230(图2A)，电平上移电路200A或电平下移电路200B中的半导体元件受与核心供电电压范围VS-VD相同和相似的电压范围的支配使得允许电平上移电路200A或电平下移电路200B中的半导体元件(如晶体管)制造成具有与核心电路280中的半导体元件的栅极氧化物厚度相同的栅极氧化物。因此，对I/O电路270来说不需要相对较厚的栅极氧化物并且这样也不影响半导体器件295的交换速度。此外，由于不必实施使I/O电路270中的栅极氧化物加厚的附加工艺，因此简化了I/O电路270的制造工艺。在一些实施例中，I/O电路270和核心电路280中的半导体元件在同一时间以及通过同样的工艺制造，减少了成本和加工时间。因而，I/O电路270被配置成执行使在不同电压范围内的核心电路280和外部电路之间配合工作的预期功能，并且不会过应激I/O电路270中的半导体元件。在不牺牲半导体器件的交换速度的情况下，确保了I/O电路270中的半导体元件的预期使用寿命(例如，至少10年)。

图3是根据一些实施例的电平上移电路300的示意电路图。电平上移电路300包括NMOS晶体管MN1、NMOS晶体管MN1_、PMOS晶体管MP2、PMOS晶体管MP2_、PMOS晶体管MP3、和PMOS晶体管MP3_。NMOS晶体管MN1和NMOS晶体管MN1_限定了第一电路310，该第一电路310布置成实现图2A中描述的第一电路210的功能。PMOS晶体管MP2和PMOS晶体管MP2_限定了第二电路320，该第二电路320布置成实现图2A中描述的第二电路220的功能。PMOS晶体管MP3和PMOS晶体管MP3_限定了输出电压控制电路330的至少一部分331，这布置成实现图2A中描述的输出电压控制电路230的功能。

第一电路310连接到输入节点IN和IN_、输出节点OUT和OUT_、和第一供电电压节点351，第一供电电压节点351用于根据施加到相应输入节点IN和IN_的输入电压VIN和VIN_，将输出节点OUT和OUT_出的输出电压VO和VO_拉向在第一供电电压节点351处的第一供电电压VSS。具体地，NMOS晶体管MN1具有连接到非反向输入节点IN的栅极、连接到反向输出节点OUT_的漏极、和连接到第一供电电压VSS的第一供电电压节点351的源极。NMOS晶体管MN1_具有连接到反向输入节点IN_的栅极、连接到非反向输出节点OUT的漏极、和连接到第一供电电压VSS的第一供电电压节点351的源极。第一供电电压VSS不一定为零。在一些实施例中，第一供电电压VSS在-10V到+10V之间。

第二电路320连接到输出节点OUT和OUT_，第二供电电压节点352用于根据输入电压VIN和VIN将输出电压VO和VO拉向第二供电电压VDDH。具体地，PMOS晶体管MP2具有连接到非反向输出节点OUT的栅极、连接到反向输出节点OUT_的漏极、和连接到第二供电电压节点352的源极。PMOS晶体管MP2具有连接到反向输出节点OUT_的栅极、连接到非反向输出节点OUT的漏极、和连接到第二供电电压节点352的源极。PMOS晶体管MP2和PMOS晶体管MP2_是交叉锁存的。

输出电压控制电路330包括至少部分331，其连接到输出节点OUT和OUT_，以将输出电压VO和VO控制在比第一供电电压VSS到第二供电电压VDDH的VSS-VDDH范围更窄的电压范围内。具体地，PMOS晶体管MP3具有直接短接至其漏极的栅极，并且该栅极还短接到反向输出节点OUT_，PMOS晶体管MP3还具有连接到第二供电电压节点352的源极。PMOS晶体管MP3_以二极管连接方式连接在非反向输出节点OUT和第二供电电压节点之间。因此，输出电压控制电路330的部分331连接在输出节点OUT和OUT_以及第二供电电压节点352之间。

输出电压控制电路330也包括设置在输出节点OUT和OUT_与第一电路310之间的另一部分332。具体地，PMOS晶体管MP1具有直接短接至其漏极的栅极，并且该栅极还短接到NMOS晶体管MN1的漏极，PMOS晶体管MP1还具有连接到反向输出节点OUT_的源极。PMOS晶体管MP1以二极管连接方式连接在反向输出节点OUT_和NMOS晶体管MN1之间。PMOS晶体管MP1_具有短接至其漏极的栅极，并且该栅极还短接到NMOS晶体管MN1_的漏极，PMOS晶体管MP1_还具有连接到非反向输出节点OUT的源极。PMOS晶体管MP1_以二极管连接方式连接在非反向输出节点OUT和NMOS晶体管MN1_之间。

电平上移电路300也包括一个或多个输出电路341、342，连接到相应的输出节点OUT_和OUT，用于输出相应的电压VOD_和VOD。在各种实施例中，合适的电路可实现为输出电路341、342。如图3，输出电路341、342中的每一个都包括反相器。更具体地，输出电路341中的反相器包括PMOS晶体管MP4和NMOS晶体管MN2，它们串联连接在第二供电电压VDDH的第二供电电压节点352和第三供电电压VDDL的第三供电电压节点353之间。相类似地，输出电路342中的反相器包括PMOS晶体管MP4_和NMOS晶体管MN2_，它们串联连接在第二供电电压VDDH的第二供电电压节点352和第三供电电压VDDL的第三供电电压节点353之间。反相器使输出电压VO和VO_反向以生成相应的电压VOD和VOD。因此。电压VOD和VOD_跟随相应的输入电压VIN和VIN_，但是在不同电压范围(更高)，如本申请中将参考图4A-4B描述的。在一些实施例中，省略了输出电路341，342。

输入电压VIN和VIN在从第一供电电压VSS到第三供电电压VDDL的电压范围内摆动。当输入电压VIN从VSS变化到VDDL时(即，输入电压VIN从VDDL变化到VSS)，NMOS晶体管MN1变为ON并将其漏极拉到VSS。因为PMOS晶体管MP1的栅极和漏极连接到NMOS晶体管MN1的漏极，PMOS晶体管MP1的栅极也拉到VSS，使得二级管连接式的PMOS晶体管MP1变为ON。因此，反向输出节点OUT_通过变为ON(即导通)的PMOS晶体管MP1和NMOS晶体管MN1被拉向VSS。因为PMOS晶体管MP3的栅极和漏极连接到反向输出节点OUT_，PMOS晶体管MP3的栅极也拉向VSS，使得二级管连接式的PMOS晶体管MP3变为ON。PMOS晶体管MP2_的栅极也连接到反向输出节点OUT_并且也拉向VSS，使得PMOS晶体管MP2_变为ON。因此，非反向输出节点OUT拉至VDDH。PMOS晶体管MP2的栅极连接到非反向输出节点OUT并且拉向VDDH，使得PMOS晶体管MP2变为OFF。因为PMOS晶体管MP3_的栅极和漏极连接到非反向输出节点OUT，PMOS晶体管MP3_的栅极也拉向VDDH，使得二级管连接式的PMOS晶体管MP3_变为OFF。由于输入电压VIN_在NMOS晶体管MN1_的栅极从VDDL变化到VSS，因此NMOS晶体管MN1_也变为OFF。

因此，在电平上移电路300的左边，PMOS晶体管MP2变为OFF，而PMOS晶体管MP3、PMOS晶体管MP1和NMOS晶体管MN1变为ON并且串联连接在VDDH和VSS之间。PMOS晶体管MP1和PMOS晶体管MP3一起限定用于将在第二供电电压节点352的高电压VDDH减到在反向输出节点OUT的中间电压VI的分压器，其中VDDH＞VI＞VSS。在一些实施例中，通过适当选择PMOS晶体管MP1与PMOS晶体管MP3的尺寸比来确定VI的电平。例如，在一个或多个实施例中，PMOS晶体管MP1与PMOS晶体管MP3的尺寸比在1∶10到10∶1之间。在一个或多个实施例中，不是如图3中示出的单个PMOS晶体管MP1，而是几个二极管连接式的PMOS晶体管MP1串联连接以配置分压器，从而提供适当电平的VI。可选地或另外，不是如图3中示出的单个PMOS晶体管MP3，而是几个二极管连接式的PMOS晶体管MP3串联连接以配置分压器从而提供适当电平的VI。

在电平上移电路300的右边，PMOS晶体管MP2变为ON，而PMOS晶体管MP3_和NMOS晶体管MN1_变为OFF。在非反向输出节点OUT的输出电压VO是VDDH。在电路中存在如描述的PMOS晶体管MP1_足以阻止这样的高电压直接施加到NMOS晶体管MN1_的漏极。因此，NMOS晶体管MN1_不会经受从VSS到VDDH的大电压范围。

当输入电压VIN从VDDL变化到VSS(即输入电压VIN_从VSS变化到VDDL)时，该过程反转。具体地，在电平上移电路300的右边，PMOS晶体管MP2_变为OFF，而PMOS晶体管MP3_、PMOS晶体管MP1_和NMOS晶体管MN1_变为ON并且串联连接在VDDH和VSS之间。PMOS晶体管MP1_和PMOS晶体管MP3_一起限定用于将第二供电电压节点352处的高电压VDDH减小到在非反向输出节点OUT的中间电压VI_的分压器，其中VDDH＞VI_＞VSS。在一些实施例中，通过适当地选择PMOS晶体管MP1_和PMOS_晶体管MP3_的尺寸比确定VI_的电平。例如，在一个或多个实施例中，PMOS晶体管MP1_和PMOS晶体管MP3_的尺寸比在1∶10到10∶1之间。在一个或多个实施例中，不是如图3示出的单个PMOS晶体管MP1_，几个二极管连接式的PMOS晶体管MP1_串联连接以配置分压器，从而提供适当电平VI_。可选地或者另外，不是如图3示出的单个PMOS晶体管MP3_，几个二极管连接式的PMOS晶体管MP3_串联连接以配置分压器，从而提供适当电平的VI_。

在电平上移电路300的左边，PMOS晶体管MP2变为ON，而PMOS晶体管MP3和NMOS晶体管MN1变为OFF。在反向输出节点OUT_的输出电压VO_是VDDH。在电路中存在如描述的PMOS晶体管MP1足以阻止这样的高电压直接施加到NMOS晶体管MN1的漏极。因此，NMOS晶体管MN1不会经受从VSS到VDDH的大电压范围。

因此，在电平上移电路300的工作期间，输出电压VO在VI-VDDH的范围内摆动，输出电压VO在VI-VDDH的范围内摆动。VI和VI_的电平不是必须一样。在一些实施例中，至少VI和VI_中的一个在VDDL的约90％到约110％之间。在一些实施例中，VI＝VI。为了简明起见，后续讨论将在VI＝VI的实施例，除非以其他方式说明。

输出电压VO和VO在电压范围VI-VDDH内摆动。这也是施加穿过PMOS晶体管MP2、PMOS晶体管MP3、PMOS晶体管MP2、和PMOS晶体管MP3_的电压范围。因为电压范围VI-VDDH比电压范围VSS-VDDH窄，所以PMOS晶体管MP2、PMOS晶体管MP3、PMOS晶体管MP2_、和PMOS晶体管MP3的过应力可避免或者至少可最小化。类似地，如描述一样存在在电路中的PMOS晶体管MP1和PMOS晶体管MP1_与在输出节点OUT和OUT_的减小的电压VI(与VDDH相比)保护NMOS晶体管MN 1和NMOS晶体管MN1_，以及PMOS晶体管MP1和PMOS晶体管MP1_，免受过应力或者至少减少它的可能性。

在一些实施例中，选择电压VI使得电平上移电路300中的所有半导体元件(例如NMOS和PMOS晶体管)经受同样或类似的电压范围，该电压范围下允许半导体元件具有同样的栅极氧化物厚度而没有过压力。下面将参考图4A-4B描述几个具体的例子，其是根据一些实施例的在电平上移电路的某些节点的各种电压时序图。

图4A包括对于图3中的电平上移电路300(当VDDH＝2*VDD、VDDL＝1*VDD和VSS＝0*VDD时)在输出输入节点IN和IN_、输出节点OUT和OUT_、以及输出电路341、342中的节点361、362的各种时序图。在一些实施例中，VDD是核心电路的核心供电电压，它产生在VSS和VDDL(1*VDD)之间摆动的输入电压VIN和VIN_。输出电压VO和VO_相对于各自的输入电压VIN和VIN_是反向的，并且在VDDH(2*VDD)和VI(在VDD的约90％到约110％)之间摆动。在节点361，362的电压VOD和VOD_相对于各自的输出电压VO和VO是反向的，因而跟随相应的输入电压VIN和VIN_，并且在VDDL(1*VDD)和VDDH (2*VDD)之间摆动。电压VOD和VOD_是相应的输入电压VIN和VIN从较低电压范围(VSS-VDD)移到较高电压范围(VDD-2*VDD)的上移信号，并且输出到外部电路。

图4B包括对于图3中的电平上移电路300(当VDDH＝3*VDD，VDDL＝2*VDD和VSS＝1*VDD时)输出输入节点IN和IN_、输出节点OUT和OUT、以及输出电路341，342中的节点361，362的各种时序图。在一些实施例中，配置成产生图4A中的信号的第一电平上移电路300串联连接到第二电平上移电路300使得第二电平上移电路300能够产生图4B中的信号。例如，第一电平上移电路300中的节点361、362连接到第二电平上移电路300中的相应输入节点IN和IN_，以提供第一电平上移电路300的电压VOD和VOD_作为第二电平上移电路300的输入电压VIN和VIN_。以类似于参考图4A描述的方式，第二电平上移电路300产生电压VOD和VOD_，它们是相应的输入电压VIN和VIN_从较低电压范围(VDD-2*VDD)移到较高电压范围(2*VDD-3*VDD)的上移信号并且输出到外部电路。在进一步的实施例中，关注超过两个串联连接的电平上移电路300。

图5是根据一些实施例的电平下移电路500的示意电路图。图5和图3中的相似元件用相似的参考标记表示，其中基本标记(’)加到图5的参考标号和/或图3中的参考标号中的第一个数字“3”在图5中的相应参考标号中用“5”代替。另外，图3中的NMOS晶体管在图5中用PMOS晶体管替代，并且图3中的相应参考标号“MN”改为图5中的相应参考标号“MP”。同样地，图3中的PMOS晶体管在图5中用NMOS晶体管替代，并且图3中的相应参考标号“MP”改为图5中的相应参考标号“MN”。电平下移电路500的配置和工作与电平上移电路300相似，在此不再赘述。

图6A-6B是根据一些实施例的在电平下移电路中的某些节点的各种电压时序图。与图4A相似，图6A包括对于图5中的电平下移电路500(当VDDH＝2*VDD、VDDL＝1*VDD和VSS＝0*VDD时)在输入节点IN’和IN’、输出节点OUT’和OUT_’、以及输出电路541、542的节点561，562的各种时序图。在一些实施例中，VDD是核心电路的核心供电电压，用于使在VDDL(1*VDD)和VDDH(2*VDD)之间摆动的输入电压VIN’和VIN_’下移。电压VOD和VOD’是相应的输入电压VIN’和VIN_’从较高电压范围(VDD-2*VDD)移到较低电压范围(VSS-VDD)的下移信号并且输出到核心电路。

与图4B相似，图6B包括对于图5中的电平下移电路500(当VDDH＝3*VDD、VDDL＝2*VDD和VSS＝1*VDD时)在输入节点IN’和IN’_、输出节点OUT’和OUT’、以及输出电路541、542的节点561、562的各种时序图。在一些实施例中，配置成产生图6B的信号的第一电平下移电路500串联连接到第二电平下移电路500以使第二电平下移电路500能够产生图6A的信号。例如，第一电平下移电路500的节点561、562连接到第二电平下移电路500的相应的输入节点IN’和IN’_以提供第一电平下移电路500的电压VOD’和VOD_’作为第二电平下移电路500的输入电压VIN’和VIN_’。在进一步的实施例中，关注超过两个串联连接的电平下移电路500。

图7是根据一些实施例的半导体器件700的示意性框图。半导体器件700包括至少一个电平移位电路765，用于连接在具有较低工作电压的第一IC 761和具有较高工作电压的第二IC 762之间。在一些实施例中，半导体器件700进一步包括第一IC和第二IC中的至少一个。在一些实施例中，电平移位电路765和第一IC 761和第二IC 762中的至少一个加工在相同的半导体衬底上。在一些实施例中，对电平移位电路765提供的封装与对第一IC 761和第二IC 762中的至少一个相同的封装一样。

电平移位电路765包括多个串联连接的电平移位段771、772、...、77n，每一个分别用于在较低电压范围VSS-VDD、VDD-2*VDD、...(n-1)*VDD-n*VDD和较高电压范围VDD-2*VDD、2*VDD-3*VDD、...n*VDD-(n+1)*VDD之间的移位信号。

在一些实施例中，电平移位段771、772、...77n中的一个或多个，每一个包括至少一个参考图2A或图3讨论的电平上移电路。在一些实施例中，串联连接的电平上移电路如参考图4A-4B讨论的一样工作。

在一些实施例中，电平移位段771、772、...77n中的一个或多个，每一个包括至少一个参考图2A或图5讨论的电平下移电路。在一些实施例中，串联连接的电平下移电路如参考图6A-6B讨论的一样工作。

在一些实施例中，电平移位段771、772、...77n中的一个或多个，每一个包括至少一个参考图2A或图3讨论的电平上移电路以及至少一个参考图2A或图5讨论的电平下移电路。在一些实施例中，串联连接的电平上移电路如参考图4A-4B讨论的一样工作，而在一些实施例中，串联连接的电平下移电路如参考图6A-6B讨论的一样工作。

在一些实施例中，电平移位段771、772、...77n同样地配置成包括如参考图3和图5描述的相同电路布置。如参考图4A-4B和/或6A-6B描述的，供给电平移位段771、772、...77n的电压是不同的。

在一些实施例中，电平移位段771、772、...77n中每一个的所有MOS器件具有相同的栅极氧化物厚度。在一些实施例中，所有电平移位段771、772、...77n中的所有MOS器件具有相同的栅极氧化物厚度。在一些实施例中，电平移位段771、772、...77n中的至少一个的所有MOS器件具有与第一IC 761中的MOS器件相同的栅极氧化物厚度。

图8是根据一些实施例的半导体器件800的示意截面图。半导体器件800包括核心电路和I/O电路，例如如参考图2B或图7描述的。图8示出了I/O电路中的晶体管830和核心电路中的晶体管840。晶体管830是I/O电路中的电平上移电路或电平下移电路中的PMOS或NMOS晶体管，如参考图3或图5描述的。晶体管840是核心电路中的PMOS或NMOS晶体管。在一些实施例中，用基本相同的技术基本同时地制造晶体管830和840。具体地，晶体管830或840利用任何已知或将开发的技术形成在半导体衬底850的上方。栅极绝缘层，又称为栅极氧化物层834、844，分别形成在用于晶体管830、840的衬底上方。在一些实施例中，栅极绝缘层834或844包括二氧化硅。栅堆叠件835、845通过任何已知或将开发的技术分别形成在栅极绝缘层834和844上。在一些实施例中，栅堆叠件835、845包括多晶硅。每一个晶体管830和840分别包括掺杂的源极区和漏极区832、833和842、843，它们用任何已知或将开发的技术形成。在一些实施例中，间隔件836和846分别形成在栅堆叠件835、845的相对的侧壁上。晶体管830、840每一个也包括栅电极、源电极和漏电极，各自连接到栅堆叠件835或845、源极区832或833、和漏极区842或843。

在一些实施例中，用于在I/O电路和核心电路中的晶体管的栅极绝缘层834和844具有相同的厚度，从而省去了附加步骤，附加步骤指以其他方式要求的步骤，例如如果要求形成的一个栅极绝缘层如834比另一个栅极绝缘层如844厚。

上述方法实施例显示了示例性的步骤，但是它们并不是必须要求为按照示出的顺序实施。根据本发明实施例的精神和范围，可适当地增加步骤、替换步骤、改变步骤顺序和/或省略步骤。结合不同特征和/或不同实施例的实施例也在本发明的范围内并且对本领域技术人员在阅读完本发明申请后将是显而易见的。

根据一些实施例，一种电平移位电路包括第一电路、第二电路和输出电压控制电路。第一电路连接到输入节点、输出节点和第一供电电压节点，并且配置成根据施加到输入节点的输入电压将在输出节点的输出电压拉向第一供电电压。第二电路连接到第一电路、输出节点和第二供电电压节点，并且配置成根据来自第一电路的输入电压将输出电压拉向第二供电电压。输出电压控制电路连接到输出节点，并且配置成将输出电压控制在比第一电压到第二电压的范围更窄的范围内。

根据一些实施例，一种半导体器件包括核心电路和电平上移电路。电平上移电路具有输入节点和输出节点。输入节点连接到核心电路并且配置成从核心电路接收在地电平电压和第一供电电压之间摆动的输入信号。电平上移电路配置成在输出节点处产生在第二供电电压和中间电压中间摆动的输出信号。第二供电电压高于第一供电电压。中间电压在第二供电电压和地电平电压之间并且不同于第二供电电压和地电平电压。核心电路和电平上移电路包括具有相同厚度的栅极氧化物层的金属氧化物半导体(MOS)器件。

根据一些实施例，一种电平移位电路包括非反向输入节点、反向输入节点、非反向输出节点、反向输出节点、配置成接收第一供电电压的第一供电电压节点、配置成接收与第一供电电压不同的第二供电电压的第二供电电压节点以及第一到第六晶体管。第一晶体管具有连接到非反向输入节点的栅极，和连接在第一供电电压节点和反向输出节点之间的漏极和源极。第二晶体管具有连接到反向输入节点的栅极，和连接在第一供电电压节点和非反向输出节点之间的漏极和源极。第三晶体管具有连接到非反向输出节点的栅极，连接在第二供电电压节点和反向输出节点之间的漏极和源极。第四晶体管具有连接到反向输出节点的栅极，连接在第二供电电压节点和非反向输出节点之间的漏极和源极。第五晶体管以二级管连接方式连接在反向输出节点和第二供电电压节点之间。第六晶体管以二级管连接方式连接在非反向输出节点和第二供电电压节点之间。

应该理解，本领域技术人员可以容易地利用所公开的一个或多个实施例上面阐述的一个多个优点。在阅读完前述说明书后，本领域普通技术人员能够进行各种等效的变化、替换以及改变以及实现如在此概括公开的各种其他实施例。因此，旨在仅通过包含在所附权利要求和它的等效内的限定限制在此授权的保护。

Claims (20)

1.一种电平移位电路，包括：

输入节点；

输出节点；

第一电压节点，配置成接收第一电压；

第二电压节点，配置成接收与所述第一电压不同的第二电压；

第三电压节点，配置成接收第三电压；

第一电路，连接到所述输入节点、所述输出节点和所述第一电压节点，并且配置成根据施加到所述输入节点的输入电压将所述输出节点处的输出电压拉向所述第一电压；

第二电路，连接到所述第一电路、所述输出节点和所述第二电压节点，并且配置成根据来自所述第一电路的所述输入电压将所述输出电压拉向所述第二电压，所述第二电路包括第一晶体管，所述第一晶体管的源极连接至所述第二电压节点，所述第一晶体管的漏极连接至所述输出节点；

第二晶体管，所述第二晶体管的源极连接至所述第三电压节点，所述第二晶体管的栅极连接至所述第一晶体管的漏极，所述第二晶体管和所述第一晶体管具有不同的沟道类型；以及

输出电压控制电路，连接到所述输出节点，并且配置成将所述输出电压控制在比所述第一电压到所述第二电压的范围更窄的电压范围内。

2.根据权利要求1所述的电平移位电路，其中，

所述输出电压控制电路配置成将所述输出电压控制在所述第二电压和中间电压之间摆动；以及

所述中间电压在所述第一电压和所述第二电压之间并且不同于所述第一电压和所述第二电压。

3.根据权利要求2所述的电平移位电路，其中，

所述输出电压控制电路配置成响应在所述第一电压和所述第三电压之间摆动的所述输入电压，将所述输出电压控制在所述第二电压和所述中间电压之间摆动；以及

所述中间电压在所述第三电压的约90％到约110％之间。

4.根据权利要求2所述的电平移位电路，其中，所述输出电压控制电路包括：

第三晶体管，连接在所述输出节点和所述第一电路之间；以及

第四晶体管，连接在所述第二电压和所述输出节点之间，其中，所述中间电压与所述第三晶体管和所述第四晶体管的尺寸比相关。

5.根据权利要求1所述的电平移位电路，其中，

所述输出电压控制电路的至少一部分连接在所述输出节点和所述第一电路之间。

6.根据权利要求1所述的电平移位电路，其中，

所述输出电压控制电路的至少一部分连接在所述第二电压节点和所述输出节点之间。

7.一种半导体器件，包括：

核心电路；以及

电平上移电路，具有：

输入节点，连接到所述核心电路并且配置成从所述核心电路接收在地电平电压和第一供电电压之间摆动的输入信号，以及

输出节点；

其中，

通过输出电压控制电路，电平上移电路配置成在所述输出节点产生在第二供电电压和中间电压之间摆动的输出信号，

所述第二供电电压高于所述第一供电电压，

所述中间电压在所述第二供电电压和所述地电平电压之间并且不同于所述第二供电电压和所述地电平电压，并且，所述输出信号的电压摆动范围与所述地电平电压至所述第一供电电压的电压摆动范围相同；以及

所述核心电路和所述电平上移电路包括具有相同厚度的栅极氧化物层的金属氧化物半导体(MOS)器件。

8.根据权利要求7所述的半导体器件，进一步包括电平下移电路，具有：

输入节点，配置成从外部电路接收在所述第二供电电压和所述中间电压之间摆动的输入信号，以及

输出节点，连接到所述核心电路；

其中，

所述电平下移电路配置成在所述输出节点产生在所述地电平电压和所述第一供电电压之间摆动的输出信号，以及

所述电平下移电路包括具有栅极氧化物层的金属氧化物半导体(MOS)器件，所述电平下移电路的栅极氧化物层的厚度与所述核心电路和所述电平上移电路中的所述金属氧化物半导体器件的栅极氧化物层的厚度相同。

9.根据权利要求8所述的半导体器件，其中，

所述中间电压在所述第一供电电压的约90％到约110％之间。

10.根据权利要求8所述的半导体器件，其中，

所述电平上移电路和所述电平下移电路中的至少一个包括多个串联连接的电平移位级，每一个均配置成在低电压范围和高电压范围之间移位信号；以及

所述电平移位级包括金属氧化物半导体器件，所述金属氧化物半导体器件的栅极氧化物层的厚度与所述核心电路中的所述金属氧化物半导体器件的栅极氧化物层的厚度相同。

11.根据权利要求10所述的半导体器件，其中，

所述高电压范围的下限在所述低电压范围的上限的约90％到约110％之间。

12.根据权利要求10所述的半导体器件，其中，

所述电平移位级的配置相同。

13.一种电平移位电路，包括：

非反向输入节点和反向输入节点；

非反向输出节点和反向输出节点；

第一电压供电节点，配置成接收第一供电电压；

第二电压供电节点，配置成接收与所述第一供电电压不同的第二供电电压；

第三电压节点，配置成接收第三电压；

第一晶体管，具有：

栅极，连接到所述非反向输入节点，以及

漏极和源极，连接在所述第一电压供电节点和所述反向输出节点之间；

第二晶体管，具有：

栅极，连接到所述反向输入节点，以及

漏极和源极，连接在所述第一电压供电节点和所述非反向输出节点之间；

第三晶体管，具有：

栅极，连接到所述非反向输出节点，以及

漏极和源极，连接在所述第二供电电压节点和所述反向输出节点之间；

第四晶体管，具有：

栅极，连接到所述反向输出节点，以及

漏极和源极，连接在所述第二供电电压节点和所述非反向输出节点之间；

二级管连接式的第五晶体管，连接在所述反向输出节点和所述第二电压供电节点之间；以及

二级管连接式的第六晶体管，连接在所述非反向输出节点和所述第二电压供电节点之间；以及

第七晶体管，包括：

栅极，连接至所述第四晶体管的漏极；

源极，连接至所述第三电压节点，并且

所述第七晶体管和所述第四晶体管具有不同的沟道类型。

14.根据权利要求13所述的电平移位电路，进一步包括：

二级管连接式的第八晶体管，连接在所述反向输出节点和所述第一晶体管之间；以及

二级管连接式的第九晶体管，连接在所述非反向输出节点和所述第二晶体管之间。

15.根据权利要求14所述的电平移位电路，其中，

所述电平移位电路是电平上移电路，

所述第一晶体管，所述第二晶体管和所述第七晶体管是N沟道金属氧化物半导体(NMOS)晶体管，以及

所述第三晶体管到所述第六晶体管，所述第九晶体管是P沟道金属氧化物半导体(PMOS)晶体管。

16.根据权利要求14所述的电平移位电路，其中，

所述电平移位电路是电平下移电路，

所述第一晶体管，所述第二晶体管和所述第七晶体管是P沟道金属氧化物半导体晶体管，以及

所述第三晶体管到所述第六晶体管，所述第九晶体管是N沟道金属氧化物半导体晶体管。

17.根据权利要求14所述的电平移位电路，其中，

所述第一晶体管到所述第九晶体管是金属氧化物半导体(MOS)晶体管，以及

所述第八晶体管与所述第五晶体管的尺寸比和所述第八晶体管与所述第六晶体管的尺寸比在10:1到1:10之间。

18.根据权利要求17所述的电平移位电路，其中，

所述第一金属氧化物半导体晶体管到所述第九金属氧化物半导体晶体管具有相同厚度的栅极氧化物层。

19.根据权利要求13所述的电平移位电路，其中，

所述电平移位电路是电平上移电路，

所述第一晶体管和所述第二晶体管是N沟道金属氧化物半导体(NMOS)晶体管，以及

所述第三晶体管到所述第六晶体管是P沟道金属氧化物半导体(PMOS)晶体管。

20.根据权利要求13所述的电平移位电路，其中，

所述电平移位电路是电平下移电路，

所述第一晶体管和所述第二晶体管是P沟道金属氧化物半导体晶体管，以及

所述第三晶体管到所述第六晶体管是N沟道金属氧化物半导体晶体管。