KR20210065270A

KR20210065270A - 레벨 시프터 및 레벨 시프터의 동작 방법

Info

Publication number: KR20210065270A
Application number: KR1020190153711A
Authority: KR
Inventors: 이광찬; 오형석; 허정욱
Original assignee: 삼성전자주식회사
Priority date: 2019-11-26
Filing date: 2019-11-26
Publication date: 2021-06-04
Also published as: US11152924B2; US20210159891A1

Abstract

본 발명은 레벨 시프터에 관한 것이다. 본 발명의 레벨 시프터는 제1 접지 전압과 제1 전원 전압의 사이를 스윙하는 입력 전압을 수신하고, 입력 전압에 응답하여 제1 노드 및 제2 노드 중 하나의 노드를 제1 접지 전압이 공급되는 제1 접지 노드에 연결하도록 구성되는 입력 블록, 제2 접지 전압과 제2 전원 전압 사이를 스윙하는 상보적인 전압 레벨들을 제3 노드와 제4 노드에 저장하고, 하나의 노드를 통해 흐르는 전류에 응답하여 제3 노드와 제4 노드의 전압 레벨들을 서로 교환하도록 구성되는 시프팅(shifting) 블록, 입력 전압에 응답하여 제1 펄스 및 제2 펄스를 생성하도록 구성되는 펄스 생성기, 제1 펄스에 응답하여 제3 노드를 제1 접지 노드에 직접 연결하도록 구성되는 제1 트랜지스터, 그리고 제2 펄스에 응답하여 제4 노드를 제1 접지 노드에 직접 연결하도록 구성되는 제2 트랜지스터를 포함한다.

Description

레벨 시프터 및 레벨 시프터의 동작 방법{LEVEL SHIFTER AND OPERATING METHOD OF LEVEL SHIFTER}

본 발명은 레벨 시프터에 관한 것으로, 더 상세하게는 향상된 성능 및 향상된 신뢰도를 갖는 레벨 시프터 및 레벨 시프터의 동작 방법에 관한 것이다.

전자 장치들은 다양한 소자들을 포함할 수 있다. 다양한 소자들은 동일한 전압 도메인에서 동작할 수 있고, 서로 다른 전압 도메인들에서 동작할 수 있다. 동일한 전압 도메인에 속한 소자들은 동일한 전원 전압 및 동일한 접지 전압을 이용하여 동작할 수 있다. 서로 다른 전압 도메인들에 속한 소자들은 서로 다른 전원 전압들 및 서로 다른 접지 전압들을 이용하여 동작할 수 있다.

서로 다른 전압 도메인들에 속한 소자들 사이에서 신호들을 교환하기 위해, 레벨 시프터가 사용될 수 있다. 레벨 시프터는 하나의 전압 도메인에 속한 신호(예를 들어, 하나의 전원 전압 및 접지 전압 사이에서 스윙하는 신호)를 다른 하나의 전압 도메인에 속한 신호(예를 들어, 다른 하나의 전원 전압 및 다른 하나의 접지 전압 사이에서 스윙하는 신호)로 변환할 수 있다.

본 발명의 목적은 향상된 속도로 동작하고, 그리고 낮은 전압들에서도 동작하는 레벨 시프터 및 레벨 시프터의 동작 방법을 제공하는 데에 있다.

본 발명의 실시 예에 따른 레벨 시프터는 제1 접지 전압과 제1 전원 전압의 사이를 스윙하는 입력 전압을 수신하고, 입력 전압에 응답하여 제1 노드 및 제2 노드 중 하나의 노드를 제1 접지 전압이 공급되는 제1 접지 노드에 연결하도록 구성되는 입력 블록, 제2 접지 전압과 제2 전원 전압 사이를 스윙하는 상보적인 전압 레벨들을 제3 노드와 제4 노드에 저장하고, 하나의 노드를 통해 흐르는 전류에 응답하여 제3 노드와 제4 노드의 전압 레벨들을 서로 교환하도록 구성되는 시프팅(shifting) 블록, 입력 전압에 응답하여 제1 펄스 및 제2 펄스를 생성하도록 구성되는 펄스 생성기, 제1 펄스에 응답하여 제3 노드를 제1 접지 노드에 직접 연결하도록 구성되는 제1 트랜지스터, 그리고 제2 펄스에 응답하여 제4 노드를 제1 접지 노드에 직접 연결하도록 구성되는 제2 트랜지스터를 포함한다.

본 발명의 실시 예에 따른 레벨 시프터는 제1 접지 전압과 제1 전원 전압의 사이를 스윙하는 입력 전압을 수신하고, 입력 전압에 응답하여 제1 노드 및 제2 노드 중 하나의 노드를 제1 전원 전압이 공급되는 제1 전원 노드에 연결하도록 구성되는 입력 블록, 제2 접지 전압과 제2 전원 전압 사이를 스윙하는 상보적인 전압 레벨들을 제3 노드와 제4 노드에 저장하고, 하나의 노드를 통해 흐르는 전류에 응답하여 제3 노드와 제4 노드의 전압 레벨들을 서로 교환하도록 구성되는 시프팅(shifting) 블록, 입력 전압에 응답하여 제1 펄스 및 제2 펄스를 생성하도록 구성되는 펄스 생성기, 제1 펄스에 응답하여 제3 노드를 제1 전원 노드에 직접 연결하도록 구성되는 제1 트랜지스터, 그리고 제2 펄스에 응답하여 제4 노드를 제1 전원 노드에 직접 연결하도록 구성되는 제2 트랜지스터를 포함한다.

본 발명의 실시 예에 따른 레벨 시프터의 동작 방법은, 제1 접지 전압과 제1 전원 전압의 사이를 스윙하는 입력 전압을 수신하는 단계, 입력 전압의 제1 에지에 응답하여, 제2 접지 전압과 제2 전원 전압의 사이를 스윙하는 전압들을 저장하는 래치의 제1 노드에서 지속적인 전류의 흐름을 유발하고, 그리고 제1 노드를 정해진 시간 구간 동안 직접 바이어스하는 단계, 입력 전압의 제2 에지에 응답하여, 래치의 제2 노드에서 지속적인 전류의 흐름을 유발하고, 그리고 제2 노드를 정해진 시간 구간 동안 직접 바이어스하는 단계, 그리고 제1 노드 및 제2 노드 중 하나의 전압 레벨을 출력하는 단계를 포함한다.

본 발명에 따르면, 레벨 시프터는 원-샷 펄스를 이용하여 래치에 저장된 전압 레벨들을 빠르게 변경한다. 따라서, 향상된 속도로 동작하고, 그리고 낮은 전압들에서도 동작하는 레벨 시프터 및 레벨 시프터의 동작 방법이 제공된다.

도 1은 본 발명의 제1 실시 예에 따른 레벨 시프터를 보여준다.
도 2 및 도 3은 레벨 시프터의 전압들이 변화하는 예들을 보여준다.
도 4는 본 발명의 제2 실시 예에 따른 레벨 시프터를 보여준다.
도 5 및 도 6은 펄스 생성기 및 펄스 신호들의 예를 보여준다.
도 7 및 도 8은 레벨 시프터의 전압들이 변화하는 예들을 보여준다.
도 9는 본 발명의 제3 실시 예에 따른 레벨 시프터를 보여준다.
도 10 및 도 11은 레벨 시프터의 전압들이 변화하는 예들을 보여준다.
도 12는 본 발명의 제4 실시 예에 따른 레벨 시프터를 보여준다.
도 13은 및 도 14는 펄스 생성기 및 펄스 신호들의 예를 보여준다.
도 15 및 도 16은 레벨 시프터의 전압들이 변화하는 예들을 보여준다.
도 17은 레벨 시프터의 동작 방법의 예를 보여준다.
도 18 내지 도 24는 레벨 시프터를 포함하는 장치들의 예들을 보여준다.

도 1은 본 발명의 제1 실시 예에 따른 레벨 시프터(100)를 보여준다. 도 1을 참조하면, 레벨 시프터(100)는 입력 블록(110), 시프팅 블록(120), 신호 전달 블록(130), 그리고 출력 블록(140)을 포함할 수 있다. 레벨 시프터(100)는 제1 전원 전압(VDD1) 및 제1 접지 전압(VSS1)의 전압 도메인에 기반한 입력 전압(VI)을 제2 전원 전압(VDD2) 및 제2 접지 전압(VSS2)의 전압 도메인에 기반한 출력 전압(VO)으로 변환할 수 있다.

입력 전압(VI)은 제1 전원 전압(VDD1) 및 제1 접지 전압(VSS1) 사이를 스윙하는 신호일 수 있다. 출력 전압(VO)은 제2 전원 전압(VDD2) 및 제2 접지 전압(VSS2) 사이를 스윙하는 신호일 수 있다. 제2 전원 전압(VDD2)은 제1 전원 전압(VDD1)보다 고전압이고, 제2 접지 전압(VSS2)은 제1 접지 전압(VSS1)보다 고전압일 수 있다.

레벨 시프터(100)는 입력 노드(NI)에서 입력 전압(VI)을 수신할 수 있다. 입력 노드(NI)의 입력 전압(VI)은 입력 블록(110)에 전달될 수 있다. 입력 블록(110)은 입력 전압(VI)을 수신하는 제1 입력 트랜지스터(111), 입력 전압(VI)을 수신하고, 그리고 입력 전압(VI)을 반전하여 출력하는 입력 인버터(112), 그리고 입력 인버터(112)의 출력, 즉 입력 전압(VI)의 반전 신호를 수신하는 제2 입력 트랜지스터(113)를 포함할 수 있다.

제1 입력 트랜지스터(111)는 제1 노드(N1) 및 제1 접지 전압(VSS1)이 공급되는 제1 접지 노드의 사이에 연결될 수 있다. 제1 노드(N1)의 전압은 제1 전압(V1)일 수 있다. 제2 입력 트랜지스터(113)는 제2 노드(N2) 및 제1 접지 노드의 사이에 연결될 수 있다. 제2 노드(N2)의 전압은 제2 전압(V2)일 수 있다. 입력 인버터(112)는 제1 전원 전압(VDD1)이 공급되는 제1 전원 노드 및 제1 접지 노드의 사이에 연결될 수 있다.

입력 전압(VI)이 하이 레벨(예를 들어, 제1 전원 전압(VDD1))일 때, 제1 입력 트랜지스터(111)는 제1 노드(N1)로부터 제1 접지 노드로 전류를 유출할 수 있다. 입력 전압(VI)이 로우 레벨(예를 들어, 제1 접지 전압(VSS1))일 때, 제2 입력 트랜지스터(113)는 제2 노드(N2)로부터 전류를 유출할 수 있다.

시프팅 블록(120)은 제1 노드(N1) 및 제2 노드(N2)에 연결될 수 있다. 제1 노드(N1)를 통해 전류가 유출되고, 그리고 제2 노드(N2)를 통해 전류가 유출되는 것에 응답하여, 시프팅 블록(120)은 입력 전압(VI)의 스윙 타이밍들에 동기되어, 제2 전원 전압(VDD2) 및 제2 접지 전압(VSS2)의 사이를 스윙하는 전압을 생성할 수 있다.

시프팅 블록(120)은 제2 접지 전압(VSS2)에 응답하여 동작하고, 그리고 제1 노드(N1) 및 제3 노드(N3)의 사이에 연결된 제1 시프팅 트랜지스터(121), 제2 접지 전압(VSS2)에 응답하여 동작하고, 그리고 제2 노드(N2) 및 제4 노드(N4)의 사이에 연결된 제2 시프팅 트랜지스터(122)를 포함할 수 있다.

시프팅 블록(120)은 제2 접지 전압(VSS2)이 공급되는 제2 접지 노드와 제3 노드(N3)의 사이에 연결되고 그리고 제2 접지 노드에 연결된 게이트를 구비한 제3 시프팅 트랜지스터(123), 그리고 제2 접지 노드와 제4 노드(N4)의 사이에 연결되고 그리고 제2 접지 노드에 연결된 게이트를 구비한 제4 시프팅 트랜지스터(124)를 더 포함할 수 있다.

시프팅 블록(120)은 시프팅 래치(127)를 더 포함할 수 있다. 시프팅 래치(127)는 제2 전원 전압(VDD2)이 공급되는 제2 전원 노드와 제3 노드의 사이에 연결되고 그리고 제4 노드(N4)에 연결된 게이트를 구비한 제5 시프팅 트랜지스터(125), 그리고 제2 전원 노드와 제4 노드(N4)의 사이에 연결되고 그리고 제3 노드(N3)에 연결된 게이트를 구비한 제6 시프팅 트랜지스터(126)를 포함할 수 있다.

제3 시프팅 트랜지스터(123) 및 제4 시프팅 트랜지스터(124)는 다이오드들로 동작할 수 있다. 제3 시프팅 트랜지스터(123)는 제3 노드(N3)에 제2 접지 전압(VSS2), 예를 들어 제2 접지 전압(VSS2)에서 제3 시프팅 트랜지스터(123)의 문턱 전압을 감한 전압을 인가할 수 있다.

제3 시프팅 트랜지스터(123)는 제3 노드(N3)의 제3 전압(V3)이 제2 접지 전압(VSS2), 예를 들어 제2 접지 전압(VSS2)에서 제3 시프팅 트랜지스터(123)의 문턱 전압을 감한 전압보다 낮아지지 않도록 제3 전압(V3)을 제어할 수 있다. 마찬가지로, 제4 시프팅 트랜지스터(124)는 제4 노드(N4)의 제4 전압(V4)이 제2 접지 전압(VSS2), 예를 들어 제2 접지 전압(VSS2)에서 제4 시프팅 트랜지스터(124)의 문턱 전압을 감한 전압보다 낮아지지 않도록 제4 전압(V4)을 제어할 수 있다.

제1 시프팅 트랜지스터(121)는 제1 입력 트랜지스터(111)가 제1 전원 전압(VDD1) 이하의 전압들에서 동작하고, 그리고 시프팅 래치(127)가 제2 접지 전압(VSS2), 예를 들어 제2 접지 전압(VSS2)으로부터 제3 시프팅 트랜지스터(123)의 문턱 전압을 감한 전압 이상에서 동작하도록, 입력 블록(110)의 전압 도메인과 래치(127)의 전압 도메인을 분리할 수 있다. 마찬가지로, 제2 시프팅 트랜지스터(122)는 입력 블록(110)의 전압 도메인과 래치(127)의 전압 도메인을 분리할 수 있다.

제3 노드(N3)의 제3 전압(V3) 및 제4 노드(N4)의 제4 전압(V4)이 제2 접지 전압(VSS2)에서 제3 시프팅 트랜지스터(123) 및 제4 시프팅 트랜지스터(124)의 문턱 전압들을 각각 감한 전압들보다 낮아지지 않으므로, 시프팅 래치(127)는 제2 접지 전압(VSS2) 및 제2 전원 전압(VDD2)에 기반한 전압 도메인에서 동작할 수 있다.

제3 노드(N3)의 제3 전압(V3) 또는 제4 노드(N4)의 제4 전압(V4)은 제2 전원 전압(VDD2) 내지 제2 접지 전압(VSS2)의 범위에 속할 수 있다. 제1 시프팅 트랜지스터(121) 및 제1 입력 트랜지스터(111)는 제2 전원 전압(VDD2) 및 제1 접지 전압(VSS1)에 의해 바이어스될 수 있다. 즉, 제1 시프팅 트랜지스터(121) 및 제1 입력 트랜지스터(111)는 고전압에 의한 스트레스를 경험할 수 있다.

고전압의 스트레스를 견디기 위하여, 제1 시프팅 트랜지스터(121) 및 제1 입력 트랜지스터(111)는 고전압 트랜지스터들로 구현될 수 있다. 예를 들어, 제1 시프팅 트랜지스터(121)는 LDPMOS(Lateral Diffusion PMOS)이고, 제1 입력 트랜지스터(111)는 LDNMOS(Lateral Diffusion NMOS)일 수 있다. 마찬가지로, 제2 시프팅 트랜지스터(122)는 LDPMOS이고, 제2 입력 트랜지스터(113)는 LDNMOS일 수 있다.

입력 전압(VI)이 하이 레벨(예를 들어, 제1 전원 전압(VDD1))일 때, 제1 입력 트랜지스터(111)가 제1 노드(N1)로부터 전류를 유출할 수 있다. 제1 입력 트랜지스터(111)가 제1 노드(N1)로부터 전류를 유출할 때, 제3 노드(N3)의 제3 전압(V3)이 감소(예를 들어, 제2 접지 전압(VSS2)의 로우 레벨로)할 수 있다. 제3 노드(N3)의 제3 전압(V3)이 감소함에 따라, 시프팅 래치(127)의 제6 시프팅 트랜지스터(126)가 턴-온 될 수 있다.

제6 시프팅 트랜지스터(126)가 턴-온 됨에 따라, 제4 노드(N4)의 제4 전압(V4)이 상승(예를 들어, 제2 전원 전압(VDD2)의 하이 레벨로)할 수 있다. 제4 전압(V4)이 상승함에 따라, 시프팅 래치(127)의 제5 시프팅 트랜지스터(125)는 턴-오프 될 수 있다. 즉, 입력 전압(VI)이 하이 레벨(예를 들어, 제1 전원 전압(VDD1))일 때, 제3 노드(N3)는 로우 레벨(예를 들어, 제2 접지 전압(VSS2))을 저장하고, 제4 노드(N4)는 하이 레벨(예를 들어, 제2 전원 전압(VDD2))을 저장할 수 있다.

입력 전압(VI)이 로우 레벨(예를 들어, 제1 접지 전압(VSS1))일 때, 제2 입력 트랜지스터(113)가 제2 노드(N2)로부터 전류를 유출할 수 있다. 제2 입력 트랜지스터(113)가 제2 노드(N2)로부터 전류를 유출할 때, 제4 노드(N4)의 제4 전압(V4)이 감소(예를 들어, 제2 접지 전압(VSS2)의 로우 레벨로)할 수 있다. 제4 노드(N4)의 제4 전압(V4)이 감소함에 따라, 시프팅 래치(127)의 제5 시프팅 트랜지스터(125)가 턴-온 될 수 있다.

제5 시프팅 트랜지스터(125)가 턴-온 됨에 따라, 제3 노드(N3)의 제3 전압(V3)이 상승(예를 들어, 제2 전원 전압(VDD2)의 하이 레벨로)할 수 있다. 제3 전압(V3)이 상승함에 따라, 시프팅 래치(127)의 제6 시프팅 트랜지스터(126)는 턴-오프 될 수 있다. 즉, 입력 전압(VI)이 로우 레벨(예를 들어, 제1 접지 전압(VSS1))일 때, 제3 노드(N3)는 하이 레벨(예를 들어, 제2 전원 전압(VDD2))을 저장하고, 제4 노드(N4)는 로우 레벨(예를 들어, 제2 접지 전압(VSS2))을 저장할 수 있다.

즉, 입력 전압(VI)이 제1 전원 전압(VDD1)의 하이 레벨과 제1 접지 전압(VSS1)의 로우 레벨을 스윙할 때, 제3 노드(N3)의 제3 전압(V3)은 제2 접지 전압(VSS2)의 로우 레벨과 제2 전원 전압(VDD2)의 하이 레벨을 스윙하고, 그리고 제4 노드(N4)의 제4 전압(V4)은 제2 전원 전압(VDD2)의 하이 레벨과 제2 접지 전압(VSS2)의 로우 레벨을 스윙할 수 있다.

신호 전달 블록(130)은 제3 노드(N3)의 제3 전압(V3) 및 제4 노드(N4)의 제4 전압(V4)을 전달할 수 있다. 신호 전달 블록(130)은 제1 신호 전달 트랜지스터(131), 제2 신호 전달 트랜지스터(132), 그리고 신호 전달 래치(135)를 포함할 수 있다.

제1 신호 전달 트랜지스터(131)는 제2 전원 노드와 신호 전달 래치(135)의 일 단의 사이에 연결되고, 그리고 제3 노드(N3)의 제3 전압(V3)에 응답하여 동작할 수 있다. 제2 신호 전달 트랜지스터(132)는 제2 전원 노드와 신호 전달 래치(135)의 타 단의 사이에 연결되고, 그리고 제4 노드(N4)의 제4 전압(V4)에 응답하여 동작할 수 있다.

신호 전달 래치(135)는 신호 전달 래치(135)의 일 단과 제2 접지 노드의 사이에 연결되고 그리고 신호 전달 래치(135)의 타 단에 연결된 게이트를 구비한 제3 신호 전달 트랜지스터(133), 그리고 신호 전달 래치(135)의 타 단과 제2 접지 노드의 사이에 연결되고 그리고 신호 전달 래치(135)의 일 단에 연결된 게이트를 구비한 제4 신호 전달 트랜지스터(134)를 포함할 수 있다.

제1 신호 전달 트랜지스터(131)는 제3 노드(N3)의 제3 전압(V3)에 응답하여 신호 전달 래치(135)의 일 단에 전류를 공급할 수 있다. 제2 신호 전달 트랜지스터(132)는 제4 노드(N4)의 제4 전압(V4)에 응답하여 신호 전달 래치(135)의 타 단에 전류를 공급할 수 있다. 신호 전달 래치(135)의 일 단의 전압은 제4 노드(N4)의 제4 전압(V4)의 변화를 추종하고, 그리고 신호 전달 래치(135)의 타 단의 전압은 제3 노드(N3)의 제3 전압(V3)의 변화를 추종할 수 있다.

출력 블록(140)은 제1 출력 인버터(141) 및 제2 출력 인버터(142)를 포함할 수 있다. 제2 출력 인버터(142)의 출력은 출력 노드(NO)로 연결되며, 출력 전압(VO)으로 출력될 수 있다.

예시적으로, 신호 전달 블록(130)은 생략될 수 있다. 신호 전달 블록(130)이 생략되고, 출력 블록(140)은 제4 노드(N4)의 제4 전압(V4)을 수신하도록 수정될 수 있다. 다른 예로서, 신호 전달 블록(130)과 시프팅 블록(120)의 사이에 적어도 하나의 인버터가 추가될 수 있다. 또한, 출력 블록(140)은 적어도 하나의 인버터를 포함하도록 수정될 수 있다.

시프팅 블록(120)의 후단(예를 들어, 도 1의 신호 전달 블록(130) 및 출력 블록(140)과 같은)은 제3 노드(N3)의 제3 전압(V3) 또는 제4 노드(N4)의 제4 전압(V4)을 입력으로 수신할 수 있다. 시프팅 블록(120)의 후단은 입력 전압(VI)의 전압 변화를 추종하는 출력 전압(VO)을 출력하도록 구성될 수 있다.

레벨 시프터(100)의 출력 전압(VO)은 입력 전압(VI)의 전압 변화를 추종하여야 한다. 이를 위해, 우선 제1 노드(N1)의 제1 전압(V1)이 입력 전압(VI)의 전압 변화를 상보적으로 추종하고, 그리고 제2 노드(N2)의 제2 전압(V2)이 입력 전압(VI)의 전압 변화를 추종하여야 한다.

입력 전압(VI)이 로우 레벨로부터 하이 레벨로 천이할 때, 제1 노드(N1)는 제1 입력 트랜지스터(111)를 통해 제1 접지 노드에 직접 연결된다. 따라서, 제1 노드(N1)의 제1 전압(V1)은 제1 접지 전압(VSS1)으로 빠르게 방전될 수 있다.

반면, 입력 전압(VI)이 하이 레벨로부터 로우 레벨로 천이할 때, 제1 노드(N1)는 제2 전원 노드로부터 제5 시프팅 트랜지스터(125) 및 제1 시프팅 트랜지스터(121)를 통해 전달되는 전류에 의해 하이 레벨로 천이하여야 한다. 위에서 언급된 바와 같이, 제1 입력 트랜지스터(111) 및 제1 시프팅 트랜지스터(121)는 각각 LDNMOS 및 LDPMOS일 수 있다.

LDNMOS 및 LDPMOS는 통상적인 NMOS 및 PMOS 트랜지스터들보다 큰 사이즈를 가지며, 통상적인 NMOS 및 PMOS 트랜지스터들의 커패시턴스들보다 큰 커패시턴스들을 갖는다. 따라서, 제1 노드(N1)의 제1 전압(V1)의 로우 레벨로부터 하이 레벨로의 천이는 로우 레벨로부터 하이 레벨로의 천이보다 더 긴 시간을 필요로 한다.

마찬가지로, 제2 노드(N2)의 제2 전압(V2)의 로우 레벨로부터 하이 레벨로의 천이는 하이 레벨로부터 로우 레벨로의 천이보다 더 긴 시간을 필요로 한다. 이러한 비대칭성은 레벨 시프터(100)의 속도를 저해하고, 그리고 신뢰도를 저해할 수 있다.

입력 전압(VI)이 로우 레벨로부터 하이 레벨로 천이할 때, 제1 노드(N1)의 제1 전압(V1)은 빠르게 로우 레벨로 천이할 수 있다. 제1 노드(N1)의 제1 전압(V1)이 로우 레벨이 되면, 제3 노드(N3)의 제3 전압(V3)이 낮아지기 시작할 수 있다. 제3 노드(N3)의 제3 전압(V3)이 로우 레벨이 되면, 제6 시프팅 트랜지스터(226)가 턴-온 되고, 그리고 제4 노드(N4)의 제4 전압(V4)이 상승하기 시작할 수 있다.

그러나 위에서 언급된 바와 같이, 제1 시프팅 트랜지스터의 커패시턴스는 다른 트랜지스터들의 커패시턴스들보다 크다. 따라서, 제3 노드(N3)의 제3 전압(V3)은 천천히 하강하고(제1 시프팅 트랜지스터(221)가 LDPMOS가 아닌 통상적인 PMOS인 경우와 비교하여), 제4 노드(N4)의 전압이 상승하기 시작하는 타이밍은 지연될 수 있다. 따라서, 제2 노드(N2)의 전압이 상승하기 시작하는 타이밍 또한 지연될 수 있다.

상술된 바와 같이, 레벨 시프터(100)는 고전압의 스트레스를 견디기 위하여 LDPMOS 또는 LDNMOS를 사용하여야 한다. 그러나 LDPMOS 또는 LSNMOS의 사용은 레벨 시프터(100)의 동작 속도를 저해하고, 그리고 신뢰성을 저해할 수 있다.

도 2는 도 1의 레벨 시프터(100)의 전압들이 변화하는 예들을 보여준다. 도 2에서, 가로축은 시간을 가리키고, 세로축은 신호들의 전압 레벨들을 가리킨다. 도 2는 제2 전원 전압(VDD2)과 제2 접지 전압(VSS2)의 차이가 4.5V이고, 그리고 제1 전원 전압(VDD1)이 4.8V인 때의 시뮬레이션 결과를 보여준다.

도 1 및 도 2를 참조하면, 입력 전압(VI), 제1 노드(N1)의 제1 전압(V1), 제2 노드(N2)의 제2 전압(V2), 제3 노드(N3)의 제3 전압(V3), 제4 노드(N4)의 제4 전압(V4), 그리고 출력 전압(VO)이 도시된다.

도 2에 도시된 바와 같이, 입력 전압(VI)이 로우 레벨로부터 하이 레벨로 천이할 때, 제1 전압(V1)은 상대적으로 빠르게 하이 레벨로부터 로우 레벨로 천이한다. 반면, 제2 전압(V2)은 상대적으로 느리게 로우 레벨로부터 하이 레벨로 천이한다. 제2 전압(V2)이 느리게 로우 레벨로부터 하이 레벨로 천이함에 따라, 제3 전압(V3) 및 제4 전압(V4)의 변화가 지연되고, 출력 전압(VO)이 로우 레벨로부터 하이 레벨로 천이하는 시점이 입력 전압(VI)이 로우 레벨로부터 하이 레벨로 천이하는 시점보다 지연될 수 있다.

마찬가지로, 입력 전압(VI)이 하이 레벨로부터 로우 레벨로 천이할 때, 제2 전압(V2)은 상대적으로 빠르게 하이 레벨로부터 로우 레벨로 천이한다. 반면, 제1 전압(V1)은 상대적으로 느리게 로우 레벨로부터 하이 레벨로 천이한다. 제1 전압(V1)이 느리게 로우 레벨로부터 하이 레벨로 천이함에 따라, 제3 전압(V3) 및 제4 전압(V4)의 변화가 지연되고, 출력 전압(VO)이 하이 레벨로부터 로우 레벨로 천이하는 시점이 입력 전압(VI)이 하이 레벨로부터 로우 레벨로 천이하는 시점보다 지연될 수 있다.

도 3은 도 1의 레벨 시프터(100)의 전압들이 변화하는 다른 예들을 보여준다. 도 3은 제2 전원 전압(VDD2)과 제2 접지 전압(VSS2)의 차이가 2V이고, 그리고 제1 전원 전압(VDD1)이 2V인 때의 시뮬레이션 결과를 보여준다.

도 1 및 도 3을 참조하면, 입력 전압(VI), 제1 노드(N1)의 제1 전압(V1), 제2 노드(N2)의 제2 전압(V2), 제3 노드(N3)의 제3 전압(V3), 제4 노드(N4)의 제4 전압(V4), 그리고 출력 전압(VO)이 도시된다.

도 1 및 도 3을 참조하면, 입력 전압(VI)이 로우 레벨로부터 하이 레벨로 천이할 때, 제1 전압(V1)은 하이 레벨로부터 로우 레벨로 천이한다. 그러나 제2 전압(V2)은 하이 레벨로 천이하지 못할 수 있다. 제2 전압(V2)이 하이 레벨로 천이하는 것을 실패함에 따라, 제3 전압(V3) 및 제4 전압(V4) 또한 천이에 실패하고, 레벨 시프터(100)는 오동작할 수 있다.

상술된 바와 같이, 제1 시프팅 트랜지스터(121) 및 제2 시프팅 트랜지스터(122)의 커패시턴스들은 레벨 시프터(100)의 동작을 지연하고, 또는 레벨 시프터(100)의 오동작을 유발할 수 있다.

도 4는 본 발명의 제2 실시 예에 따른 레벨 시프터(200)를 보여준다. 도 4를 참조하면, 레벨 시프터(200)는 입력 블록(210), 시프팅 블록(220), 신호 전달 블록(230), 그리고 출력 블록(240)을 포함할 수 있다. 레벨 시프터(200)는 제1 전원 전압(VDD1) 및 제1 접지 전압(VSS1)의 전압 도메인에 기반한 입력 전압(VI)을 제2 전원 전압(VDD2) 및 제2 접지 전압(VSS2)의 전압 도메인에 기반한 출력 전압(VO)으로 변환할 수 있다.

입력 블록(210)은 제1 입력 트랜지스터(211), 입력 인버터(212), 그리고 제2 입력 트랜지스터(213)를 포함할 수 있다. 입력 블록(210)은 도 1의 입력 블록(110)과 동일한 구조를 갖고, 그리고 동일하게 동작할 수 있다. 따라서, 도 1의 입력 블록(110)과 연관되어 제시된 설명이 동일하게 적용될 수 있으며, 중복되는 설명은 생략된다.

시프팅 블록(220)은 제1 시프팅 트랜지스터(221), 제2 시프팅 트랜지스터(222), 제3 시프팅 트랜지스터(223), 제4 시프팅 트랜지스터(224), 그리고 시프팅 래치(227)를 포함할 수 있다. 시프팅 래치(227)는 제5 시프팅 트랜지스터(225) 및 제6 시프팅 트랜지스터(226)를 포함할 수 있다.

시프팅 블록(220)은 제1 트랜지스터(T1) 및 제2 트랜지스터(T2)와 연관되는 것을 제외하면, 도 1의 입력 블록(110)과 동일한 구조를 갖고, 그리고 동일하게 동작할 수 있다. 따라서, 제1 트랜지스터(T1) 및 제2 트랜지스터(T2)와 연관된 설명을 제외하면 도 1의 시프팅 블록(120)과 연관되어 제시된 설명이 동일하게 적용될 수 있으며, 중복되는 설명은 생략된다.

신호 전달 블록(230)은 제1 신호 전달 트랜지스터(231), 제2 신호 전달 트랜지스터(232), 그리고 신호 전달 래치(235)를 포함할 수 있다. 신호 전달 래치(235)는 제3 신호 전달 트랜지스터(233) 및 제4 신호 전달 트랜지스터(234)를 포함할 수 있다. 신호 전달 블록(230)은 도 1의 신호 전달 블록(130)과 동일한 구조를 갖고, 그리고 동일하게 동작할 수 있다. 따라서, 도 1의 신호 전달 블록(130)과 연관되어 제시된 설명이 동일하게 적용될 수 있으며, 중복되는 설명은 생략된다.

출력 블록(240)은 제1 출력 인버터(241) 및 제2 출력 인버터(242)를 포함할 수 있다. 출력 블록(240)은 도 1의 출력 블록(140)과 동일한 구조를 갖고, 그리고 동일하게 동작할 수 있다. 따라서, 도 1의 출력 블록(140)과 연관되어 제시된 설명이 동일하게 적용될 수 있으며, 중복되는 설명은 생략된다.

도 1의 레벨 시프터(100)와 비교하면, 레벨 시프터(200)는 제1 트랜지스터(T1), 제2 트랜지스터(T2), 그리고 펄스 생성기(250)를 더 포함할 수 있다. 제1 트랜지스터(T1) 및 제2 트랜지스터(T2)는 LDNMOS일 수 있다. 제1 트랜지스터(T1)는 제3 노드(N3)와 제1 접지 전압(VSS1)이 공급되는 제1 접지 노드의 사이에 연결될 수 있다. 제1 트랜지스터(T1)는 펄스 생성기(250)로부터 전달되는 제1 펄스 신호(P1)에 응답하여, 제3 노드(N3)를 제1 접지 노드에 직접 연결할 수 있다.

제2 트랜지스터(T2)는 제4 노드(N4)와 제1 접지 노드의 사이에 연결될 수 있다. 제2 트랜지스터(T2)는 펄스 생성기(250)로부터 전달되는 제2 펄스 신호(P2)에 응답하여, 제4 노드(N4)를 제1 접지 노드에 직접 연결할 수 있다. 제1 펄스 신호(P1) 및 제2 펄스 신호(P2)의 각각은 일시적으로 활성 레벨(예를 들어, 하이 레벨 또는 로우 레벨)을 갖고, 이후에 비활성 레벨(예를 들어, 로우 레벨 또는 하이 레벨)을 갖는 원-샷 펄스일 수 있다.

따라서, 제1 트랜지스터(T1)는 제1 펄스 신호(P1)에 응답하여 제3 노드(N3)를 제1 접지 노드에 일시적으로 직접 연결할 수 있다. 또한, 제2 트랜지스터(T2)는 제2 펄스 신호(P2)에 응답하여 제4 노드(N4)를 제1 접지 노드에 일시적으로 직접 연결할 수 있다.

일시적인 시간 구간은, 예를 들어, 입력 전압(VI)이 스윙하는 듀티 시간보다 짧은 시간 구간을 가리킬 수 있다. 듀티 시간은 주기적으로 하이 레벨 및 로우 레벨의 사이를 스윙하는 신호가 하이 레벨(또는 로우 레벨)을 갖는 시간 구간을 가리킬 수 있다.

펄스 생성기(250)는 입력 노드(NI)로부터 입력 전압(VI)을 수신할 수 있다. 펄스 생성기(250)는 입력 전압(VI)에 응답하여 제1 펄스 신호(P1) 및 제2 펄스 신호(P2)를 생성할 수 있다.

도 5는 도 4의 펄스 생성기(250)의 예를 보여준다. 도 4 및 도 5를 참조하면, 펄스 생성기(250)는 제1 인버터(IV1), 제2 인버터(IV2), 제3 인버터(IV3), 제4 인버터(IV4), 제5 인버터(IV5), 제6 인버터(IV6), 제7 인버터(IV7), 지연기(D), 제1 논리 게이트(LG1), 그리고 제2 논리 게이트(LG2)를 포함할 수 있다.

제1 인버터(IV1)는 입력 전압(VI)을 수신하고, 그리고 입력 전압(VI)을 반전하여 제2 신호(S2)로 출력할 수 있다. 제2 인버터(IV2)는 입력 전압(VI)을 수신하고, 그리고 입력 전압(VI)을 반전하여 제2 신호(S2)로 출력할 수 있다. 제3 인버터(IV3)는 제1 신호(S1)를 수신하고, 그리고 제1 신호(S1)를 반전하여 제3 신호(S3)로 출력할 수 있다.

지연기(D)는 제2 신호(S2)를 지연하여 제4 신호(S4)로 출력할 수 있다. 지연기(D)의 지연량은 제1 펄스 신호(P1) 및 제2 펄스 신호(P2)가 활성 레벨을 갖는 일시적인 시간 구간을 결정할 수 있다. 제4 인버터(IV4)는 제4 신호(S4)를 반전하여 제5 신호(S5)로 출력할 수 있다. 제5 인버터(IV5)는 제5 신호(S5)를 반전하여 제6 신호(S6)로 출력할 수 있다.

제1 논리 게이트(LG1)는 제3 신호(S3) 및 제6 신호(S6)에 대해 부정 논리곱 연산을 수행하고, 그리고 연산의 결과를 제7 신호(S7)로 출력할 수 있다. 제6 인버터(IV6)는 제7 신호(S7)를 반전하여 제1 펄스 신호(P1)로 출력할 수 있다. 제2 논리 게이트(LG2)는 제1 신호(S1) 및 제5 신호(S5)에 대해 부정 논리곱 연산을 수행하고, 그리고 연산의 결과를 제8 신호(S8)로 출력할 수 있다. 제7 인버터(IV7)는 제8 신호(S8)를 반전하여 제2 펄스 신호(P2)로 출력할 수 있다.

도 6은 도 5의 펄스 생성기(250)가 제1 펄스 신호(P1) 및 제2 펄스 신호(P2)를 생성하는 예를 보여준다. 도 6에서, 가로축은 시간을 가리키고, 세로축은 신호들의 전압 레벨들을 가리킨다. 도 4, 도 5 및 도 6을 참조하면, 입력 전압(VI)은 하이 레벨과 로우 레벨의 사이를 스윙할 수 있다. 제3 신호(S3)는 입력 전압(VI)과 동일한 파형을 가질 수 있다.

제1 신호(S1) 및 제2 신호(S2)는 입력 전압(VI)의 파형과 상보적인 파형들을 가질 수 있다. 제4 신호(S4) 및 제6 신호(S6)는 제2 신호(S2)가 지연기(D)에 의해 지연된 형태의 파형들을 가질 수 있다. 제5 신호(S5)는 제4 신호(S4)의 파형과 상보적인 파형을 가질 수 있다.

제7 신호(S7)는 제3 신호(S3) 및 제6 신호(S6) 모두가 하이 레벨을 가질 때에만 로우 레벨을 가질 수 있다. 제1 펄스 신호(P1)는 제7 신호(S7)의 파형과 상보적인 파형을 가질 수 있다. 즉, 제1 펄스 신호(P1)는 입력 전압(VI)의 상승 에지(예를 들어, 로우 레벨로부터 하이 레벨로 천이하는 타이밍)에 동기되어 일시적으로(예를 들어, 지연기(D)의 지연량 만큼) 활성화될 수 있다.

제8 신호(S8)는 제1 신호(S1) 및 제5 신호(S5) 모두가 하이 레벨을 가질 때에만 로우 레벨을 가질 수 있다. 제2 펄스 신호(P2)는 제8 신호(S8)의 파형과 상보적인 파형을 가질 수 있다. 즉, 제2 펄스 신호(P2)는 입력 전압(VI)의 하강 에지(예를 들어, 하이 레벨로부터 로우 레벨로 천이하는 타이밍)에 동기되어 일시적으로(예를 들어, 지연기(D)의 지연량 만큼) 활성화될 수 있다.

입력 전압(VI)의 상승 에지에 동기되어 제1 펄스 신호(P1)가 활성화되면, 제1 트랜지스터(T1)는 제3 노드(N3)를 제1 접지 전압(VSS1)이 공급되는 제1 접지 노드에 연결할 수 있다. 따라서, 제6 시프팅 트랜지스터(226)는 입력 전압(VI)의 상승 에지에 동기되어 빠르게 턴-온 되고, 제2 노드(N2)에 전류를 공급하기 시작할 수 있다. 따라서, 제2 노드(N2)의 전압이 하이 레벨로 천이하는 시점이 당겨질(advanced) 수 있다.

마찬가지로, 입력 전압(VI)의 하강 에지에 동기되어 제2 펄스 신호(P2)가 활성화되면, 제2 트랜지스터(T2)는 제4 노드(N4)를 제1 접지 노드에 연결할 수 있다. 따라서, 제5 시프팅 트랜지스터(225)는 입력 전압(VI)의 하강 에지에 동기되어 빠르게 턴-온 되고, 제1 노드(N1)에 전류를 공급하기 시작할 수 있다. 따라서, 제2 노드(N2)의 전압이 하이 레벨로 천이하는 시점이 당겨질(advanced) 수 있다.

본 발명의 실시 예에 따른 레벨 시프터(200)는 입력 전압(VI)이 천이하는 타이밍에 펄스 신호를 생성하고, 그리고 펄스 신호를 이용하여 시프팅 블록(220)의 시프팅 래치(227)에 저장된 전압 레벨들을 빠르게 갱신할 수 있다. 따라서, 레벨 시프터(200)의 동작 속도가 향상되고, 그리고 신뢰성이 향상될 수 있다.

도 7은 도 4의 레벨 시프터(200)의 전압들이 변화하는 예들을 보여준다. 도 7에서, 가로축은 시간을 가리키고, 세로축은 신호들의 전압 레벨들을 가리킨다. 도 7은 제2 전원 전압(VDD2)과 제2 접지 전압(VSS2)의 차이가 4.5V이고, 그리고 제1 전원 전압(VDD1)이 4.8V인 때의 시뮬레이션 결과를 보여준다.

도 4 및 도 7을 참조하면, 입력 전압(VI), 제1 펄스 신호(P1), 제2 펄스 신호(P2), 제1 노드(N1)의 제1 전압(V1), 제2 노드(N2)의 제2 전압(V2), 제3 노드(N3)의 제3 전압(V3), 제4 노드(N4)의 제4 전압(V4), 그리고 출력 전압(VO)이 도시된다.

입력 전압(VI)이 로우 레벨로부터 하이 레벨로 천이한 때에, 제1 펄스 신호(P1)가 활성화된 후 비활성화될 수 있다. 제1 펄스 신호(P1)가 활성화됨에 따라, 도 2에 도시된 예와 비교하여, 제2 전압(V2)이 더 빠른 속도로 로우 레벨로부터 하이 레벨로 천이할 수 있다. 또한, 제3 전압(V3) 및 제4 전압(V4)이 천이하는 속도도 도 2에 도시된 예보다 빠를 수 있다.

입력 전압(VI)이 하이 레벨로부터 로우 레벨로 천이한 때에, 제2 펄스 신호(P2)가 활성화된 후 비활성화될 수 있다. 제2 펄스 신호(P2)가 활성화됨에 따라, 도 2에 도시된 예와 비교하여, 제1 전압(V1)이 더 빠른 속도로 로우 레벨로부터 하이 레벨로 천이할 수 있다. 또한, 제3 전압(V3) 및 제4 전압(V4)이 천이하는 속도도 도 2에 도시된 예보다 빠를 수 있다.

도 8은 도 4의 레벨 시프터(200)의 전압들이 변화하는 다른 예들을 보여준다. 도 8은 제2 전원 전압(VDD2)과 제2 접지 전압(VSS2)의 차이가 2V이고, 그리고 제1 전원 전압(VDD1)이 2V인 때의 시뮬레이션 결과를 보여준다.

도 4 및 도 8을 참조하면, 입력 전압(VI), 제1 펄스 신호(P1), 제2 펄스 신호(P2), 제1 노드(N1)의 제1 전압(V1), 제2 노드(N2)의 제2 전압(V2), 제3 노드(N3)의 제3 전압(V3), 제4 노드(N4)의 제4 전압(V4), 그리고 출력 전압(VO)이 도시된다.

도 4 및 도 8을 참조하면, 입력 전압(VI)이 로우 레벨로부터 하이 레벨로 천이할 때, 도 3에 도시된 예와 비교하여, 제2 전압(V2)은 하이 레벨로 천이할 수 있다. 제2 전압(V2)이 하이 레벨로 천이하는 것을 성공함에 따라, 제3 전압(V3) 및 제4 전압(V4) 또한 천이에 성공하고, 레벨 시프터(200)는 정상적으로 동작할 수 있다.

도 9는 본 발명의 제3 실시 예에 따른 레벨 시프터(300)를 보여준다. 도 9를 참조하면, 레벨 시프터(300)는 입력 블록(310), 시프팅 블록(320), 신호 전달 블록(330), 그리고 출력 블록(340)을 포함할 수 있다. 레벨 시프터(300)는 제3 전원 전압(VDD3) 및 제3 접지 전압(VSS3)의 전압 도메인에 기반한 입력 전압(VI)을 제4 전원 전압(VDD4) 및 제4 접지 전압(VSS4)의 전압 도메인에 기반한 출력 전압(VO)으로 변환할 수 있다. 제4 전원 전압(VDD4)은 제3 전원 전압(VDD3)보다 저전압이고, 제4 접지 전압(VSS4)은 제3 접지 전압(VSS3)보다 저전압일 수 있다.

입력 블록(310)은 입력 전압(VI)을 수신하는 제1 입력 트랜지스터(311), 입력 전압(VI)을 수신하고, 그리고 입력 전압(VI)을 반전하여 출력하는 입력 인버터(312), 그리고 입력 인버터(312)의 출력, 즉 입력 전압(VI)의 반전 신호를 수신하는 제2 입력 트랜지스터(313)를 포함할 수 있다.

제1 입력 트랜지스터(311)는 제1 노드(N1) 및 제3 접지 전압(VSS3)이 공급되는 제3 접지 노드의 사이에 연결될 수 있다. 제1 노드(N1)의 전압은 제1 전압(V1)일 수 있다. 제2 입력 트랜지스터(313)는 제2 노드(N2) 및 제3 접지 노드의 사이에 연결될 수 있다. 제2 노드(N2)의 전압은 제2 전압(V2)일 수 있다. 입력 인버터(312)는 제3 전원 전압(VDD3)이 공급되는 제3 전원 노드 및 제3 접지 노드의 사이에 연결될 수 있다.

입력 전압(VI)이 로우 레벨(예를 들어, 제3 접지 전압(VSS3))일 때, 제1 입력 트랜지스터(311)는 제3 전원 노드로부터 제1 노드(N1)로 전류를 공급할 수 있다. 입력 전압(VI)이 하이 레벨(예를 들어, 제3 전원 전압(VDD3))일 때, 제2 입력 트랜지스터(313)는 제3 전원 노드로부터 제2 노드(N2)로 전류를 공급할 수 있다.

시프팅 블록(320)은 제1 노드(N1) 및 제2 노드(N2)에 연결될 수 있다. 제1 노드(N1)를 통해 전류가 공급되고, 그리고 제2 노드(N2)를 통해 전류가 공급되는 것에 응답하여, 시프팅 블록(320)은 입력 전압(VI)의 스윙 타이밍들에 동기되어, 제4 전원 전압(VDD4) 및 제4 접지 전압(VSS4)의 사이를 스윙하는 전압을 생성할 수 있다.

시프팅 블록(320)은 제4 전원 전압(VDD4)에 응답하여 동작하고, 그리고 제1 노드(N1) 및 제3 노드(N3)의 사이에 연결된 제1 시프팅 트랜지스터(321), 제4 전원 전압(VDD4)에 응답하여 동작하고, 그리고 제2 노드(N2) 및 제4 노드(N4)의 사이에 연결된 제2 시프팅 트랜지스터(322)를 포함할 수 있다.

시프팅 블록(320)은 제4 전원 전압(VDD4)이 공급되는 제4 전원 노드와 제3 노드(N3)의 사이에 연결되고 그리고 제4 전원 노드에 연결된 게이트를 구비한 제3 시프팅 트랜지스터(323), 그리고 제4 전원 노드와 제4 노드(N4)의 사이에 연결되고 그리고 제4 전원 노드에 연결된 게이트를 구비한 제4 시프팅 트랜지스터(324)를 더 포함할 수 있다.

시프팅 블록(320)은 시프팅 래치(327)를 더 포함할 수 있다. 시프팅 래치(327)는 제4 접지 전압(VSS4)이 공급되는 제4 접지 노드와 제3 노드의 사이에 연결되고 그리고 제4 노드(N4)에 연결된 게이트를 구비한 제5 시프팅 트랜지스터(325), 그리고 제4 접지 노드와 제4 노드(N4)의 사이에 연결되고 그리고 제3 노드(N3)에 연결된 게이트를 구비한 제6 시프팅 트랜지스터(326)를 포함할 수 있다.

제3 시프팅 트랜지스터(323) 및 제4 시프팅 트랜지스터(324)는 다이오드들로 동작할 수 있다. 제3 시프팅 트랜지스터(323)는 제3 노드(N3)에 제4 전원 전압(VDD4), 예를 들어 제4 전원 전압(VDD4)에서 제3 시프팅 트랜지스터(323)의 문턱 전압을 감한 전압을 인가할 수 있다.

제3 시프팅 트랜지스터(323)는 제3 노드(N3)의 제3 전압(V3)이 제4 전원 전압(VDD4), 예를 들어 제4 전원 전압(VDD4)에서 제3 시프팅 트랜지스터(323)의 문턱 전압을 감한 전압보다 높아지지 않도록 제3 전압(V3)을 제어할 수 있다. 마찬가지로, 제4 시프팅 트랜지스터(324)는 제4 노드(N4)의 제4 전압(V4)이 제4 전원 전압(VDD4), 예를 들어 제4 전원 전압(VDD4)에서 제4 시프팅 트랜지스터(324)의 문턱 전압을 감한 전압보다 높아지지 않도록 제4 전압(V4)을 제어할 수 있다.

제1 시프팅 트랜지스터(321)는 제1 입력 트랜지스터(311)가 제3 접지 전압(VSS3) 이상의 전압들에서 동작하고, 그리고 시프팅 래치(327)가 제4 전원 전압(VDD4), 예를 들어 제4 전원 전압(VDD4)으로부터 제3 시프팅 트랜지스터(323)의 문턱 전압을 감한 전압 이하에서 동작하도록, 입력 블록(310)의 전압 도메인과 래치(327)의 전압 도메인을 분리할 수 있다. 마찬가지로, 제2 시프팅 트랜지스터(322)는 입력 블록(310)의 전압 도메인과 래치(327)의 전압 도메인을 분리할 수 있다.

고전압의 스트레스를 견디기 위하여, 제1 시프팅 트랜지스터(321) 및 제1 입력 트랜지스터(311)는 고전압 트랜지스터들로 구현될 수 있다. 예를 들어, 제1 시프팅 트랜지스터(321)는 LDPMOS(Lateral Diffusion PMOS)이고, 제1 입력 트랜지스터(311)는 LDNMOS(Lateral Diffusion NMOS)일 수 있다. 마찬가지로, 제2 시프팅 트랜지스터(322)는 LDPMOS이고, 제2 입력 트랜지스터(313)는 LDNMOS일 수 있다.

입력 전압(VI)이 하이 레벨(예를 들어, 제3 전원 전압(VDD3))일 때, 제2 입력 트랜지스터(313)가 제2 노드(N2)로 전류를 공급할 수 있다. 제2 입력 트랜지스터(313)가 제2 노드(N2)로 전류를 공급할 때, 제4 노드(N4)의 제4 전압(V4)이 증가(예를 들어, 제4 전원 전압(VDD4)의 하이 레벨로)할 수 있다. 제4 노드(N4)의 제4 전압(V4)이 증가함에 따라, 시프팅 래치(327)의 제5 시프팅 트랜지스터(325)가 턴-온 될 수 있다.

제5 시프팅 트랜지스터(325)가 턴-온 됨에 따라, 제3 노드(N3)의 제3 전압(V3)이 하강(예를 들어, 제4 접지 전압(VSS4)의 로우 레벨로)할 수 있다. 제3 전압(V3)이 하강함에 따라, 시프팅 래치(327)의 제6 시프팅 트랜지스터(326)는 턴-오프 될 수 있다. 즉, 입력 전압(VI)이 하이 레벨(예를 들어, 제3 전원 전압(VDD3))일 때, 제3 노드(N3)는 로우 레벨(예를 들어, 제4 접지 전압(VSS4))을 저장하고, 제4 노드(N4)는 하이 레벨(예를 들어, 제4 전원 전압(VDD4))을 저장할 수 있다.

입력 전압(VI)이 로우 레벨(예를 들어, 제3 접지 전압(VSS3))일 때, 제1 입력 트랜지스터(311)가 제1 노드(N1)로 전류를 공급할 수 있다. 제1 입력 트랜지스터(311)가 제1 노드(N1)로 전류를 공급할 때, 제3 노드(N3)의 제3 전압(V3)이 증가(예를 들어, 제4 전원 전압(VDD4)의 하이 레벨로)할 수 있다. 제3 노드(N3)의 제3 전압(V3)이 증가함에 따라, 시프팅 래치(327)의 제6 시프팅 트랜지스터(326)가 턴-온 될 수 있다.

제6 시프팅 트랜지스터(326)가 턴-온 됨에 따라, 제4 노드(N4)의 제4 전압(V4)이 하강(예를 들어, 제4 접지 전압(VSS4)의 로우 레벨로)할 수 있다. 제4 전압(V4)이 하강함에 따라, 시프팅 래치(327)의 제5 시프팅 트랜지스터(325)는 턴-오프 될 수 있다. 즉, 입력 전압(VI)이 로우 레벨(예를 들어, 제3 접지 전압(VSS3))일 때, 제3 노드(N3)는 하이 레벨(예를 들어, 제4 전원 전압(VDD4))을 저장하고, 제4 노드(N4)는 로우 레벨(예를 들어, 제4 접지 전압(VSS4))을 저장할 수 있다.

즉, 입력 전압(VI)이 제3 전원 전압(VDD3)의 하이 레벨과 제3 접지 전압(VSS3)의 로우 레벨을 스윙할 때, 제3 노드(N3)의 제3 전압(V3)은 제4 접지 전압(VSS4)의 로우 레벨과 제4 전원 전압(VDD4)의 하이 레벨을 스윙하고, 그리고 제4 노드(N4)의 제4 전압(V4)은 제4 전원 전압(VDD4)의 하이 레벨과 제4 접지 전압(VSS4)의 로우 레벨을 스윙할 수 있다.

신호 전달 블록(330)은 제1 신호 전달 트랜지스터(331), 제2 신호 전달 트랜지스터(332), 그리고 신호 전달 래치(335)를 포함할 수 있다. 제1 신호 전달 트랜지스터(331)는 제4 전원 노드와 신호 전달 래치(335)의 일 단의 사이에 연결되고, 그리고 제3 노드(N3)의 제3 전압(V3)에 응답하여 동작할 수 있다. 제2 신호 전달 트랜지스터(332)는 제4 전원 노드와 신호 전달 래치(335)의 타 단의 사이에 연결되고, 그리고 제4 노드(N4)의 제4 전압(V4)에 응답하여 동작할 수 있다.

신호 전달 래치(335)는 신호 전달 래치(335)의 일 단과 제4 접지 노드의 사이에 연결되고 그리고 신호 전달 래치(335)의 타 단에 연결된 게이트를 구비한 제3 신호 전달 트랜지스터(333), 그리고 신호 전달 래치(335)의 타 단과 제4 접지 노드의 사이에 연결되고 그리고 신호 전달 래치(335)의 일 단에 연결된 게이트를 구비한 제4 신호 전달 트랜지스터(334)를 포함할 수 있다.

제1 신호 전달 트랜지스터(331)는 제3 노드(N3)의 제3 전압(V3)에 응답하여 신호 전달 래치(335)의 일 단으로부터 전류를 유출할 수 있다. 제2 신호 전달 트랜지스터(332)는 제4 노드(N4)의 제4 전압(V4)에 응답하여 신호 전달 래치(335)의 타 단으로부터 전류를 유출할 수 있다. 신호 전달 래치(335)의 일 단의 전압은 제4 노드(N4)의 제4 전압(V4)의 변화를 추종하고, 그리고 신호 전달 래치(335)의 타 단의 전압은 제3 노드(N3)의 제3 전압(V3)의 변화를 추종할 수 있다.

출력 블록(340)은 제1 출력 인버터(341) 및 제2 출력 인버터(342)를 포함할 수 있다. 제2 출력 인버터(342)의 출력은 출력 노드(NO)로 연결되며, 출력 전압(VO)으로 출력될 수 있다.

예시적으로, 신호 전달 블록(330)은 생략될 수 있다. 신호 전달 블록(330)이 생략되고, 출력 블록(340)은 제4 노드(N4)의 제4 전압(V4)을 수신하도록 수정될 수 있다. 다른 예로서, 신호 전달 블록(330)과 시프팅 블록(320)의 사이에 적어도 하나의 인버터가 추가될 수 있다. 또한, 출력 블록(340)은 적어도 하나의 인버터를 포함하도록 수정될 수 있다.

시프팅 블록(320)의 후단(예를 들어, 도 1의 신호 전달 블록(330) 및 출력 블록(340)과 같은)은 제3 노드(N3)의 제3 전압(V3) 또는 제4 노드(N4)의 제4 전압(V4)을 입력으로 수신할 수 있다. 시프팅 블록(320)의 후단은 입력 전압(VI)의 전압 변화를 추종하는 출력 전압(VO)을 출력하도록 구성될 수 있다.

도 1을 참조하여 설명된 바와 같이, 레벨 시프터(300)는 고전압의 스트레스를 견디기 위하여 LDPMOS 또는 LDNMOS를 사용하여야 한다. 그러나 LDPMOS 또는 LSNMOS의 사용은 레벨 시프터(300)의 동작 속도를 저해하고, 그리고 신뢰성을 저해할 수 있다.

도 10은 도 9의 레벨 시프터(300)의 전압들이 변화하는 예들을 보여준다. 도 10에서, 가로축은 시간을 가리키고, 세로축은 신호들의 전압 레벨들을 가리킨다. 도 10은 제3 전원 전압(VDD3)과 제3 접지 전압(VSS3)의 차이가 4.5V이고, 그리고 제4 전원 전압(VDD4)이 4.8V인 때의 시뮬레이션 결과를 보여준다.

도 9 및 도 10을 참조하면, 입력 전압(VI), 제1 노드(N1)의 제1 전압(V1), 제2 노드(N2)의 제2 전압(V2), 제3 노드(N3)의 제3 전압(V3), 제4 노드(N4)의 제4 전압(V4), 그리고 출력 전압(VO)이 도시된다.

도 10에 도시된 바와 같이, 입력 전압(VI)이 로우 레벨로부터 하이 레벨로 천이할 때, 제3 전압(V3)은 상대적으로 느리게 로우 레벨로부터 하이 레벨로 천이한다. 마찬가지로, 입력 전압(VI)이 하이 레벨로부터 로우 레벨로 천이할 때, 제4 전압(V4)은 상대적으로 느리게 로우 레벨로부터 하이 레벨로 천이한다.

도 11은 도 9의 레벨 시프터(300)의 전압들이 변화하는 다른 예들을 보여준다. 도 11은 제3 전원 전압(VDD3)과 제3 접지 전압(VSS3)의 차이가 2V이고, 그리고 제4 전원 전압(VDD4)이 2V인 때의 시뮬레이션 결과를 보여준다.

도 9 및 도 11을 참조하면, 제1 노드(N1)의 제1 전압(V1), 제2 노드(N2)의 제2 전압(V2), 제3 노드(N3)의 제3 전압(V3), 제4 노드(N4)의 제4 전압(V4), 그리고 출력 전압(VO)이 도시된다. 입력 전압(VI)은 도 10에 도시된 입력 전압(VI)과 동일할 수 있다.

도 9 및 도 11을 참조하면, 입력 전압(VI)이 로우 레벨로부터 하이 레벨로 천이하거나 또는 하이 레벨로부터 로우 레벨로 천이하여도, 제1 전압(V1), 제2 전압(V2), 제3 전압(V3), 제4 전압(V4), 그리고 출력 전압(VO)은 변화하지 않는다. 따라서, 레벨 시프터(300)는 오동작할 수 있다.

상술된 바와 같이, 제1 시프팅 트랜지스터(321) 및 제2 시프팅 트랜지스터(322)의 커패시턴스들은 레벨 시프터(300)의 동작을 지연하고, 또는 레벨 시프터(300)의 오동작을 유발할 수 있다.

도 12는 본 발명의 제4 실시 예에 따른 레벨 시프터(400)를 보여준다. 도 12를 참조하면, 레벨 시프터(400)는 입력 블록(410), 시프팅 블록(420), 신호 전달 블록(430), 그리고 출력 블록(440)을 포함할 수 있다. 레벨 시프터(400)는 제3 전원 전압(VDD3) 및 제3 접지 전압(VSS3)의 전압 도메인에 기반한 입력 전압(VI)을 제4 전원 전압(VDD4) 및 제4 접지 전압(VSS4)의 전압 도메인에 기반한 출력 전압(VO)으로 변환할 수 있다.

입력 블록(410)은 제1 입력 트랜지스터(411), 입력 인버터(412), 그리고 제2 입력 트랜지스터(413)를 포함할 수 있다. 입력 블록(410)은 도 9의 입력 블록(310)과 동일한 구조를 갖고, 그리고 동일하게 동작할 수 있다. 따라서, 도 9의 입력 블록(310)과 연관되어 제시된 설명이 동일하게 적용될 수 있으며, 중복되는 설명은 생략된다.

시프팅 블록(420)은 제1 시프팅 트랜지스터(421), 제2 시프팅 트랜지스터(422), 제3 시프팅 트랜지스터(423), 제4 시프팅 트랜지스터(424), 그리고 시프팅 래치(427)를 포함할 수 있다. 시프팅 래치(427)는 제5 시프팅 트랜지스터(425) 및 제6 시프팅 트랜지스터(426)를 포함할 수 있다.

시프팅 블록(420)은 제3 트랜지스터(T3) 및 제4 트랜지스터(T4)와 연관되는 것을 제외하면, 도 9의 입력 블록(310)과 동일한 구조를 갖고, 그리고 동일하게 동작할 수 있다. 따라서, 제3 트랜지스터(T3) 및 제4 트랜지스터(T4)와 연관된 설명을 제외하면 도 9의 시프팅 블록(320)과 연관되어 제시된 설명이 동일하게 적용될 수 있으며, 중복되는 설명은 생략된다.

신호 전달 블록(430)은 제1 신호 전달 트랜지스터(431), 제2 신호 전달 트랜지스터(432), 그리고 신호 전달 래치(435)를 포함할 수 있다. 신호 전달 래치(435)는 제3 신호 전달 트랜지스터(433) 및 제4 신호 전달 트랜지스터(434)를 포함할 수 있다. 신호 전달 블록(430)은 도 9의 신호 전달 블록(330)과 동일한 구조를 갖고, 그리고 동일하게 동작할 수 있다. 따라서, 도 9의 신호 전달 블록(330)과 연관되어 제시된 설명이 동일하게 적용될 수 있으며, 중복되는 설명은 생략된다.

출력 블록(440)은 제1 출력 인버터(441) 및 제2 출력 인버터(442)를 포함할 수 있다. 출력 블록(440)은 도 9의 출력 블록(340)과 동일한 구조를 갖고, 그리고 동일하게 동작할 수 있다. 따라서, 도 9의 출력 블록(340)과 연관되어 제시된 설명이 동일하게 적용될 수 있으며, 중복되는 설명은 생략된다.

도 9의 레벨 시프터(300)와 비교하면, 레벨 시프터(400)는 제3 트랜지스터(T3), 제4 트랜지스터(T4), 그리고 펄스 생성기(450)를 더 포함할 수 있다. 제3 트랜지스터(T3) 및 제4 트랜지스터(T4)는 LDPMOS일 수 있다. 제3 트랜지스터(T3)는 제3 노드(N3)와 제3 전원 전압(VDD3)이 공급되는 제3 전원 노드의 사이에 연결될 수 있다. 제3 트랜지스터(T3)는 펄스 생성기(450)로부터 전달되는 제1 펄스 신호(P1)에 응답하여, 제3 노드(N3)를 일시적으로 제3 전원 노드에 직접 연결할 수 있다.

제4 트랜지스터(T4)는 제4 노드(N4)와 제3 전원 노드의 사이에 연결될 수 있다. 제4 트랜지스터(T4)는 펄스 생성기(450)로부터 전달되는 제2 펄스 신호(P2)에 응답하여, 제4 노드(N4)를 일시적으로 제3 전원 노드에 직접 연결할 수 있다. 제1 펄스 신호(P1) 및 제2 펄스 신호(P2)의 각각은 일시적으로 활성 레벨(예를 들어, 하이 레벨 또는 로우 레벨)을 갖고, 이후에 비활성 레벨(예를 들어, 로우 레벨 또는 하이 레벨)을 가질 수 있다.

펄스 생성기(450)는 입력 노드(NI)로부터 입력 전압(VI)을 수신할 수 있다. 펄스 생성기(450)는 입력 전압(VI)에 응답하여 제1 펄스 신호(P1) 및 제2 펄스 신호(P2)를 생성할 수 있다.

도 13은 도 12의 펄스 생성기(450)의 예를 보여준다. 도 12 및 도 13을 참조하면, 펄스 생성기(450)는 제1 인버터(IV1), 제2 인버터(IV2), 제3 인버터(IV3), 제4 인버터(IV4), 제5 인버터(IV5), 제6 인버터(IV6), 제7 인버터(IV7), 지연기(D), 제1 논리 게이트(LG1), 그리고 제2 논리 게이트(LG2)를 포함할 수 있다.

제1 논리 게이트(LG1)가 논리곱의 연산을 수행하고, 그리고 제2 논리 게이트(LG2)가 논리곱의 연산을 수행하는 것을 제외하면, 펄스 생성기(450)는 도 5의 펄스 생성기(250)와 동일한 구조를 갖고 그리고 동일하게 동작할 수 있다. 따라서, 중복되는 설명은 생략된다.

도 14는 도 13의 펄스 생성기(250)가 제1 펄스 신호(P1) 및 제2 펄스 신호(P2)를 생성하는 예를 보여준다. 도 14에서, 가로축은 시간을 가리키고, 세로축은 신호들의 전압 레벨들을 가리킨다. 도 13에서 설명된 바와 같이, 제1 논리 게이트(LG1) 및 제2 논리 게이트(LG2)는 도 5의 제1 논리 게이트(LG1) 및 제2 논리 게이트(LG2)와 비교하여 부정의 연산을 수행하지 않는다.

따라서, 도 14의 제7 신호(S7) 및 제8 신호(S8)는 도 6의 제7 신호(S7) 및 제8 신호(S8)가 각각 반전된 형태의 파형들을 가질 수 있다. 마찬가지로, 도 14의 제1 펄스 신호(P1) 및 제2 펄스 신호(P2)는 도 6의 제1 펄스 신호(P1) 및 제2 펄스 신호(P2)가 각각 반전된 형태의 파형들을 가질 수 있다.

도 15는 도 12의 레벨 시프터(400)의 전압들이 변화하는 예들을 보여준다. 도 15에서, 가로축은 시간을 가리키고, 세로축은 신호들의 전압 레벨들을 가리킨다. 도 15는 제3 전원 전압(VDD3)과 제3 접지 전압(VSS3)의 차이가 4.5V이고, 그리고 제4 전원 전압(VDD4)이 4.8V인 때의 시뮬레이션 결과를 보여준다.

도 12 및 도 17을 참조하면, 입력 전압(VI), 제1 펄스 신호(P1), 제2 펄스 신호(P2), 제1 노드(N1)의 제1 전압(V1), 제2 노드(N2)의 제2 전압(V2), 제3 노드(N3)의 제3 전압(V3), 제4 노드(N4)의 제4 전압(V4), 그리고 출력 전압(VO)이 도시된다.

도 10의 파형들과 비교하면, 입력 전압(VI)이 로우 레벨로부터 하이 레벨로 천이한 때에, 제3 전압(V3)이 하이 레벨로 천이하는 속도가 가속된다. 또한, 입력 전압(VI)이 하이 레벨로부터 로우 레벨로 천이할 때, 제4 전압(V4)이 하이 레벨로 천이하는 속도가 가속된다.

도 16은 도 12의 레벨 시프터(400)의 전압들이 변화하는 다른 예들을 보여준다. 도 16은 제3 전원 전압(VDD3)과 제3 접지 전압(VSS3)의 차이가 2V이고, 그리고 제4 전원 전압(VDD4)이 2V인 때의 시뮬레이션 결과를 보여준다.

도 11의 파형들과 비교하면, 입력 전압(VI)이 하이 레벨로부터 로우 레벨로, 그리고 로우 레벨로부터 하이 레벨로 천이할 때, 제1 전압(V1), 제2 전압(V2), 제3 전압(V3), 제4 전압(V4), 그리고 출력 전압(VO) 또한 천이에 성공한다. 따라서, 레벨 시프터(400)는 정상적으로 동작할 수 있다.

도 17은 본 발명의 실시 예에 따른 레벨 시프터(200 또는 300)의 동작 방법의 예를 보여준다. 도 17을 참조하면, S110 단계에서, 레벨 시프터는 제1 접지 전압 및 제1 전원 전압의 사이를 스윙하는 입력 전압을 수신할 수 있다.

레벨 시프터는 S120 단계 및 S130 단계를 병렬적으로 수행할 수 있다. S120 단계에서, 레벨 시프터는 입력 전압의 제1 에지에 응답하여, 제2 접지 전압 및 제2 전원 전압의 사이를 스윙하는 래치의 제1 노드에서 지속적인 전류의 흐름을 유발할 수 있다. 지속적인 전류의 흐름인 입력 블록(210 또는 410)에 의해 유발될 수 있다. S130 단계에서, 레벨 시프터는 입력 전압의 제1 에지에 응답하여, 래치의 제1 노드를 직접 바이어스할 수 있다. 직접 바이어스는 펄스 신호에 의해 수행될 수 있다.

레벨 시프터는 S140 단계 및 S150 단계를 병렬적으로 수행할 수 있다. S140 단계에서, 레벨 시프터는 입력 전압의 제2 에지에 응답하여, 래치의 제2 노드에서 지속적인 전류의 흐름을 유발할 수 있다. 지속적인 전류의 흐름인 입력 블록(210 또는 410)에 의해 유발될 수 있다. S150 단계에서, 레벨 시프터는 입력 전압의 제2 에지에 응답하여, 래치의 제2 노드를 직접 바이어스할 수 있다. 직접 바이어스는 펄스 신호에 의해 수행될 수 있다.

S160 단계에서, 레벨 시프터는 래치의 하나의 노드의 전압을 출력할 수 있다. S130 단계 및 S150 단계의 직접 바이어스는 래치에 저장된 전압 레벨들이 빠르게 갱신되게 할 수 있다. 따라서, 레벨 시프터의 동작 속도가 향상되고 신뢰성이 향상될 수 있다.

도 18은 본 발명의 제1 실시 예에 따른 전압 변환기(500)를 보여준다. 도 18을 참조하면, 전압 변환기(500)는 집적 회로(510)를 포함할 수 있다. 집적 회로(510)는 제1 입력 전압(VIN1)이 입력되는 제1 입력 노드(NI1)와 접지 전압(VSS)이 인가되는 접지 노드의 사이에 연결되는 제1 트랜지스터(511) 및 제2 트랜지스터(512)를 포함할 수 있다.

집적 회로(510)는 제1 트랜지스터(511) 및 제2 트랜지스터(512)를 각각 구동하는 제1 구동기(513) 및 제2 구동기(514)를 더 포함할 수 있다. 제2 트랜지스터(512)는 접지 전압(VSS) 및 전원 전압(VDD)의 전압 도메인에서 제2 구동 신호(D2)에 의해 구동될 수 있다.

제1 트랜지스터(511)는 스위치 노드(NSW)의 스위치 전압(VSW)과 부스트 커패시터(CBST)에 의해 형성되는 부스트 전압(VBST)의 전압 도메인에서 구동될 수 있다. 따라서, 집적 회로(510)는 제어기(516)로부터의 제1 구동 신호(D1)의 전압 도메인을 제1 트랜지스터(511)의 전압 도메인으로 변경하는 레벨 시프터(515)를 더 포함할 수 있다.

집적 회로(510)는 제1 출력 노드(NO1)의 제1 출력 전압(VO1)의 레벨에 따라 제1 구동 신호(D1) 및 제2 구동 신호(D2)의 듀티 비들을 조절하는 제어기(516)를 더 포함할 수 있다.

스위치 노드(NSW)는 인덕터(L)를 통해 제1 출력 노드(NO1)에 연결될 수 있다. 제1 출력 노드(NO1)는 출력 커패시터(COUT)에 연결될 수 있다. 제1 출력 노드(NO1)의 제1 출력 전압(VO1)은 제1 입력 전압(VI1)보다 낮을 수 있다.

도 19는 도 18의 전압 변환기(500)의 확장 예(500')를 보여준다. 도 19를 참조하면, 전압 변환기(500)와 비교하여 전압 변환기(500')의 집적 회로(510')는 제1 AND 게이트(517), 제2 AND 게이트(518), 제1 인버터(519), 제2 인버터(520), 그리고 제2 레벨 시프터(521)를 더 포함할 수 있다.

제1 인버터(519) 및 제1 AND 게이트(517)는 제2 트랜지스터(512)가 턴-오프 되고, 그리고 제1 구동 신호(D1)가 하이 레벨인 때에 제1 트랜지스터(511)가 턴-온 되도록 제어할 수 있다. 제2 인버터(520) 및 제2 AND 게이트(518)는 제1 트랜지스터(511)가 턴-오프 되고, 그리고 제2 구동 신호(D2)가 하이 레벨인 때에 제2 트랜지스터(512)가 턴-온 되도록 제어할 수 있다.

제1 구동기(513)의 출력은 스위치 전압(VS)과 부스트 전압(VBST)의 도메인이므로, 해당 신호를 접지 전압(VSS)과 전원 전압(VDD)의 도메인으로 변경하기 위한 레벨 시프터(521)가 집적 회로(510)'에 추가될 수 있다.

도 20은 도 18의 전압 변환기(500)의 추가적인 확장 예(500'')를 보여준다. 도 20을 참조하면, 도 18의 전압 변환기(500)의 제1 입력 노드(NI1)는 제2 출력 노드(NO2)로 사용되고, 제1 출력 노드(NO1)는 제2 입력 노드(NI2)로 사용될 수 있다. 제2 입력 노드(NI2)에 입력 커패시터(CIN)가 연결되고, 제2 출력 노드(NO2)에 출력 커패시터(COUT)가 연결될 수 있다. 제2 출력 노드(NO2)의 제2 출력 전압(VO2)은 제2 입력 노드(NI2)의 제2 입력 전압(VI2)보다 낮을 수 있다.

예시적으로, 도 19를 참조하여 설명된 바와 같이, 도 20의 전압 변환기(500'')에 AND 게이트들, 인버터들 및 레벨 시프터가 더 추가될 수 있다.

도 21은 본 발명의 다른 실시 예에 따른 전압 변환기(600)를 보여준다. 도 21을 참조하면, 전압 변환기(600)는 집적 회로(610)를 포함할 수 있다. 집적 회로(610)는 입력 전압(VIN)이 입력되는 입력 노드(NIN)와 접지 노드 사이에 연결된 제1 내지 제4 트랜지스터들(621~624)을 포함할 수 있다. 제5 노드(N5) 및 제7 노드(N7)의 사이에 플라잉 커패시터(CFLY)가 연결될 수 있다. 제6 노드(N6)는 출력 노드(NOUT)에 연결되고, 그리고 출력 커패시터(COUT)에 연결될 수 있다.

집적 회로(610)는 제1 내지 제4 트랜지스터들(621~624)을 구동하는 제1 내지 제4 구동기들(651~654)을 더 포함할 수 있다. 제1 내지 제4 구동기들(651~654)은 서로 다른 전원 전압들(VDDa, VDDb, VDDc, VDDd)에 기반하는 서로 다른 전압 도메인에 기반할 수 있다. 따라서, 집적 회로(610)는 전압 도메인들을 변환하기 위한 제1 내지 제4 레벨 시프터들(661~664)을 더 포함할 수 있다.

집적 회로(610)는 제1 내지 제4 레벨 시프터들(661~664)에 제1 내지 제4 구동 신호들(DRV1~DRV4)을 출력하는 제어기(680)를 더 포함할 수 있다. 제어기(680)는 제1 클럭 신호(CLK1)에 응답하여 제1 트랜지스터(621) 및 제3 트랜지스터(623)를 제1상으로 제어하고, 그리고 제2 트랜지스터(622) 및 제4 트랜지스터(624)를 제1상에 상보적인 제2상으로 제어할 수 있다.

레귤레이터(690)는 제어기(680)의 제어에 따라, 입력 전압(VIN), 제5 전압(V5), 제6 전압(V6) 및 제7 전압(V7)에 기반하여 서로 다른 전원 전압들(VDDa, VDDb, VDDc, VDDd)을 생성할 수 있다. 전압 변환기(600)는 커패시터 분배기(capacitor divider)일 수 있다. 출력 전압(VOUT)은 입력 전압(VIN)보다 낮을 수 있다.

예시적으로, 도 19에서 설명된 바와 같이, 특정한 구동기(651~654 중 하나)의 출력을 더 낮은 전압 도메인으로 변환하는 추가적인 레벨 시프터, 추가적인 레벨 시프터의 출력을 반전하는 인버터, 그리고 인버터의 출력과 대응하는 구동 신호의 논리곱의 결과를 대응하는 레벨 시프터(661~664 중 하나)로 전달하는 AND 게이트를 포함하는 피드백 루프가 추가될 수 있다.

예를 들어, 제1 구동기(651)의 출력은 제4 레벨 시프터(664)로 피드백되고, 제4 구동기(654)의 출력은 제1 레벨 시프터(661)로 피드백될 수 있다. 제2 구동기(652)의 출력은 제3 레벨 시프터(663)로 피드백되고, 제3 구동기(653)의 출력은 제2 레벨 시프터(662)로 피드백될 수 있다.

제1 내지 제4 레벨 시프터들(661~664)의 각각에 입력되는 신호는 다른 구동기의 출력이 레벨 시프터(더 낮은 전압 도메인으로의)를 통과한 결과

도 22는 본 발명의 실시 예에 따른 스캔 드라이버(700)를 보여준다. 도 22를 참조하면, 스캔 드라이버(700)는 레벨 시프터(710) 및 인버터 블록(720)을 포함할 수 있다. 레벨 시프터(710)는 도 4의 레벨 시프터(200)일 수 있다. 인버터 블록(720)은 입력 전압(VI)을 수신하는 적어도 하나의 인버터들을 포함할 수 있다.

레벨 시프터(710)는 출력 전압(VO)을 통해 제1 스캔 트랜지스터(730)를 구동할 수 있다. 인버터 블록(720)은 제2 스캔 트랜지스터(740)를 구동할 수 있다. 제1 및 제2 스캔 트랜지스터들(730, 740)은 제2 전원 전압(VDD2)과 제1 접지 전압(VSS1)의 사이에서 스윙하는 최종 출력 신호(VFO)를 최종 출력 노드(NFO)에서 출력할 수 있다.

도 23은 본 발명의 실시 예에 따른 메모리 모듈(800)을 보여준다. 메모리 모듈(800)은 인쇄 회로 기판 상의 메모리들(820), 드라이버(830)(RCD), 전력 관리 회로(840)(PMIC), 버퍼들(850)(DB), 그리고 커넥터(CN)를 포함할 수 있다. 전력 관리 회로(840)는 메모리들(820), 드라이버(830), 그리고 버퍼들(850)에 전력을 공급할 수 있다. 드라이버(830)는 주소(ADDR) 및 명령(CMD)을 수신하고, 메모리들(820) 및 버퍼들(850)을 제어할 수 있다. 메모리들(820)은 버퍼들(850)을 통해 외부의 장치와 데이터(DQ) 및 데이터 스트로브 신호(DQS)를 교환할 수 있다.

도 24는 도 23의 전력 관리 회로(840)를 보여준다. 전력 관리 회로(840)는 LDO(Low Drop-Out Regulator), 전압 입력(VINP), 로직(LOG), 메모리(MEM), 그리고 레귤레이터들(SWA, SWB, SWC, SWD)을 포함할 수 있다. LDO는 내부 동작에 필요한 전원을 생성할 수 있다. 로직(LOG)은 전력 관리 상태를 검사하고, 외부 장치로 상태를 알리는 신호를 출력할 수 있다. 메모리(MEM)는 전력 관리에 필요한 정보들을 저장할 수 있다.

전압 입력(VINP)은 12V의 전압을 수신할 수 있다. 레귤레이터들(SWA, SWB)은 12V로부터 1.0V를 각각 생성하고, 레귤레이터(SWC)는 12V로부터 1.1V를 생성하고, 그리고 레귤레이터(SWD)는 12V로부터 1.8V를 생성할 수 있다. 도 18 내지 도 22를 참조하여 설명된 바와 같이, 각 레귤레이터는 적어도 하나의 레벨 시프터를 포함할 수 있다.

예시적으로, TV, 스마트 TV, 스마트폰, 전장 장치, 전압 변환기 등과 같은 5V 이상의 전압을 사용하는 전자 장치들은 적어도 하나의 레벨 시프터를 포함하는 전압 변환기를 포함할 수 있다.

100, 200, 300, 400: 레벨 시프터 110, 210, 310, 410: 입력 블록
120, 220, 320, 420: 시프팅 블록 130, 230, 330, 430: 신호 전달 블록
140, 240, 340, 440: 출력 블록 250, 450: 펄스 생성기

Claims

제1 접지 전압과 제1 전원 전압의 사이를 스윙하는 입력 전압을 수신하고, 상기 입력 전압에 응답하여 제1 노드 및 제2 노드 중 하나의 노드를 상기 제1 접지 전압이 공급되는 제1 접지 노드에 연결하도록 구성되는 입력 블록;
제2 접지 전압과 제2 전원 전압 사이를 스윙하는 상보적인 전압 레벨들을 제3 노드와 제4 노드에 저장하고, 상기 하나의 노드를 통해 흐르는 전류에 응답하여 상기 제3 노드와 상기 제4 노드의 상기 전압 레벨들을 서로 교환하도록 구성되는 시프팅(shifting) 블록;
상기 입력 전압에 응답하여 제1 펄스 및 제2 펄스를 생성하도록 구성되는 펄스 생성기;
상기 제1 펄스에 응답하여 상기 제3 노드를 상기 제1 접지 노드에 직접 연결하도록 구성되는 제1 트랜지스터; 그리고
상기 제2 펄스에 응답하여 상기 제4 노드를 상기 제1 접지 노드에 직접 연결하도록 구성되는 제2 트랜지스터를 포함하는 레벨 시프터.
제1항에 있어서,
상기 입력 전압이 상기 제1 전원 전압이 될 때, 상기 시프팅 블록의 상기 전압 레벨들 중 상기 제3 노드의 전압 레벨은 상기 제2 접지 전압이 되고, 그리고 상기 제4 노드의 전압 레벨은 상기 제2 전원 전압이 되는 레벨 시프터.
제2항에 있어서,
상기 입력 전압이 상기 제1 전원 전압이 될 때, 상기 펄스 생성기는 상기 제1 펄스를 생성하고, 그리고 상기 제1 트랜지스터는 상기 제1 펄스에 응답하여 상기 제3 노드를 상기 제1 접지 노드에 직접 연결하는 레벨 시프터.
제1항에 있어서,
상기 입력 전압이 상기 제1 접지 전압이 될 때, 상기 시프팅 블록의 상기 전압 레벨들 중 상기 제4 노드의 전압 레벨은 상기 제2 접지 전압이 되고, 그리고 상기 제3 노드의 전압 레벨은 상기 제2 전원 전압이 되는 레벨 시프터.
제4항에 있어서,
상기 입력 전압이 상기 제1 접지 전압이 될 때, 상기 펄스 생성기는 상기 제2 펄스를 생성하고, 그리고 상기 제2 트랜지스터는 상기 제2 펄스에 응답하여 상기 제4 노드를 상기 제1 접지 노드에 직접 연결하는 레벨 시프터.
제1항에 있어서,
상기 제1 펄스 및 상기 제2 펄스의 각각이 하이 레벨인 구간의 길이는 상기 입력 전압이 하이 레벨인 구간의 길이 및 로우 레벨인 구간의 길이보다 짧은 레벨 시프터.
제1항에 있어서,
상기 입력 블록은:
상기 입력 전압에 응답하여 동작하고, 그리고 상기 제1 노드 및 상기 제1 접지 노드의 사이에 연결된 제1 트랜지스터;
상기 입력 전압을 반전하여 출력하도록 구성되는 인버터; 그리고
상기 인버터의 출력에 응답하여 동작하고, 그리고 상기 제2 노드 및 상기 제1 접지 노드의 사이에 연결된 제2 트랜지스터를 포함하는 레벨 시프터.
제1항에 있어서,
상기 시프팅 블록은:
상기 제2 접지 전압에 응답하여 동작하고, 그리고 상기 제1 노드와 상기 제3 노드의 사이에 연결된 제1 트랜지스터;
상기 제2 접지 전압에 응답하여 동작하고, 그리고 상기 제2 노드와 상기 제4 노드의 사이에 연결된 제2 트랜지스터;
상기 제3 노드와 상기 제2 접지 전압이 공급되는 제2 접지 노드의 사이에 연결되고, 그리고 상기 제2 접지 노드에 연결된 게이트를 구비한 제3 트랜지스터;
상기 제4 노드와 상기 제2 접지 노드의 사이에 연결되고, 그리고 상기 제2 접지 노드에 연결된 게이트를 구비한 제4 트랜지스터;
상기 제2 전원 전압이 공급되는 제2 전원 노드와 상기 제3 노드의 사이에 연결되고, 그리고 상기 제4 노드에 연결된 게이트를 구비한 제5 트랜지스터; 그리고
상기 제2 전원 노드와 상기 제4 노드의 사이에 연결되고, 그리고 상기 제3 노드에 연결된 게이트를 구비한 제6 트랜지스터를 포함하는 레벨 시프터.
제1항에 있어서,
상기 전압 레벨들 중에서 상기 제4 노드의 전압 레벨을 저장하고 출력하는 신호 전달 블록을 더 포함하고,
상기 신호 전달 블록은:
상기 제2 전압이 공급되는 제2 접지 노드에 연결되는 래치;
상기 래치의 일 단과 상기 제2 전원 전압이 공급되는 제2 전원 노드의 사이에 연결되고, 그리고 상기 전압 레벨들 중에서 상기 제3 노드의 전압 레벨에 응답하여 동작하는 제1 트랜지스터; 그리고
상기 래치의 타 단과 상기 제2 전원 노드의 사이에 연결되고, 그리고 상기 제4 노드의 상기 전압 레벨에 응답하여 동작하는 제2 트랜지스터를 포함하는 레벨 시프터.
제9항에 있어서,
상기 래치의 상기 일 단에 연결된 적어도 하나의 인버터를 더 포함하는 레벨 시프터.
제1항에 있어서,
상기 제4 노드에 연결된 적어도 하나의 인버터를 더 포함하는 레벨 시프터.
제1항에 있어서,
상기 펄스 생성기는:
상기 입력 전압을 각각 수신하는 제1 인버터 및 제2 인버터;
상기 제1 인버터의 출력을 수신하는 제3 인버터;
상기 제2 인버터의 출력을 지연하는 지연기;
상기 지연기의 출력을 수신하는 제4 인버터;
상기 제4 인버터의 출력을 수신하는 제5 인버터;
상기 제3 인버터의 출력 및 상기 제6 인버터의 출력에 대해 부정 논리곱(NAND) 연산을 수행하도록 구성되는 제1 논리 게이트;
상기 제1 인버터의 출력 및 상기 제4 인버터의 출력에 대해 부정 논리곱 연산을 수행하도록 구성되는 제2 논리 게이트;
상기 제1 논리 게이트의 출력을 반전하여 상기 제1 펄스로 출력하는 제6 인버터; 그리고
상기 제2 논리 게이트의 출력을 반전하여 상기 제2 펄스로 출력하는 제7 인버터를 포함하는 레벨 시프터.
제1항에 있어서,
상기 제2 접지 전압은 상기 제1 접지 전압보다 높고, 상기 제2 전원 전압은 상기 제1 전원 전압보다 높은 레벨 시프터.
제1 접지 전압과 제1 전원 전압의 사이를 스윙하는 입력 전압을 수신하고, 상기 입력 전압에 응답하여 제1 노드 및 제2 노드 중 하나의 노드를 상기 제1 전원 전압이 공급되는 제1 전원 노드에 연결하도록 구성되는 입력 블록;
제2 접지 전압과 제2 전원 전압 사이를 스윙하는 상보적인 전압 레벨들을 제3 노드와 제4 노드에 저장하고, 상기 하나의 노드를 통해 흐르는 전류에 응답하여 상기 제3 노드와 상기 제4 노드의 상기 전압 레벨들을 서로 교환하도록 구성되는 시프팅(shifting) 블록;
상기 입력 전압에 응답하여 제1 펄스 및 제2 펄스를 생성하도록 구성되는 펄스 생성기;
상기 제1 펄스에 응답하여 상기 제3 노드를 상기 제1 전원 노드에 직접 연결하도록 구성되는 제1 트랜지스터; 그리고
상기 제2 펄스에 응답하여 상기 제4 노드를 상기 제1 전원 노드에 직접 연결하도록 구성되는 제2 트랜지스터를 포함하는 레벨 시프터.
제14항에 있어서,
상기 입력 전압이 상기 제1 접지 전압이 될 때, 상기 시프팅 블록의 상기 전압 레벨들 중 상기 제3 노드의 전압 레벨은 상기 제2 전원 전압이 되고, 그리고 상기 제4 노드의 전압 레벨은 상기 제2 접지 전압이 되고,
상기 입력 전압이 상기 제1 접지 전압이 될 때, 상기 펄스 생성기는 상기 제1 펄스를 생성하고, 그리고 상기 제1 트랜지스터는 상기 제1 펄스에 응답하여 상기 제3 노드를 상기 제1 전원 노드에 직접 연결하는 레벨 시프터.
제14항에 있어서,
상기 입력 전압이 상기 제1 전원 전압이 될 때, 상기 시프팅 블록의 상기 전압 레벨들 중 상기 제4 노드의 전압 레벨은 상기 제2 전원 전압이 되고, 그리고 상기 제3 노드의 전압 레벨은 상기 제2 접지 전압이 되고,
상기 입력 전압이 상기 제1 전원 전압이 될 때, 상기 펄스 생성기는 상기 제2 펄스를 생성하고, 그리고 상기 제2 트랜지스터는 상기 제2 펄스에 응답하여 상기 제4 노드를 상기 제1 전원 노드에 직접 연결하는 레벨 시프터.
제14항에 있어서,
제1항에 있어서,
상기 펄스 생성기는:
상기 입력 전압을 각각 수신하는 제1 인버터 및 제2 인버터;
상기 제1 인버터의 출력을 수신하는 제3 인버터;
상기 제2 인버터의 출력을 지연하는 지연기;
상기 지연기의 출력을 수신하는 제4 인버터;
상기 제4 인버터의 출력을 수신하는 제5 인버터;
상기 제3 인버터의 출력 및 상기 제6 인버터의 출력에 대해 논리곱(AND) 연산을 수행하도록 구성되는 제1 논리 게이트;
상기 제1 인버터의 출력 및 상기 제4 인버터의 출력에 대해 논리곱 연산을 수행하도록 구성되는 제2 논리 게이트;
상기 제1 논리 게이트의 출력을 반전하여 상기 제1 펄스로 출력하는 제6 인버터; 그리고
상기 제2 논리 게이트의 출력을 반전하여 상기 제2 펄스로 출력하는 제7 인버터를 포함하는 레벨 시프터.
레벨 시프터의 동작 방법에 있어서:
제1 접지 전압과 제1 전원 전압의 사이를 스윙하는 입력 전압을 수신하는 단계;
상기 입력 전압의 제1 에지에 응답하여, 제2 접지 전압과 제2 전원 전압의 사이를 스윙하는 전압들을 저장하는 래치의 제1 노드에서 지속적인 전류의 흐름을 유발하고, 그리고 상기 제1 노드를 정해진 시간 구간 동안 직접 바이어스하는 단계;
상기 입력 전압의 제2 에지에 응답하여, 상기 래치의 제2 노드에서 지속적인 전류의 흐름을 유발하고, 그리고 상기 제2 노드를 정해진 시간 구간 동안 직접 바이어스하는 단계; 그리고
상기 제1 노드 및 상기 제2 노드 중 하나의 전압 레벨을 출력하는 단계를 포함하는 동작 방법.
제18항에 있어서,
상기 제1 노드 및 상기 제2 노드의 각각은 상기 정해진 시간 구간 동안 상기 제1 접지 전압으로 바이어스되는 동작 방법.
제18항에 있어서,
상기 제1 노드 및 상기 제2 노드의 각각은 상기 정해진 시간 구간 동안 상기 제1 전원 전압으로 바이어스되는 동작 방법.