KR100380778B1 - 논리 회로 - Google Patents

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Abstract

제1 실시예(100)에 따르면, 고속 저전력 소모 논리 회로들(114-1 내지 114-16)이 입력 신호들에 동기하여 변화되는 부하 임피던스들을 가질 수 있다. 부하 임피던스 제어 회로(104)는 클럭 신호 CLK에 동기하여 부하 임피던스 제어 신호 LC를 제공할 수 있다. 부하 임피던스 제어 신호 LC의 진폭은 전원 전압 VCC보다 적을 수 있다. 부하 임피던스 제어 신호 LC는 논리 회로(114-1) 내의 PMOS 트랜지스터(116)의 게이트로 제공될 수 있다. NMOS 트랜지스터(118 및 120)가 턴온되면, PMOS 트랜지스터(116)는 부하 임피던스 제어 신호 LC에 기인해 하이 임피던스를 가질 수 있다. 이러한 방식으로, 인버터(122)의 입력에서의 전위가 급격히 변화되어 디코더 출력값 X0를 빠르게 얻을 수 있게 된다.

Description

논리 회로{LOGIC CIRCUIT}
본 발명은 일반적으로 반도체 메모리에 사용될 수 있는 논리 회로에 관한 것으로서, 구체적으로는 반도체 메모리 디코더 회로에 사용될 수 있는 논리 회로에 관한 것이다.
반도체 메모리는 어드레스값의 적용에 의해 억세스될 수 있는 다수의 기억 장소들을 포함할 수 있다. 하나 이상의 기억 장소에 억세스하기 위해, 어드레스값들은 2진 형태로 수신되어 디코더 회로에 의해 해독될 수 있다. 이러한 구성에서, 디코더 회로는 반도체 메모리의 억세스 시간에 상당한 영향을 미친다. 보다 고속의 반도체 메모리는 보다 빠르고 강력한 전자 시스템을 이끌 것이다.
도 9는 종래의 디코더 회로의 개략적인 도면이다. 종래의 디코더 회로는 참조 번호 900으로 지시되는 논리 회로이다. 논리 회로(900)는 본 명세서에서 특정한 FET 타입, 즉 금속 산화물 반도체 FET(MOSFET)으로 인용될 p 채널 및 n 채널 전계 효과 트랜지스터들을 포함할 수 있다. 따라서, p 채널 FET는 PMOS 트랜지스터를 지칭하는 것이며, n 채널 FET는 NMOS 트랜지스터를 지칭하는 것이다.
논리 회로(900)는 부하 장치로서 동작할 수 있는 PMOS 트랜지스터(902 및 904) 및 논리 기능을 수행하는 NMOS 트랜지스터(906, 908 및 910)를 포함한다. 인버터(912)는 논리값을 반전한다. 출력 단자는 참조 번호 914로 표시되며, 입력 단자는 916, 918 및 920으로 표시된다.
PMOS 트랜지스터(902 및 904)는 서로 병렬로 접속될 수 있다. PMOS 트랜지스터(902 및 904)의 소스는 포지티브 전압원 VCC에 접속될 수 있다. NMOS 트랜지스터(906, 908 및 910)는 서로 및 PMOS 트랜지스터(902 및 904)에 병렬로 접속될 수 있다. NMOS 트랜지스터(906, 908 및 910)의 소스는 기준 전압원(예를 들어, "접지")에 접속될 수 있다. 트랜지스터들(902 내지 910)의 일반적인 구성은 3개의 입력 NAND 게이트로서 개념화될 수 있다.
논리 회로(900)는 PMOS 트랜지스터(902/904) 및 NMOS 트랜지스터(906)의 드레인-드레인 접속에 의해 형성된 내부 단자를 포함할 수 있다. 내부 단자는 인버터(912)의 입력 단자에 접속될 수 있다. 인버터(912)의 출력 단자는 트랜지스터(904)의 게이트 및 출력 단자(914)에 접속될 수 있다.
입력 단자(916)는 클럭 신호 CLK를 수신하는 클럭 입력 단자일 수 있고, PMOS 트랜지스터(902)의 게이트 및 NMOS 트랜지스터(906)의 게이트에 접속된다. 입력 단자(918)는 신호 D0을 수신하는 제1 신호 입력 단자일 수 있고, NMOS 트랜지스터(908)의 게이트에 접속된다. 입력 단자(920)는 신호 D4를 수신하는 제2 신호 입력 단자일 수 있고, NMOS 트랜지스터(910)의 게이트에 접속된다.
종래의 논리 회로(900)의 동작을 이하에서 설명한다. 초기에, 클럭 입력 단자(916)로 공급된 CLK 신호는 로우 논리 레벨에 있을 수 있다. PMOS 트랜지스터(902)는 능동 상태에 있고, 상대적으로 낮은 부하 임피던스를 제공한다. 인버터(912)의 입력 단자는 논리 하이 레벨로 끌어당겨질 수 있다. 하이값은 인버터(912)에 의해 반전되어 출력 단자가 로우로 구동되도록 한다.
인버터(912)의 출력이 로우일 때, PMOS 트랜지스터(902)는 능동 상태에 있고, 상대적으로 낮은 부하 임피던스를 제공한다. 이러한 구성에서, 클럭 신호 CLK가 하이로 천이되어 트랜지스터(902)를 턴오프할지라도, 내부 단자는 하이 상태를 유지할 수 있다. 이와 같이, 하이 상태에 있는 내부 단자는 인버터(912)에 의해 반전되어 PMOS 트랜지스터(904)가 능동 상태를 유지하도록 한다. 그 결과, [NMOS 트랜지스터(908 또는 910)가 턴오프를 유지한다면] 출력 단자(914)는 로우 상태를 유지할 수 있다.
D0 및 D4 신호가 하이 레벨에 있을 때, CLK 신호가 하이 레벨에 있는 경우, NMOS 트랜지스터(906, 908 및 910)는 활성화될 수 있다. D0 및 D4 신호가 적용된 어드레스값들을 "사전 해독(predecode)"할 수 있는 프리디코더 회로(도시 생략)에 의해 발생될 수 있다. NMOS 트랜지스터(906, 908 및 910)가 활성화되면, 3개의 트랜지스터는 PMOS 트랜지스터(904)가 "소스"할 수 있는 것보다 더 많은 전류를 "싱크"할 수 있고, 내부 노드[인버터(912)의 입력 단자]의 전위는 로우로 내려갈 수 있다. 이 값은 인버터(912)에 의해 반전되어 출력 단자(914)가 하이로 구동될 수 있게 한다. 출력 단자(914)의 논리 하이는 PMOS 트랜지스터(904)를 턴오프할 수 있다. PMOS 트랜지스터(904)가 턴오프되면서, 실질적으로 어떠한 전류도 PMOS 트랜지스터(904) 및 NMOS 트랜지스터(906, 908 및 910)의 소스-드레인 경로를 통해 흐르지 않게 된다. 출력 단자(914)의 결과적인 논리 하이는 능동 디코드 출력 X0가 될 수 있다.
이와 같이, 종래의 논리 회로(900)에서, 입력 신호 D0 및 D4에 응답하는 디코드 출력 X0는 CLK 신호가 논리 하이 레벨로 천이할 때 발생될 수 있다.
상술한 바와 같이, 도 9에서 설명한 바와 같은 종래의 논리 회로 접근법은 NMOS 트랜지스터(906, 908 및 910)의 직렬 구성이 인버터(912)의 입력 단자에서의 전위를 낮출만큼 충분한 전류를 싱크해야만 한다. 이 전위는 인버터(912)의 출력이 PMOS 트랜지스터(904)를 턴오프하기 시작할 정도로 충분히 높게 되기 위해 충분히 낮춰저야 된다. 그 결과, NMOS 트랜지스터(906, 908 및 910)의 전류 싱킹(sinking) 능력이 PMOS 트랜지스터(904)의 전류 소싱(sourcing) 능력보다 실질적으로 크지 않다면, 인버터(912)의 입력 단자에서의 전위를 더 낮추기 위해 상당한 시간이 걸릴수도 있다. 이것은 CLK 신호와 입력 신호들 D0 및 D4에서의 천이들 사이에 시간을 증가시켜 능동 디코드 출력 X0를 일으킨다. 따라서, 종래의 논리 회로의 동작 속도는 제한적이 된다.
종래의 논리 회로 접근법의 다른 단점은 논리 회로에 의해 낭비되는 전류 문제이다. 도 9의 구체적인 경우에서, 전류는 인버터(912)의 출력이 트랜지스터(904)를 턴오프할 때까지 PMOS 트랜지스터(904) 및 NMOS 트랜지스터(906, 908 및 910)를 통해 흐를 수 있다.
본 기술 분야의 숙력된 전문가들은 전류 낭비 및 피크 전류 요구가 집적 회로의 중요한 특징일 수 있음을 인식할 것이다.
도 9의 구성에서, 논리 회로(900)의 동작 속도는 NMOS 트랜지스터(906, 908 및 910)의 전류 싱킹 능력에서의 대응하는 감소없이도 PMOS 트랜지스터(904)의 전류 소싱 능력을 감소시킴에 의해 향상될 수 있다. 이러한 구성은 인버터(912)의 입력 단자가 하이에서 로우로 천이하는 속도를 증가시킬 수 있으면서도, 인버터(912)의 입력 단자가 로우에서 하이로 천이하는 속도를 감소시킬 수 있다.
본 발명의 목적은 상술한 바와 같은 종래 회로보다 고속이며 전류 소모가 적은 논리 회로를 제공하는 것이다. 이와 같은 논리 회로는 입력 신호와 동기적으로 부하 전계 효과 트랜지스터의 임피던스를 변화시킬 수 있다.
본 발명의 일 실시예에 따른 논리 회로는 다수의 입력 신호에 응답하여 논리 동작을 수행할 수 있는 적어도 하나의 논리 연산 트랜지스터 및 이 논리 연산 트랜지스터에 대하여 부하로서 동작할 수 있는 부하 트랜지스터를 포함할 수 있다. 부하 트랜지스터 제어 단자의 전위를 제어하여 부하 트랜지스터의 임피던스를 변화시키는 부하 임피던스 제어 회로가 제공될 수 있다.
부하 트랜지스터의 임피던스를 변화시키는 본 발명에 따른 부하 임피던스 제어 회로가 제공될 수 있기 때문에, 부하 트랜지스터의 임피던스는 논리 회로의 출력 신호에서의 예상된 변화에 동기하여 변화될 수 있다. 2가지 구체적인 예에 대해 이하에서 설명한다.
제1 예로서, 논리 회로는 부하 트랜지스터 및 논리 연산 트랜지스터를 포함할 수 있다. 논리 회로는 논리 연산 트랜지스터를 활성화하고 부하 트랜지스터에 의해 소스된 전류를 싱킹하므로써 논리 로우 출력값을 제공할 수 있다. 부하 트랜지스터의 임피던스를 증가시킴으로써, 논리 회로의 속도는 향상되고 전류 소모는감소된다. 논리 하이값이 출력될 때, 논리 회로의 속도는 부하 트랜지스터의 임피던스를 감소시켜 향상될 수 있다.
제2 예로서, 논리 회로는 부하 트랜지스터 및 논리 연산 트랜지스터를 포함할 수 있다. 논리 회로는 논리 연산 트랜지스터를 활성화하고 부하 트랜지스터로 전류를 소싱하므로써 논리 하이 출력값을 제공할 수 있다. 부하 트랜지스터의 임피던스를 증가시킴으로써, 논리 회로의 속도는 향상되고 전류 소모는 감소된다. 논리 로우값이 출력될 때, 논리 회로의 속도는 부하 트랜지스터의 임피던스를 감소시켜 향상될 수 있다.
이 예들의 일 특징에 따르면, 트랜지스터들은 전계 효과 트랜지스터일 수 있다.
도 1은 본 발명의 일 실시예에 따른 논리 회로를 사용할 수 있는 디코더 회로를 도시하는 블럭도.
도 2는 도 1의 디코더 회로의 동작을 설명하는 타이밍도.
도 3은 본 발명의 제2 실시예에 따른 논리 회로를 사용하는 디코더 회로를 도시하는 블럭도.
도 4는 도 3의 디코더 회로의 동작을 설명하는 타이밍도.
도 5는 본 발명의 제3 실시예의 블럭도.
도 6은 제4 실시예의 회로도.
도 7은 제5 실시예의 회로도.
도 8은 제6 실시예의 회로도.
도 9는 종래의 디코더 회로의 개략적인 도면.
<도면의 주요 부분에 대한 부호의 설명>
100 : 디코더 회로
102-1, 102-2 : 프리디코더 회로
104 : 부하 임피던스 제어 회로
106 : 주 디코더 회로
108, 110 : NMOS 트랜지스터
이하에서는 본 발명의 다양한 실시예를 첨부된 도면들과 연계하여 설명한다.
도 1을 참조하면, 블럭도는 본 발명에 따른 논리 회로를 사용할 수 있는 디코더 회로를 설명한다. 디코더 회로는 참조 번호 100으로 지시되며, 프리디코더 회로(102-1, 102-2), 부하 임피던스 제어 회로(104) 및 주 디코더 회로(106)을 포함할 수 있다.
제1 프리디코더 회로(102-1)는 2개의 어드레스 하위 비트(A0 및 A1) 및 클럭 신호 CLK를 수신할 수 있다. 어드레스 비트들(A0 및 A1)은 CLK 신호와 동기하여 사전 해독되어 4개의 프리디코더 출력 신호(D0 내지 D3)를 제공한다. 4개의 프리디코더 출력 신호(D0 내지 D3) 중 하나는 A0와 A1값의 각 조합에 따라서 활성화될수 있다(예를 들어, 하이로 구동될 수 있다). 예를 들어, 출력값들(D0 내지 D3) 중 하나는 클럭 신호 CLK의 하이 부분동안 하이로 구동될 수 있다.
동일한 방식으로, 제2 프리디코더 회로(102-2)가 상위 어드레스 비트(A3 및 A2)를 사전 해독하고 클럭 신호 CLK에 동기적으로 4개의 프리디코더 출력 신호(D4 내지 D7) 중 하나를 활성화할 수 있다.
부하 임피던스 제어 회로(104)는 n-채널 절연형 게이트 전계 효과 트랜지스터(FET)(108 및 110)(이하 NMOS 트랜지스터라 함) 및 인버터(112)를 포함할 수 있다. NMOS 트랜지스터(108)는 포지티브 전압원 VCC에 접속된 드레인, NMOS 트랜지스터(110)의 드레인에 접속된 소스, 및 클럭 신호 CLK를 수신하는 게이트를 구비할 수 있다. NMOS 트랜지스터(110)는 기준 전압원(예를 들어, 접지)에 접속된 소스 및 인버터(112)의 출력에 접속된 게이트를 구비할 수 있다. 이러한 구성으로, 반전된 클럭 신호가 NMOS 트랜지스터(110)의 게이트로 공급된다. 부하 임피던스 제어 회로(104)는 NMOS 트랜지스터(108 및 110)의 소스-드레인 접속에서 부하 임피던스 제어 신호 LC를 제공할 수 있다.
클럭 신호 CLK가 하이일 때, 부하 임피던스 제어 신호 LC는 전압 VCC-Vtn으로 구동될 수 있는데, 여기서 Vtn은 NMOS 트랜지스터(108)의 임계 전압이다. 클럭 신호 CLK가 로우일 때, 부하 임피던스 제어 신호 LC는 실질적인 기준 전압으로 구동될 수 있다.
주 디코더 회로(106)는 16개의 AND 기능 회로(114-1 내지 114-16)을 포함할 수 있다. 주 디코더 회로(106)는 프리디코더 회로(102-1 및 102-2)로부터 프리디코더 출력 신호(D0 내지 D3 및 D4 내지 D7)를 수신할 수 있다. D0 내지 D3 및 D4 내지 D7 값의 다양한 조합에 응답하여, 주 디코더 회로(106)는 16개의 디코더 출력 신호들(X0 내지 X15) 중 하나를 활성화할 수 있다. 또한, 디코더 출력 신호들(X0 내지 X15)은 클럭 신호 CLK에 동기하여 활성화될 수 있다. 한 예로서, 디코더 출력 신호들(X0 내지 X15) 중 하나는 CLK 신호가 하이로 천이될 때 구동될 수 있다.
AND 기능 회로(114-1 내지 114-16) 각각은 하나의 PMOS 트랜지스터(116), 두개의 NMOS 트랜지스터(118 및 120), 및 인버터(122)를 포함할 수 있다. PMOS 트랜지스터(116)는 포지티브 전압원 VCC에 접속된 소스, NMOS 트랜지스터(118)의 드레인 및 인버터(122)의 입력부에 접속된 드레인, 및 부하 임피던스 제어 신호 LC를 수신하는 게이트를 포함하는 부하 트랜지스터일 수 있다. NMOS 트랜지스터(118)는 PMOS 트랜지스터(116)의 드레인에 접속된 드레인, 프리디코더 출력 신호(예를 들어, D0 내지 D7)를 수신하는 게이트, 및 NMOS 트랜지스터(120)의 드레인에 접속된 소스를 구비한 논리 연산 트랜지스터일 수 있다. NMOS 트랜지스터(120)는 프리디코더 출력 신호(예를 들어, D0 내지 D7)를 수신하는 게이트 및 기준 전압원 전압에 접속된 소스를 구비한 또 다른 논리 연산 트랜지스터일 수 있다.
도 1에 도시된 바와 같이, 프리디코더 출력 신호(D0)는 AND 기능 회로(114-1) 내의 NMOS 트랜지스터(118-1)의 게이트에 의해 수신될 수 있고, 프리디코더 출력 신호(D4)는 AND 기능 회로(114-1) 내의 NMOS 트랜지스터(120-1)에 의해 수신될 수 있다.
도 2에서는 도 1의 디코더 회로의 동작을 설명하기 위한 타이밍도가 도시되어 있다. 도 2는 클럭 신호 CLK, 부하 임피던스 제어 신호 LC, 부하 트랜지스터 임피던스 LOAD Z, 프리디코더 출력 신호 D0, D4, 및 디코더 출력 신호 X0를 포함하는 다수의 파형들을 포함한다.
본 기술 분야의 숙련된 기술자들은 파형 D0, D4 및 X0가 AND 기능 회로(114-1)의 특수한 동작을 설명할 수 있는 것이고, 다른 AND 기능 회로(114-2 내지 114-16)이 동일한 방식으로 동작할 수 있지만 프리디코더 출력 신호들의 서로 다른 조합을 수신할 수 있음을 이해할 수 있을 것이다.
도 1을 참조하면, 도 2에서는 CLK 신호가 로우 레벨에 있을 때, 부하 임피던스 제어 회로(104) 내의 인버터(112)의 출력이 하이로 구동된다. NMOS 트랜지스터(110)의 게이트에서의 하이 레벨은 NMOS 트랜지스터(110)가 턴온되게 하여, 부하 임피던스 제어 신호가 기준 전압원(예를 들어, 접지)으로 실질적으로 구동된다.
부하 임피던스 제어 신호 LC는 AND 기능 회로(114-1) 내의 PMOS 트랜지스터(116)의 게이트에 인가될 수 있다. 대응 NMOS 트랜지스터(118 및 120)용 부하로서 기능할 수 있는 PMOS 트랜지스터(116)는 활성화되어 로우 임피던스 상태에 놓일 수 있다.
시간 t1에서, CLK 신호가 하이 레벨로 천이될 수 있다. 계속해서, 시간 t2에서, NMOS 트랜지스터(108)는 활성화되고, 부하 임피던스 제어 신호 LC는 VCC-Vtn의 레벨로 구동될 수 있다. VCC-Vtn 레벨은 PMOS 트랜지스터(116)의 게이트로 인가되고, PMOS 트랜지스터(116)의 부하 임피던스(LOAD Z)는 상승될 수 있다.
CLK 신호가 시간 t1에서 하이 레벨로 천이되는 것과 동시에, 프리디코더 회로들(102-1 및 102-2)은 활성화될 수 있다. 도 2의 예에서, 어드레스 비트(A0 내지 A3)은 로우이고, 이러한 어드레스 비트의 조합이 D0 및 D4가 하이로 구동되도록 한다고 가정한다. 그러나, 프리디코더 회로(102-1 및 102-2) 내의 논리 단계들의 수가 부하 임피던스 제어 회로(104) 내의 단계 수보다 클 수 있기 때문에, D0 및 D4 신호는 시간 t3에서 하이로 천이될 수 있다.
하이 D0 및 D4 신호는 AND 기능 회로(114-1) 내의 NMOS 트랜지스터(118 및 120)의 게이트 각각으로 인가될 수 있다. NMOS 트랜지스터(118 및 120)는 활성화되고, 인버터(122)의 입력은 로우로 구동될 수 있다. 로우 입력은 인버터(122)에 의해 반전되어 디코더 출력 X0가 시간 t4에서 하이로 구동되도록 한다.
시간 t5에서 CLK 신호는 로우로 천이될 수 있다. 부하 임피던스 제어 회로(104)의 동작에 의해, 부하 임피던스 제어 신호 LC는 시간 t6에서 기준 전압원으로 실질적으로 구동된다. 그 결과, PMOS 트랜지스터(116)가 로우 임피던스 상태로 복귀할 수 있다.
로우 CLK 신호는 D0 및 D4 신호들이 시간 t7에서 로우로 복귀하도록 한다. D0 및 D4 신호가 모두 로우일 때, NMOS 트랜지스터(118 및 120)는 턴오프되어, 인버터(122)의 입력은 하이로 복귀할 수 있다. 하이 입력은 인버터(122)에 의해 반전되어 시간 t8에서 로우 디코더 출력 신호 X0를 발생한다.
시간 t6과 t7 사이의 기간에, NMOS 트랜지스터(118 및 120)는 활성화되고 PMOS 트랜지스터(116)는 로우 임피던스 상태를 갖는다. AND 기능 회로(114-1)는 PMOS 트랜지스터(116)가 부하로 기능을 계속하도록 구성될 수 있다. 예를 들어, PMOS 트랜지스터(116)는 논리 연산 NMOS 트랜지스터(118 및 120)가 싱크할 수 있는 것보다 적은 전류를 소스할 수 있다. 그러므로, PMOS 트랜지스터(116) 및 NMOS 트랜지스터(118 및 120)가 모두 활성화될 때, 인버터(122)의 입력에서의 전위는 기준 전압원 전압보다 약간 클 수 있다. 그러나, 이러한 전위는 인버터(122)의 임계 전압보다 상당히 작게 될 수 있다. 이와 같이, 이 기간 중의 PMOS 트랜지스터(116)의 임피던스 변화는 인버터(122)의 출력에 영향을 미치지 않고, 디코더 출력 응답 X0는 동일하게 유지된다.
디코더 회로(100)는 AND 기능 회로(114-1 내지 114-16) 내의 인버터들(122)의 입력 단자들을 빠르게 구동할 수 있다. 이것은 디코더 회로(100)의 디코딩 동작과 동기하여 하이 임피던스 상태에서 부하 임피던스 제어 회로(104)를 PMOS 트랜지스터(116)로 대체함으로써 달성된다. 구체적으로, (이 경우에서는 하이 상태인) 능동 프리디코더 출력 신호들(D0 내지 D7)이 PMOS 트랜지스터(116)가 하이 임피던스 상태로 대체되는 것과 동기적으로 NMOS 트랜지스터(118 및 120)에 인가될 수 있다. 이러한 방식으로, 디코더 출력 신호(X0 내지 X15)를 빠르게 활성화(이 경우에는 하이로 구동)하고, 디코더 회로의 동작을 가속하는 것이 가능하게 된다.
주목해야 할 것은, 도 9의 종래의 논리 회로는 5개의 MOS 트랜지스터 및 하나의 인버터를 포함한다는 것이다. 이와 대조적으로, AND 기능 회로(114-1 내지 114-16)는 3개의 MOS 트랜지스터 및 인버터를 포함할 수 있다. 따라서, 2개의 디코더 회로 소자 감소가 구현될 수 있다.
다시 도 2를 참조하면, LC 파형은 부하 소자를 활성화하고 턴오프하기 위한 하나의 구체적인 방법을 보여준다. 구체적으로, VCC-Vtn 전위는 전압원 전위 VCC의 대략 절반정도 일 수 있다. 따라서, 도 1에서와 같은 구성은 풀 로직 스윙의 종래의 방법과 비교해 부하 소자들을 활성화하기 위해 대략 절반정도의 충전/방전 전류를 필요로 할 수 있다. 따라서, 피크 전류 요구 및/또는 전력 소모의 감소가 구현될 수 있다.
도 3에서, 제2 실시예에 따른 논리 회로들을 포함하는 디코더 회로를 설명하기 위한 블럭도가 도시된다. 디코더 회로는 참조 번호 300으로 표시되고, 프리디코더 회로(302-1 및 302-2) 및 부하 임피던스 제어 회로(304)를 포함하는 것으로 도시되어 있다. 또한, 디코더 회로(300)는 주 디코더 회로(306) 및 버퍼 회로(308)를 포함한다.
부하 임피던스 제어 회로(304)는 "단안정(monostable)" 회로일 수 있다. 단안정 회로는 입력 상태에 응답하여 단지 순간적으로 변화하는 출력을 제공할 수 있다. 도 3의 구체적인 실시예에서, 부하 임피던스 제어 회로(304)는 단안정 멀티바이브레이터(MM)(310)를 포함할 수 있다.
부하 임피던스 제어 회로(304)는 CLK 신호의 상승 에지에 응답하여 선정된 지속 기간을 갖는 펄스를 발생할 수 있다. 이 펄스는 능동 부하 임피던스 제어 신호 LCP일 수 있다. 부하 임피던스 제어 신호 LCP는 버퍼(308)를 통해 메모리 소자의 다른 회로들(도시 생략)로 공급될 수 있다. 단지 몇개의 가능한 예들을 설명하였지만, 부하 임피던스 제어 신호 LCP는 메모리 어레이에서의 디지트 라인들 및/또는 데이타 버스 라인들을 프리차지하는 프리차지 신호 PC, 또는 메모리 셀 어레이 내의 감지 증폭기들을 활성화 및/또는 선택할 수 있는 감지 증폭기 선택 신호 SE로서 사용될 수 있다.
주 디코더 회로(306)는 다수의 AND 기능 회로(312-1 내지 312-16)를 포함할 수 있다. AND 기능 회로(312-1 내지 312-16)는 하나의 PMOS 트랜지스터(314) 및 3개의 NMOS 트랜지스터(316, 318 및 320), 및 하나의 인버터(322)를 포함할 수 있다. 도 3의 AND 기능 회로(312-1 내지 312-16)는 도 1의 AND 기능 회로(114-1 내지 114-16)와 동일한 일반적인 구성을 가질 수 있지만, 하나의 NMOS 트랜지스터(320)가 더 추가된 것이다. NMOS 트랜지스터(320)는 부하 임피던스 제어 신호 LCP를 수신하는 소스, PMOS 트랜지스터(314)의 게이트에 접속된 드레인, 및 고전압원 VCC에 접속된 게이트를 가질 수 있다.
NMOS 트랜지스터(320)는 트랜스퍼 게이트로서 기능할 수 있다. 부하 임피던스 제어 신호 LCP가 하이 레벨에 있을 때[예를 들어, VCC-Vtn보다 클 때, 여기서 Vtn은 NMOS 트랜지스터(322)의 임계 전압임], PMOS 부하 트랜지스터(314)의 게이트는 VCC-Vtn인 전압을 수신할 수 있다. 그 게이트가 VCC-Vtn 전위에 있을 때, PMOS 부하 트랜지스터(314)의 임피던스는 상승할 수 있다. 부하 임피던스 제어 신호 LCP가 로우 레벨(예를 들어, 기준 전압원 전압)에 있을 때, PMOS 부하 트랜지스터(314)의 게이트는 기준 전압원 전압을 수신하여 상대적으로 낮은 임피던스를 가질 수 있다.
도 4는 도 3의 디코더 회로의 동작을 설명하기 위한 타이밍도이다. 도 4는클럭 신호 CLK, 부하 임피던스 제어 신호 LCP, 부하 트랜지스터 임피던스 LOAD Z, 프리디코더 출력 신호 D0, D4, 및 디코더 출력 신호 X0를 포함하는 다수의 파형을 포함한다.
도 4의 타이밍 구성에서, 부하 임피던스 제어 신호 LCP 펄스의 지속 기간은 CLK 신호의 대략 절반 주기보다 작도록 선택된다. 이러한 구성은 LCP 신호가 프리차지 신호 PC 및/또는 감지 증폭기 선택 신호 SE로서 기능할 수 있다면 장점일 수 있다.
본 기술 분야의 숙련된 기술자들은 파형들 D0, D4 및 X0가 AND 기능 회로(114-1)의 특수한 동작을 도시하는 것이고, 다른 AND 기능 회로(312-2 내지 312-16)는 동일한 방식으로 동작할 수 있다는 것을 인식할 수 있을 것이다.
도 3과 관련하여 도 4를 참조하면, CLK 신호는 시간 t11에서 하이로 천이될 수 있다. 클럭 신호 CLK의 상승 에지는 부하 임피던스 제어 회로(304)가 시간 t12에서 부하 임피던스 제어 신호 LCP를 구동하게끔 할 수 있다. MM 회로(310)에 의해 설정된 타이밍 범주에 따르면, 부하 임피던스 제어 신호 LCP는 "TMM"으로 도시된 지속 기간동안 하이로 유지된 다음 시간 t15에서 로우 레벨로 복귀된다. 부하 임피던스 제어 신호 LCP가 하이 레벨에 있는 동안, AND 기능 회로(312-1 내지 312-16) 내의 PMOS 부하 트랜지스터(314 등)는 하이 임피던스를 가질 수 있다.
프리디코더 회로(302-1 및 302-2)가 부하 임피던스 제어 회로(304)보다 더 큰 개수의 논리 스테이지 및/또는 전파 지연을 가질 수 있기 때문에, 프리디코더 출력(D0 및 D4 등)은 시간 t13에서 하이로 구동될 수 있는데, 이것은 클럭 신호CLK의 상승 에지에 대해 지연된다.
D0 및 D4 신호가 하이일 때, NMOS 트랜지스터(316 및 318)는 활성화될 수 있다. PMOS 부하 트랜지스터(314)가 하이 임피던스를 계속해서 갖기 때문에, 인버터(322)로의 입력은 로우 레벨로 급속하게 방전될 수 있다. 로우 입력값은 인버터(322)에 의해 반전되고, 디코더 출력 X0는 시간 t14에서 하이로 구동될 수 있다. 이러한 방식으로, 디코더(300)는 디코더 출력값들(X0 등)을 급속하게 활성화할 수 있다.
시간 t16에서, 클럭 신호 CLK는 로우 레벨로 복귀될 수 있다. 클럭 신호 CLK에서 로우 천이는 활성화된 프리디코더 출력 신호들(D0 및 D4 등)이 시간 t17에서 로우 레벨로 복귀하게끔 할 수 있다. NMOS 트랜지스터(316 및 318)가 턴오프되면, 인버터(322)의 입력은 하이 레벨로 상승하여, 인버터(322)의 출력(디코더 출력 신호 X0)이 시간 t18에서 로우로 구동되도록 한다.
PMOS 부하 트랜지스터(314)는 시간 t15에서 로우 임피던스 상태에 있을 수 있음을 알아야 한다. 그 결과, NMOS 트랜지스터(316 및 318)가 시간 t17에서 턴오프될 때, 인버터(322)의 입력은 급속하게 상승할 수 있다. 이러한 방식으로, 디코더(300)는 디코더 출력값들(X0 등)을 빠르게 불활성화(de-activate)시킬 수 있다.
도 5는 제3 실시예의 블럭도이다. 제3 실시예는 참조 번호 500으로 지시되며, 디코더 회로의 부분들을 포함할 수 있다. 제3 실시예(500)는 부하 임피던스 제어 회로(502), 프리디코더 출력 라인들(504), 및 AND 기능 회로(506)을 포함할 수 있다.
부하 임피던스 제어 회로(502)는 제1 중간 레벨 VH 및 제2 중간 레벨 VL 사이에서 변화하는 출력 신호를 제공할 수 있다. 제1 중간 레벨 VH은 고전압원 전압 VCC보다 선정된 값만큼 적을 수 있다. 제2 중간 레벨 VL은 기준 전압원 전압(예를 들어, 접지)보다 선정된 값만큼 클 수 있다. 부하 임피던스 제어 회로(502)의 출력 신호는 부하 임피던스 제어 신호 LCD일 수 있다.
도 5의 부하 임피던스 제어 회로(502)는 고전압원 VCC와 기준 전압원 사이에서 직렬로 배치된 제1 다이오드 소자(508), 블리더 저항(510), 및 제2 다이오드 소자(512)를 포함할 수 있다. 제1 다이오드 소자(508)는 고전압원 VCC에 접속된 양극형 단자 및 블리더 저항(510)에 접속된 음극형 단자를 가질 수 있다. 제2 다이오드 소자(512)는 블리더 저항(510)에 접속된 양극형 단자 및 기준 전압원에 접속된 음극형 단자를 가질 수 있다. 제1 중간 레벨 VH는 제1 다이오드 소자(508)의 음극형 단자와 블리더 저항(510)간의 접속에서 발생될 수 있다. 제2 중간 레벨 VL은 제2 다이오드 소자(512)의 양극형 단자와 블리더 저항(510)간의 접속에서 발생될 수 있다.
이러한 구성에서, 제1 중간 레벨 VH는 VCC-VfD와 같을 수 있는데, VfD는 제1 다이오드 소자(508)의 순방향 바이어스 강하이다. 제2 중간 레벨 VL은 VSS+VfD일 수 있는데, VSS는 기준 전압 전압원이며, VfD는 제2 다이오드 소자(512)의 순방향 바이어스 강하이다.
부하 임피던스 제어 회로(502)는 제1 중간 레벨 VH를 안정화시킬 수 있는 제1 다이오드 소자(508)에 병렬로 접속된 커패시터(514)를 더 포함할 수 있다. 커패시터(516)는 제2 다이오드 소자(512)에 병렬로 접속되어 제2 중간 레벨 VL을 안정화할 수 있다.
본 기술 분야의 숙련된 기술자들은 한 다이오드 소자가 다이오드형 기능을 제공하는 다양한 소자를 포함할 수 있음을 인식할 수 있을 것이다. 단지 하나의 예이지만, 다이오드 소자는 p-n 결합 등, 또는 "다이오드" 구성으로 접속된 바이폴라 트랜지스터 또는 전계 효과 트랜지스터 등과 같은 트랜지스터에 의해 형성된 다이오드를 포함할 수 있다.
또한, 도 5의 부하 임피던스 제어 회로(502)는 PMOS 트랜지스터(518), NMOS 트랜지스터(520) 및 인버터(522)를 포함할 수도 있다. PMOS 트랜지스터(518)는 제1 중간 레벨 VH에 접속된 소스, NMOS 트랜지스터(520)에 접속된 드레인, 및 인버터(522)의 출력에 접속된 게이트를 가질 수 있다. NMOS 트랜지스터(520)는 제2 중간 레벨 VL에 접속된 소스, 및 인버터(522)의 출력에 접속된 게이트를 가질 수 있다. 인버터(522)의 출력은 클럭 신호 CLK를 수신할 수 있다. 따라서, 반전된 클럭 신호가 PMOS 트랜지스터(518) 및 NMOS 트랜지스터(520)의 게이트들로 공급된다.
PMOS 트랜지스터(518) 및 NMOS 트랜지스터(520)의 드레인-드레인 접속은 부하 임피던스 제어 신호 LCD를 생성할 수 있다.
도 5의 구성에서, 클럭 신호 CLK가 로우일 때, 인버터(522)는 PMOS 트랜지스터(518) 및 NMOS 트랜지스터(520)의 게이트들을 하이 레벨로 구동한다. PMOS 트랜지스터(518)가 턴오프되고 NMOS 트랜지스터(520)는 턴온될 수 있다. 이와 같이, 부하 임피던스 제어 신호 LCD는 제2 중간 레벨 VL에 있을 수 있다.
클럭 신호 CLK가 하이일 때, 인버터(522)는 PMOS 트랜지스터(518) 및 NMOS 트랜지스터(520)의 게이트들을 로우 레벨로 구동한다. PMOS 트랜지스터(518)가 턴온되고 NMOS 트랜지스터(520)는 턴오프될 수 있다. 이와 같이, 부하 임피던스 제어 신호 LCD는 제1 중간 레벨 VH로 구동될 수 있다.
부하 임피던스 제어 신호 LCD는 도 1에서의 106에 도시된 바와 같이 주 디코더 회로로 공급될 수 있다. 이러한 주 디코더 회로는 다수의 AND 기능 회로를 포함할 수 있다. 이러한 AND 기능 회로 중 하나가 도 5에 도시된 506이다. AND 기능 회로(506)는 도 1에 114-1로 도시된 AND 기능 회로와 동일한 구성을 가질 수 있다. 따라서, AND 기능 회로(506)는 하나의 PMOS 트랜지스터(524), 두개의 NMOS 트랜지스터(526 및 528), 및 하나의 인버터(530)를 포함한다.
클럭 신호 CLK가 로우 레벨에 있을 때, 부하 임피던스 제어 신호 LCD는 PMOS 트랜지스터(524)의 게이트를 제2 중간 레벨 VL로 구동할 수 있고, PMOS 트랜지스터(524)는 로우 임피던스 상태에 놓여질 수 있다. 클럭 신호 CLK가 하이 레벨에 있을 때, 부하 임피던스 제어 신호 LCD는 PMOS 트랜지스터(524)의 게이트를 제1 중간 레벨 VH로 구동할 수 있고, PMOS 트랜지스터(524)는 하이 임피던스 상태에 놓여질 수 있다.
PMOS 트랜지스터(524)가 하이 임피던스 상태에 있을 때, 프리디코더 신호들(D0 및 D4)는 CLK 신호에 동기하고, 특수한 입력값(어드레스값 등)에 응답하여 활성화될 수 있다. 인버터(530)의 입력은 로우 레벨로 구동될 수 있다. 이러한 방식으로, 디코더 출력 신호들(X0)는 신속하게 하이 레벨로 구동될 수 있다.
도 5의 실시예에서, 부하 임피던스 제어 신호 LCD의 전압 진폭 범위는 전압원에서 보다 작다. 그 결과, 부하 소자들을 활성화하기 위한 충전/방전 전류의 양은 종래의 풀 로직 스윙 방법보다 감소될 수 있다.
중간 레벨들 VH 및 VL을 발생시키기 위한 구체적인 방법들이 설명되었지만, 이와 다른 구성도 선형으로 안정화되는 한 사용될 수 있다는 것을 이해하여야 한다. 예를 들어, 상기한 것 이외의 다른 일정 전압원 회로들이 도 5에 도시된 다이오드 소자 구성 대신에 제1 중간 전압 및/또는 제2 중간 전압을 제공할 수도 있다.
도 6은 제4 실시예의 회로도이다. 제4 실시예는 참조 문자 600으로 지시되며, AND 기능을 제공하는 논리 회로를 포함할 수 있다. AND 기능 회로(600)는 도 1에서의 AND 기능 회로(114-1)와 동일한 방식으로 하나의 PMOS 부하 트랜지스터(602), 두개의 NMOS 트랜지스터(604 및 606), 하나의 인버터(608)를 포함할 수 있다. 제4 실시예(600)는 NMOS 트랜지스터(610)를 포함하는 부하 임피던스 제어 회로를 더 포함할 수 있다.
NMOS 트랜지스터(610)는 프리디코더 출력 D4에 접속된 소스, PMOS 트랜지스터(602)의 게이트에 접속된 드레인, 및 고전압원 VCC에 접속된 게이트를 가질 수 있다. NMOS 트랜지스터(610)는 트랜스퍼 게이트와 일반적으로 동일한 방식으로 동작할 수 있다. 프리디코더 출력 D4가 로우일 때, PMOS 트랜지스터(602)의 게이트는 로우일 수 있고, PMOS 트랜지스터(602)는 로우 임피던스 상태에 있을 수 있다. 프리디코더 출력 D4가 하이일 때(예를 들어, VCC에 있을 때), PMOS 트랜지스터(602)의 게이트는 VCC-Vtn 레벨에 있을 수 있는데, 여기서 Vtn은 NMOS트랜지스터(610)의 임계 전압이다. 그 결과, PMOS 트랜지스터(602)는 하이 임피던스 상태에 놓여질 수 있다.
이와 같이, 프리디코더 출력들 D0 및 D4가 하이 레벨에 있을 때, NMOS 트랜지스터(604 및 606)는 턴온되고, PMOS 트랜지스터(602)는 하이 임피던스 상태에 있게 된다. 그 결과, 인버터(608)로의 입력은 로우 레벨로 빠르게 구동되어 디코더 출력 신호들 X0이 하이 레벨로 빠르게 구동될 수 있도록 한다.
여기서 이해하여야 할 것은 도 6에서의 대체 구성이 프리디코더 출력 D4 대신에 D0에 접속된 소스를 갖는 NMOS 트랜지스터(610)를 포함할 수도 있다는 것이다.
도 6의 구성은 프리디코더 출력값들이 서로 다른 시간에 구동될 수 있는 경우를 도시한다. 특히, 프리디코더 출력 D4는 프리디코더 출력 D0이 활성화되기 전에 활성화될 수 있다. 이것으로 인해, D4 프리디코더 출력을 제공하는 하나의 프리디코더 회로가 D0 프리디코더 출력을 제공하는 다른 프리디코더 회로보다 전파 시간이 짧게 된다. 예를 들어, 도 1에서 설명한 바와 같은 구성에서는, 프리디코더 회로(102-1)가 프리디코더 출력들 D0-D3을 구동하는 것보다 빨리 프리디코더 회로(102-2)가 프리디코더 출력들 D4-D7을 구동한다.
도 6의 구성에서, 프리디코더 출력 D4는 NMOS 트랜지스터(606)의 게이트 및 NMOS 트랜지스터(610)의 소스를 모두 구동한다. 따라서, 프리디코더 출력 D4가 프리디코더 회로(도 1에서 102-2로 도시됨)에 의해 구동된다면, 출력 부하는 [프리디코더 출력 D4가 AND 기능 회로(114-1) 내의 하나의 NMOS 트랜지스터를 구동하는]도 1의 실시예에서보다 더 커질 수 있다. 그 결과, X0 등의 디코더 출력 신호들의 활성화는 상술한 도 1, 3 및 5의 실시예들보다 더 길어질 수 있다.
이와 같이, 600과 같은 실시예들은 프리디코더 출력들 D4 내지 D7이 프리디코더 출력들 D0 내지 D3보다 더 큰 부하에 접속된 구성을 포함할 수 있다. 프리디코더 출력들 D4 내지 D7이 프리디코더 출력들 D0 내지 D3에 앞서 활성화된다면, X0 등의 디코더 출력 신호들의 신속한 활성화가 유지될 수 있다. 특별한 이익을 갖는 구성으로, 디코더에 대한 출력 타이밍을 결정하는 인계 경로에서 프리디코더 출력들 D0 내지 D3을 발행하는 프리디코더 회로를 사용할 수 있다. 이와 같은 방식으로, 마진이 프리디코더 출력들 D0 내지 D3과 프리디코더 출력들 D4 내지 D7 사이에 설정되어 프리디코더 출력들 D4 내지 D7이 더 큰 부하들을 구동할지라도 디코더 출력을 신속하게 활성화시킬 수 있다.
도 6의 구체적인 구성에서, 부하 임피던스는 논리 회로로의 입력 신호들(D0 및 D4 등)에 따라서 제어될 수 있기 때문에, 도 1, 3 및 5에 도시된 부하 임피던스 제어 신호 LC, LCP 및 LCD용 배선을 제공할 필요가 없게 된다. 이러한 방식으로, 제4 실시예(600)는 도 1, 3 및 5의 실시예들보다 더 적은 배선 영역을 갖게 된다.
도 1, 3 및 5의 실시예들에서, 부하 임피던스 제어 신호(LC, LCP 및 LCD)는 모든 AND 기능 회로들에서 임피던스 소자들을 구동할 수 있다. 이와 대조적으로, 도 6의 실시예에서는, 단지 선택된 임피던스 소자들이 구동되어 진다. 예를 들어, 제4 실시예(600)의 AND 기능 회로를 사용하는 4개의 비트 디코딩 구성에서, 16개의 AND 기능 회로 중에 선택된 4개 내의 임피던스 소자들이 주어진 어드레스값 조합에대해 활성화된다. 그러므로, 제4 실시예(600)는 상술한 실시예들보다 더 전류를 절감할 수 있다.
도 7은 제5 실시예의 회로도이다. 제5 실시예는 논리 회로이며, 참조 번호 700으로 표시된다. 제5 실시예(700)는 제4 실시예(600)의 수정으로서 개념화될 수 있는 AND 기능 회로이다.
제5 실시예는 하나의 PMOS 트랜지스터(702), 두개의 NMOS 트랜지스터(704 및 706), 및 하나의 인버터(708)를 포함할 수 있다. PMOS 트랜지스터(702)는 고전압원 VCC에 접속된 소스, NMOS 트랜지스터(704)의 드레인에 접속된 드레인, 및 NMOS 트랜지스터(706)의 드레인에 접속된 게이트를 가질 수 있다. NMOS 트랜지스터(706)는 프리디코더 출력 D4에 접속된 게이트 및 고전압원 VCC에 접속된 게이트를 가질 수 있다. NMOS 트랜지스터(704)는 프리디코더 출력 D4에 접속된 게이트를 가질 수 있다. 제4 실시예(600)와는 달리, NMOS 트랜지스터(704)의 소스는 반전된 프리디코더 출력 D0B에 접속될 수 있다. 반전된 프리디코더 출력 D0B는 프리디코더 출력 D0를 반전하여 발생된다. 제5 실시예(700)는 제4 실시예(600)보다 트랜지스터가 하나 적다는 것을 알아야 한다.
제5 실시예(700)에서, PMOS 트랜지스터(702)는 부하 소자이고, NMOS 트랜지스터(704)는 논리 연산 트랜지스터이며, NMOS 트랜지스터(706)는 부하 임피던스 제어 회로일 수 있다.
프리디코더 출력 D4가 하이일 때(VCC-Vtn보다 클 때), PMOS 트랜지스터(702)는 그 게이트에서 전위 VCC-Vtn을 수신하여 그 임피던스가 상승할 수 있다. 프리디코더 출력 D0B가 로우일 때, NMOS 트랜지스터(704)는 활성화되고, 인버터(708)의 입력은 로우로 구동될 수 있다. 이 때, 디코더 출력 X0는 인버터(708)에 의해 하이로 구동될 수 있다.
제5 실시예에 따른 다수의 AND 기능 회로(700)가 주 디코더 회로에 사용될 수 있다. 이러한 주 디코더에서, 인접한 AND 기능 회로(700)는 회로 소자들을 공유할 수 있다. 특히, 도 7의 예에서, 인접 AND 기능 회로는 NMOS 트랜지스터(706)를 공유할 수 있다. 이와 같이, 프리디코더 출력 D4는 두개의 AND 기능 회로들에 인접하고 공통인 NMOS 트랜지스터의 소스에 공급될 수 있다. 공통인 소자들을 갖는 AND 기능 회로(700)를 사용하여, AND 기능 회로 내의 소자들의 개수가 더욱 감소될 수 있다. 구체적으로, 인버터(708)가 두개의 트랜지스터를 포함한다면, 공유 AND 기능 회로(700)의 배치는 4 또는 5 개의 회로 소자들을 가질 수 있다. 이것은 7개의 소자를 사용하는 도 9의 종래의 경우와 대조적이다. 이러한 방식으로, (제5 실시예 700에서와 같은) AND 기능 회로에서의 소자 개수는 (도 9에서의) 종래의 경우와 비교해 그 개수를 2/3보다 더 줄일 수 있다.
도 8은 제6 실시예의 회로도이다. 제6 실시예는 논리 회로이며, 참조 번호 800으로 지시된다. 제6 실시예(800)는 주 디코더 회로의 일부를 형성할 수 있는 OR 기능 회로이다. OR 기능 회로(800)는 NOR 회로 및 인버터를 포함함으로써 개념화될 수 있다.
OR 기능 회로(800)는 3개의 PMOS 트랜지스터(802, 804 및 806) 및 NMOS 트랜지스터(808)를 포함할 수 있다. 이러한 트랜지스터들은 NOR 회로를 형성함으로써개념화될 수 있다. 참조 번호 810으로 도시된 인버터가 더 포함된다. PMOS 트랜지스터(802)는 고전압원 VCC에 접속된 소스, PMOS 트랜지스터(804)의 소스에 접속된 드레인, 및 반전된 프리디코더 출력 D4B를 수신하는 게이트를 가질 수 있다. PMOS 트랜지스터(804)는 NMOS 트랜지스터(808)의 드레인에 접속된 드레인, 및 또 다른 반전된 프리디코더 출력 D0B를 수신하는 게이트를 가질 수 있다. NMOS 트랜지스터(808)는 PMOS 트랜지스터(806)의 드레인에 접속된 게이트, 및 기준 전압원에 접속된 소스를 가질 수 있다. PMOS 트랜지스터(806)는 반전된 프리디코더 출력 D4B를 수신하는 소스, 및 기준 전압원(예를 들어, 접지)에 접속된 게이트를 가질 수 있다.
도 8의 구성에서, PMOS 트랜지스터(802 및 804)는 논리 연산 트랜지스터이고, NMOS 트랜지스터(808)는 부하 트랜지스터이며, PMOS 트랜지스터(806)는 부하 임피던스 제어 회로일 수 있다.
반전된 프리디코더 출력 D0B는 프리디코더 출력 D0를 반전하여 발생될 수 있다. 반전된 프리디코더 출력 D4B는 프리디코더 출력 D4를 반전하여 발생될 수 있다.
입력 신호들 D4B 및 D0B가 로우 레벨에 있을 때, PMOS 트랜지스터(802 및 804)가 턴온되어 고전압원과 인버터(810)의 입력간의 경로에 로우 임피던스를 제공할 수 있다. 로우 D4B값은 로우 전위(Vss+｜Vtp｜)가 NMOS 트랜지스터(808)의 게이트에 제공되고, NMOS 트랜지스터(808)가 하이 임피던스 상태로 대치되도록 할 수 있다. 인버터(810)의 입력은 하이 레벨로 되어 로우 X0B 출력 신호를 발생시킨다.
반전된 프리디코더 출력 신호 D4B에 따라서 NMOS 트랜지스터(806)의 임피던스를 제어하므로써, OR 기능 회로(800)는 XOB 신호를 하이 레벨로 빠르게 구동할 수 있다.
D4B 신호가 하이 레벨로 천이할 때, 하이 레벨은 NMOS 부하 트랜지스터(808)의 게이트로 인가될 수 있다. NMOS 트랜지스터(808)는 PMOS 트랜지스터(806)를 통해 로우 임피던스 상태에 놓여질 수 있다. PMOS 트랜지스터(804) 및 PMOS 트랜지스터(802)도 턴오프될 수 있다. 인버터(810)의 입력은 NMOS 트랜지스터(808)를 통해 로우 레벨로 방전될 수 있다. 이것은 X0B 신호가 하이 레벨로 급속히 구동될 수 있도록 한다.
본 기술 분야의 숙련된 기술자들은, 지금까지 AND/NAND 및 OR/NOR 논리 게이트들에 대해 상술되었지만, 본 발명은 이러한 구체적인 논리 회로들에만 제한되도록 의도되지 않았다는 것을 인식할 수 있을 것이다. 다양한 실시예의 교시들이 AND/NAND 및 OR/NOR 기능 이외의 논리 기능들을 제공하는 대체 실시예들을 구성하도록 활용될 수 있다. 이러한 대체 실시예는 인코더 회로, 래치 회로 및/또는 버스 제어 회로를 제한없이 포함할 수 있다.
본 발명의 실시예들은 출력값의 수치에 따라서 부하 소자의 임피던스를 변화시킬 수 있는 부하 임피던스 제어 회로를 포함하는 논리 회로에 대해 설명하였다. 부하 소자에 의해 제공된 전류를 방전하므로써 로우 출력 레벨을 제공하도록 구성된 논리 회로의 경우에, 부하 소자의 임피던스를 증가시켜 회로 응답을 보다 고속으로 및 전류 소모를 보다 절감하는 것이 가능해 진다. 하이 레벨이 출력인 경우, 부하 소자의 임피던스를 감소시켜 응답 시간을 향상시키는 것이 가능하게 된다.
부하 소자로 전류를 공급하여 하이 출력 레벨을 제공하도록 구성된 논리 회로의 경우에, 부하 소자의 임피던스를 증가시켜 회로 응답을 보다 고속으로 및 전류 소모를 보다 절감하는 것이 가능해 진다. 로우 레벨이 출력인 경우, 부하 소자의 임피던스를 감소시켜 응답 시간을 향상시키는 것이 가능하게 된다.
본 기술 분야의 숙련된 기술자들은 두개의 신호들이 상호 "동기하여" 또는 "동기적으로" 활성화될 수 있음을 당연히 인식할 수 있을 것이다. 일예로, 도 1의 클럭 신호 CLK 및 부하 임피던스 제어 신호 LC는 동기적일 수 있으며, 정확히 동시에 그런것은 아닐 수 있다.
본 기술 분야의 숙련된 기술자들은 상술한 다양한 논리 회로들이 출력값을 발생시키도록 다른 조작이 가해질 수 있는 논리 노드에서 논리값을 발생시킬 수 있음을 인식할 수 있을 것이다. 몇몇 예들로서, 인버터들(122, 322, 530, 608, 708 및 810)의 입력은 논리 노드일 수 있다. 논리 노드의 전위는 인버터에 의해 계속해서 조종된다.
본 명세서에서 다양한 구체적인 실시예들이 상술되었지만, 본 발명은 본 발명의 사상 및 범주에서 벗어남이 없는 다양한 변경, 치환 및 그 대체들이 가해질 수 있음을 이해하여야 한다. 따라서, 본 발명은 첨부된 청구항들에 의해 정의되는 것으로만 한정되도록 의도되었다.

Claims (20)

  1. 적어도 하나의 입력 신호에 따라서 논리 기능을 수행하는 제1 도전형의 적어도 하나의 논리 연산 트랜지스터;
    상기 적어도 하나의 논리 연산 트랜지스터에 대한 부하이며, 적어도 하나의 제어 단자를 포함하는 제2 도전형의 적어도 하나의 부하 트랜지스터; 및
    전원 전압에 접속되고, 상기 전원 전압보다 소정값 만큼 작은 크기의 전위를 갖는 부하 임피던스 제어 신호에 따라 상기 적어도 하나의 부하 트랜지스터의 상기 적어도 하나의 제어 단자의 전위를 제어함으로써 상기 적어도 하나의 부하 트랜지스터의 임피던스를 변화시키는 부하 임피던스 제어 회로
    를 포함하는 논리 회로.
  2. 제1항에 있어서, 상기 부하 임피던스 제어 회로는 상기 적어도 하나의 입력 신호에서의 천이와 동기하여 상기 적어도 하나의 부하 트랜지스터의 임피던스를 상승시키는 논리 회로.
  3. 제1항에 있어서, 상기 부하 임피던스 제어 회로는 상기 적어도 하나의 입력 신호의 선정된 값에 응답하여 상기 적어도 하나의 부하 트랜지스터의 임피던스를 상승시키는 논리 회로.
  4. 제1항에 있어서, 상기 부하 임피던스 제어 회로는 기준 전압에 접속되고, 전원 전압보다 선정된 값만큼 작고 기준 전압보다 선정된 값만큼 큰 전위를 갖는 부하 임피던스 제어 신호를 선택적으로 출력함으로써 상기 적어도 하나의 부하 트랜지스터의 임피던스를 변화시키는 논리 회로.
  5. 삭제
  6. 제1항에 있어서, 상기 부하 임피던스 제어 회로는 상기 부하 트랜지스터의 상기 제어 단자와 입력 신호 단자 사이에 배치된 소스-드레인 경로를 갖는 n 채널 절연형 게이트 전계 효과 트랜지스터(IGFET)를 포함하되, 상기 n 채널 IGFET의 게이트는 전원 전압에 접속되는 논리 회로.
  7. 논리 노드와 제1 전원 노드 사이에 배치되고, 부하 제어 노드에서의 전위에 따라 그 임피던스가 결정되고, 상기 논리 노드와 상기 제1 전원 노드 사이에 접속된 소스-드레인 경로 및 상기 부하 제어 노드에 접속된 게이트를 구비한 제1 도전형의 적어도 하나의 부하 전계 효과 트랜지스터(FET)를 포함하는 부하 제어가능한 임피던스 경로;
    상기 논리 노드와 제2 전원 노드 사이에 배치되고, 적어도 하나의 입력 신호 노드에서의 전위에 따라서 그 임피던스가 결정되며, 상기 논리 노드와 상기 제2 전원 노드 사이에 접속된 소스-드레인 경로 및 상기 적어도 하나의 입력 신호 노드에 접속된 게이트를 구비한 제2 도전형의 적어도 하나의 논리 FET를 포함하는 논리 제어가능한 임피던스 경로; 및
    제어 입력 노드에서의 전위에 따라서 상기 부하 제어 노드의 전위를 변화시키고 상기 부하 제어 노드의 전위를 상기 제1 전원 노드보다 작게 제한하는 부하 제어 회로
    를 포함하는 논리 회로.
  8. 삭제
  9. 제7항에 있어서, 상기 제2 전원 노드는 상기 적어도 하나의 입력 신호 노드에 접속되는 논리 회로.
  10. 제7항에 있어서, 상기 부하 제어 회로는 상기 부하 제어 노드와 상기 제어 입력 노드 사이에 접속된 소스-드레인 경로 및 상기 제1 전원 노드에 접속된 게이트를 구비한 제어 전계 효과 트랜지스터(FET)를 포함하는 논리 회로.
  11. 제10항에 있어서, 상기 제어 입력 노드는 상기 적어도 하나의 입력 신호 노드에 접속되는 논리 회로.
  12. 제7항에 있어서, 상기 부하 제어 회로는
    제1 제어 전원 노드와 상기 부하 제어 노드 사이에 접속된 소스-드레인 경로 및 상기 제어 입력 노드에 접속된 게이트를 구비한 제1 제어 전계 효과 트랜지스터(FET); 및
    제2 제어 전원 노드와 상기 부하 제어 노드 사이에 접속된 소스-드레인 경로 및 상기 제어 입력 노드에 접속된 게이트를 구비한 제2 제어 FET
    를 포함하는 논리 회로.
  13. 제12항에 있어서, 상기 제2 제어 FET의 게이트는 인버터에 의해 상기 부하 제어 노드에 접속되는 논리 회로.
  14. 제12항에 있어서,
    상기 제1 제어 전원 노드는 상기 제1 전원 노드보다 더 낮은 전위를 가질 수 있고,
    상기 제2 제어 전원 노드는 상기 제2 전원 노드보다 더 높은 전위를 가질 수 있는
    논리 회로.
  15. 제7항에 있어서, 상기 부하 제어 회로는 상기 제어 입력 노드에서의 전위 변화에 응답하여 상기 부하 제어 노드를 선정된 전위로 일시적으로 구동하는 단안정(monostable) 회로를 포함하는 논리 회로.
  16. 전원에 접속되고 부하 제어 노드에서의 전위에 변화하는 임피던스를 갖는 부하 전류 경로, 및 적어도 하나의 논리 입력 노드의 전위에 따라 변화하는 임피던스를 갖는 논리 전류 경로를 각각 포함하는 복수의 논리 회로; 및
    상기 전원에 접속되고 상기 논리 회로들의 상기 논리 입력 노드에서의 전위 변화에 동기하여 상기 논리 회로들의 선택된 부하 제어 노드들을 구동하고, 선택된 제어 노드를 전원보다 선정된 값만큼 작은 전위로 구동함으로써 부하 전류 경로의 임피던스를 변화시키는 부하 임피던스 제어 회로
    를 포함하는 디코더 회로.
  17. 제16항에 있어서, 상기 부하 전류 경로는 상기 부하 제어 노드에 접속된 게이트를 갖는 전계 효과 트랜지스터를 포함하는 디코더 회로.
  18. 제16항에 있어서, 인접한 논리 회로들은 공통 접속된 부하 제어 노드들을 구비하는 디코더 회로.
  19. 제16항에 있어서, 상기 부하 임피던스 제어 회로는 상기 부하 제어 노드에접속된 소스-드레인 경로 및 전원에 접속된 게이트를 구비하는 전계 효과 트랜지스터를 포함하는 디코더 회로.
  20. 제16항에 있어서, 상기 논리 회로들의 상기 논리 입력 노드들에 접속된 프리디코더 출력들을 갖고, 입력 어드레스값들에 따라서 선택된 프리디코더 출력 노드들을 각각 구동하는 복수의 프리디코더 회로를 더 포함하는 디코더 회로.
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