JP3166740B2 - 論理回路 - Google Patents
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- H03—ELECTRONIC CIRCUITRY
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- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
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- H03K19/0185—Coupling arrangements; Interface arrangements using field effect transistors only
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- H03K—PULSE TECHNIQUE
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Description
【０００１】
【発明の属する技術分野】この発明は、半導体メモリ装
置におけるアドレスデコーダ回路等に用いて好適な論理
回路に係り、詳しくは、電界効果トランジスタで構成し
た負荷のインピーダンスを入力信号に同期させて高くす
ることで、高速動作を可能にするとともに消費電流を低
減させるようにした論理回路に関するものである。
置におけるアドレスデコーダ回路等に用いて好適な論理
回路に係り、詳しくは、電界効果トランジスタで構成し
た負荷のインピーダンスを入力信号に同期させて高くす
ることで、高速動作を可能にするとともに消費電流を低
減させるようにした論理回路に関するものである。
【０００２】
【従来の技術】図９はデコーダ回路を構成する従来の論
理回路の回路構成図である。図９に示す従来の論理回路
１００は、第１の負荷用電界効果トランジスタであるｐ
チャネル電界効果トランジスタ（以下、ｐＭＯＳトラン
ジスタと記す）１０１と、第２の負荷用電界効果トラン
ジスタであるｐＭＯＳトランジスタ１０２と、論理動作
を行なう３個のｎチャネル電界効果トランジスタ（以
下、ｎＭＯＳトランジスタと記す）１０３，１０４，１
０５と、論理レベルを反転させるインバータ１０６とか
ら構成されている。符号１０７は出力端子、符号１０８
〜１１０は入力端子である。
理回路の回路構成図である。図９に示す従来の論理回路
１００は、第１の負荷用電界効果トランジスタであるｐ
チャネル電界効果トランジスタ（以下、ｐＭＯＳトラン
ジスタと記す）１０１と、第２の負荷用電界効果トラン
ジスタであるｐＭＯＳトランジスタ１０２と、論理動作
を行なう３個のｎチャネル電界効果トランジスタ（以
下、ｎＭＯＳトランジスタと記す）１０３，１０４，１
０５と、論理レベルを反転させるインバータ１０６とか
ら構成されている。符号１０７は出力端子、符号１０８
〜１１０は入力端子である。
【０００３】２個のｐＭＯＳトランジスタ１０１，１０
２は並列接続されている。２個のｐＭＯＳトランジスタ
１０１，１０２の各ソースは正電源ＶＣＣへ接続されて
いる。３個のｎＭＯＳトランジスタ１０３，１０４，１
０５は直列接続されている。ｎＭＯＳトランジスタ１０
５のソースは基準電源（グランド）に接続されている。
並列接続された２個のｐＭＯＳトランジスタ１０１，１
０２に、直列接続された３個のｎＭＯＳトランジスタ１
０３，１０４，１０５とが直列に接続されて、３入力の
ＮＡＮＤ回路が構成されている。このＮＡＭＤ回路の出
力点（２個のｐＭＯＳトランジスタ１０１，１０２の各
ソースとｎＭＯＳトランジスタ１０３のドレインとの接
続点）はインバータ１０６の入力端子に接続されてい
る。インバータ１０６の出力端子はｐＭＯＳトランジス
タ１０２にゲートに接続されるとともに、出力端子１０
７に接続されている。
２は並列接続されている。２個のｐＭＯＳトランジスタ
１０１，１０２の各ソースは正電源ＶＣＣへ接続されて
いる。３個のｎＭＯＳトランジスタ１０３，１０４，１
０５は直列接続されている。ｎＭＯＳトランジスタ１０
５のソースは基準電源（グランド）に接続されている。
並列接続された２個のｐＭＯＳトランジスタ１０１，１
０２に、直列接続された３個のｎＭＯＳトランジスタ１
０３，１０４，１０５とが直列に接続されて、３入力の
ＮＡＮＤ回路が構成されている。このＮＡＭＤ回路の出
力点（２個のｐＭＯＳトランジスタ１０１，１０２の各
ソースとｎＭＯＳトランジスタ１０３のドレインとの接
続点）はインバータ１０６の入力端子に接続されてい
る。インバータ１０６の出力端子はｐＭＯＳトランジス
タ１０２にゲートに接続されるとともに、出力端子１０
７に接続されている。
【０００４】クロック入力端子１０８は、ｐＭＯＳトラ
ンジスタ１０１のゲートならびにｎＭＯＳトランジスタ
１０３のゲートに接続されている。第１の信号入力端子
１０９はｎＭＯＳトランジスタ１０４のゲートに接続さ
れている。第２の信号入力端子１１０はｎＭＯＳトラン
ジスタ１０５のゲートに接続されている。
ンジスタ１０１のゲートならびにｎＭＯＳトランジスタ
１０３のゲートに接続されている。第１の信号入力端子
１０９はｎＭＯＳトランジスタ１０４のゲートに接続さ
れている。第２の信号入力端子１１０はｎＭＯＳトラン
ジスタ１０５のゲートに接続されている。
【０００５】次に、図９に示した従来の論理回路の動作
を説明する。まず、入力端子１０８に供給されるクロッ
ク信号ＣＬＫがＬレベルの状態では、ｐＭＯＳトランジ
スタ１０１が能動状態となってこのｐＭＯＳトランジス
タ１０１の特性によって定める負荷インピーダンス状態
となる。これによりインバータ１０６の入力端子はＨレ
ベルとなり、インバータ１０６の出力である出力端子１
０７はＬベルとなる。インバータ１０６の出力がＬレベ
ルになると、ｐＭＯＳトランジスタ１０２は能動状態と
なり、このｐＭＯＳトランジスタ１０１の特性によって
定める負荷インピーダンス状態となる。したがって、ク
ロック信号ＣＬＫがＨレベルになりｐＭＯＳトランジス
タ１０１がオフ状態になっても、ｐＭＯＳトランジスタ
１０２によってインバータ１０６の入力はＨレベルに保
持され、それまでの出力状態を保持する。
を説明する。まず、入力端子１０８に供給されるクロッ
ク信号ＣＬＫがＬレベルの状態では、ｐＭＯＳトランジ
スタ１０１が能動状態となってこのｐＭＯＳトランジス
タ１０１の特性によって定める負荷インピーダンス状態
となる。これによりインバータ１０６の入力端子はＨレ
ベルとなり、インバータ１０６の出力である出力端子１
０７はＬベルとなる。インバータ１０６の出力がＬレベ
ルになると、ｐＭＯＳトランジスタ１０２は能動状態と
なり、このｐＭＯＳトランジスタ１０１の特性によって
定める負荷インピーダンス状態となる。したがって、ク
ロック信号ＣＬＫがＨレベルになりｐＭＯＳトランジス
タ１０１がオフ状態になっても、ｐＭＯＳトランジスタ
１０２によってインバータ１０６の入力はＨレベルに保
持され、それまでの出力状態を保持する。
【０００６】クロック信号ＣＬＫがＨレベルであって、
入力端子１０９に供給される図示しないプリデコーダか
らの信号Ｄ０、ならびに、入力端子１１０に供給される
図示しないプリデコーダからの信号Ｄ４が共にＨレベル
である場合には、３個のｎＭＯＳトランジスタ１０３，
１０４，１０５が全て導通（オン）状態となるので、イ
ンバータ１０６の入力はＬレベルとなり、インバータ１
０６の出力である出力端子１０７はＨベルとなる。イン
バータ１０６の出力がＨレベルになると、ｐＭＯＳトラ
ンジスタ１０２はオフ状態となるので、正電源ＶＣＣか
らｐＭＯＳトランジスタ１０２ならびに直列接続された
３個のｎＭＯＳトランジスタ１０３，１０４，１０５を
介して基準電源ＧＮＤへ流れる電流はなくなる。このよ
うに、従来の論理回路１００は、クロック信号がＨレベ
ルのときに、各入力信号Ｄ０，Ｄ４のデコード出力Ｘ０
を発生させることができる。
入力端子１０９に供給される図示しないプリデコーダか
らの信号Ｄ０、ならびに、入力端子１１０に供給される
図示しないプリデコーダからの信号Ｄ４が共にＨレベル
である場合には、３個のｎＭＯＳトランジスタ１０３，
１０４，１０５が全て導通（オン）状態となるので、イ
ンバータ１０６の入力はＬレベルとなり、インバータ１
０６の出力である出力端子１０７はＨベルとなる。イン
バータ１０６の出力がＨレベルになると、ｐＭＯＳトラ
ンジスタ１０２はオフ状態となるので、正電源ＶＣＣか
らｐＭＯＳトランジスタ１０２ならびに直列接続された
３個のｎＭＯＳトランジスタ１０３，１０４，１０５を
介して基準電源ＧＮＤへ流れる電流はなくなる。このよ
うに、従来の論理回路１００は、クロック信号がＨレベ
ルのときに、各入力信号Ｄ０，Ｄ４のデコード出力Ｘ０
を発生させることができる。
【０００７】
【発明が解決しようとする課題】図９に示した従来の論
理回路１００では、ｐＭＯＳトランジスタ１０２から供
給される電流を、直列接続された３個のｎＭＯＳトラン
ジスタ１０３，１０４，１０５で吸収してインバータ１
０６の入力電位をＬレベルに引き下げる必要がある。こ
のため、ｐＭＯＳトランジスタ１０２の電流吐き出し能
力に対して、各ｎＭＯＳトランジスタ１０３，１０４，
１０５の電流吸い込み能力が充分大きくないと、インバ
ータ１０６の入力電位をＬレベルへ引き下げるまでに時
間を要し、デコード出力Ｘ０が得られるまでの時間遅れ
が大きくなる。すなわち、論理回路１００の動作速度が
遅くなる。
理回路１００では、ｐＭＯＳトランジスタ１０２から供
給される電流を、直列接続された３個のｎＭＯＳトラン
ジスタ１０３，１０４，１０５で吸収してインバータ１
０６の入力電位をＬレベルに引き下げる必要がある。こ
のため、ｐＭＯＳトランジスタ１０２の電流吐き出し能
力に対して、各ｎＭＯＳトランジスタ１０３，１０４，
１０５の電流吸い込み能力が充分大きくないと、インバ
ータ１０６の入力電位をＬレベルへ引き下げるまでに時
間を要し、デコード出力Ｘ０が得られるまでの時間遅れ
が大きくなる。すなわち、論理回路１００の動作速度が
遅くなる。
【０００８】また、インバータ１０６の出力がＨレベル
になるまでの期間は、正電源ＶＣＣからｐＭＯＳトラン
ジスタ１０２ならびに直列接続された３個のｎＭＯＳト
ランジスタ１０３，１０４，１０５を介して基準電源Ｇ
ＮＤへ電流が流れるので、消費電流が増加する。
になるまでの期間は、正電源ＶＣＣからｐＭＯＳトラン
ジスタ１０２ならびに直列接続された３個のｎＭＯＳト
ランジスタ１０３，１０４，１０５を介して基準電源Ｇ
ＮＤへ電流が流れるので、消費電流が増加する。
【０００９】ｐＭＯＳトランジスタ１０２の電流吐き出
し能力を小さくすることで、ＮＡＮＤ論理部の出力電位
（インバータ１０６の入力電位）をＨレベルからＬレベ
ルに引き下げるときの動作時間を改善することは可能で
あるが、ｐＭＯＳトランジスタ１０２の電流吐き出し能
力を単に小さくしただけでは、ＮＡＮＤ論理部の出力電
位（インバータ１０６の入力電位）をＬレベルからＨレ
ベルにする際の動作が遅くなってしまう。
し能力を小さくすることで、ＮＡＮＤ論理部の出力電位
（インバータ１０６の入力電位）をＨレベルからＬレベ
ルに引き下げるときの動作時間を改善することは可能で
あるが、ｐＭＯＳトランジスタ１０２の電流吐き出し能
力を単に小さくしただけでは、ＮＡＮＤ論理部の出力電
位（インバータ１０６の入力電位）をＬレベルからＨレ
ベルにする際の動作が遅くなってしまう。
【００１０】
【発明の目的】この発明はこのような課題を解決するた
めなされたもので、電界効果トランジスタで構成した負
荷のインピーダンスを入力信号に同期させて変化させる
ことで、高速動作を可能にするとともに、消費電流を低
減させるようにした論理回路を提供することを目的とす
る。
めなされたもので、電界効果トランジスタで構成した負
荷のインピーダンスを入力信号に同期させて変化させる
ことで、高速動作を可能にするとともに、消費電流を低
減させるようにした論理回路を提供することを目的とす
る。
【００１１】
【課題を解決するための手段】前記課題を解決するため
この発明に係る論理回路は、複数の入力信号に基づいて
論理動作を行なう１または複数の論理演算用トランジス
タと、この論理演算用トランジスタの負荷となる負荷用
電界効果トランジスタと、この負荷用電界効果トランジ
スタのゲート電位を制御することで負荷用電界効果トラ
ンジスタのインピーダンスを変化させる負荷インピーダ
ンス制御回路とを備えたことを特徴とする。
この発明に係る論理回路は、複数の入力信号に基づいて
論理動作を行なう１または複数の論理演算用トランジス
タと、この論理演算用トランジスタの負荷となる負荷用
電界効果トランジスタと、この負荷用電界効果トランジ
スタのゲート電位を制御することで負荷用電界効果トラ
ンジスタのインピーダンスを変化させる負荷インピーダ
ンス制御回路とを備えたことを特徴とする。
【００１２】この発明に係る論理回路は、負荷用電界効
果トランジスタのゲート電位を制御することで負荷用電
界効果トランジスタのインピーダンスを変化させる負荷
インピーダンス制御回路を備えたので、出力すべき論理
レベルに対応して負荷用電界効果トランジスタのインピ
ーダンスを変化させることができる。
果トランジスタのゲート電位を制御することで負荷用電
界効果トランジスタのインピーダンスを変化させる負荷
インピーダンス制御回路を備えたので、出力すべき論理
レベルに対応して負荷用電界効果トランジスタのインピ
ーダンスを変化させることができる。
【００１３】例えば、負荷用電界効果トランジスタから
吐き出される電流を論理演算用トランジスタによって吸
い込むことでＬレベルを出力する回路構成では、負荷用
電界効果トランジスタのインピーダンスを大きくするこ
とで、Ｌレベル出力の動作を高速にすることができると
ともに消費電流を低減できる。Ｈレベルを出力するとき
には負荷用電界効果トランジスタのインピーダンスを小
さくすることで、Ｈレベル出力の動作を高速にできる。
吐き出される電流を論理演算用トランジスタによって吸
い込むことでＬレベルを出力する回路構成では、負荷用
電界効果トランジスタのインピーダンスを大きくするこ
とで、Ｌレベル出力の動作を高速にすることができると
ともに消費電流を低減できる。Ｈレベルを出力するとき
には負荷用電界効果トランジスタのインピーダンスを小
さくすることで、Ｈレベル出力の動作を高速にできる。
【００１４】論理演算用トランジスタから負荷用電界効
果トランジスタへ電流を供給することでＨレベルを出力
する回路構成では、負荷用電界効果トランジスタのイン
ピーダンスを大きくすることで、Ｈレベル出力の動作を
高速にするとともに消費電流を低減できる。Ｌレベルを
出力するときには負荷用電界効果トランジスタのインピ
ーダンスを小さくすることで、Ｌレベル出力の動作を高
速にできる。
果トランジスタへ電流を供給することでＨレベルを出力
する回路構成では、負荷用電界効果トランジスタのイン
ピーダンスを大きくすることで、Ｈレベル出力の動作を
高速にするとともに消費電流を低減できる。Ｌレベルを
出力するときには負荷用電界効果トランジスタのインピ
ーダンスを小さくすることで、Ｌレベル出力の動作を高
速にできる。
【００１５】
【発明の実施の形態】以下、この発明の実施の形態を添
付図面に基づいて説明する。
付図面に基づいて説明する。
【００１６】図１はこの発明に係る論理回路を適用した
デコーダ回路の回路構成図である。図１に示すデコーダ
回路１は、２組のプリデコーダ回路２−１，２−２と、
負荷インピーダンス制御回路３と、メインデコーダ回路
４とからなる。
デコーダ回路の回路構成図である。図１に示すデコーダ
回路１は、２組のプリデコーダ回路２−１，２−２と、
負荷インピーダンス制御回路３と、メインデコーダ回路
４とからなる。
【００１７】第１のプリデコーダ回路２−１は、アドレ
ス信号の下位２ビットＡ０，Ａ１をデコードし、クロッ
ク信号ＣＬＫのＨレベルの区間に同期して４つの出力Ｄ
０〜Ｄ３中の１つにＨレベルを出力する。第２のプリデ
コーダ回路２−２は、アドレス信号の上位２ビットＡ
２，Ａ３をデコードし、クロック信号ＣＬＫのＨレベル
の区間に同期して４つの出力Ｄ４〜Ｄ７中の１つにＨレ
ベルを出力する。
ス信号の下位２ビットＡ０，Ａ１をデコードし、クロッ
ク信号ＣＬＫのＨレベルの区間に同期して４つの出力Ｄ
０〜Ｄ３中の１つにＨレベルを出力する。第２のプリデ
コーダ回路２−２は、アドレス信号の上位２ビットＡ
２，Ａ３をデコードし、クロック信号ＣＬＫのＨレベル
の区間に同期して４つの出力Ｄ４〜Ｄ７中の１つにＨレ
ベルを出力する。
【００１８】負荷インピーダンス制御回路３は、ドレイ
ンが正電源ＶＣＣに接続されたｎＭＯＳトランジスタ３
１と、ソースが接地されたｎＭＯＳトランジスタ３２
と、インバータ３３とからなる。クロック信号ＣＬＫは
ｎＭＯＳトランジスタ３１のゲートへ供給されるととも
に、インバータ３３の入力端子へ供給される。インバー
タ３３の出力である反転クロック信号はｎＭＯＳトラン
ジスタ３２のゲートへ供給される。ｎＭＯＳトランジス
タ３１のソースはｎＭＯＳトランジスタ３２のドレイン
に接続され、この接続点から負荷インピーダンス制御信
号ＬＣが出力される。
ンが正電源ＶＣＣに接続されたｎＭＯＳトランジスタ３
１と、ソースが接地されたｎＭＯＳトランジスタ３２
と、インバータ３３とからなる。クロック信号ＣＬＫは
ｎＭＯＳトランジスタ３１のゲートへ供給されるととも
に、インバータ３３の入力端子へ供給される。インバー
タ３３の出力である反転クロック信号はｎＭＯＳトラン
ジスタ３２のゲートへ供給される。ｎＭＯＳトランジス
タ３１のソースはｎＭＯＳトランジスタ３２のドレイン
に接続され、この接続点から負荷インピーダンス制御信
号ＬＣが出力される。
【００１９】この負荷インピーダンス制御回路３は、ク
ロック信号ＣＬＫがＨレベルのときには負荷インピーダ
ンス制御信号ＬＣとして、正電源ＶＣＣの電圧よりもｎ
ＭＯＳトランジスタ３１のしきい値電圧Ｖｔｎ分だけ低
い電圧（ＶＣＣ−Ｖｔｎ）を出力し、クロック信号ＣＬ
ＫがＬレベルのときには負荷インピーダンス制御信号Ｌ
Ｃとして、ほぼ基準電圧（グランド電圧）を出力する。
ロック信号ＣＬＫがＨレベルのときには負荷インピーダ
ンス制御信号ＬＣとして、正電源ＶＣＣの電圧よりもｎ
ＭＯＳトランジスタ３１のしきい値電圧Ｖｔｎ分だけ低
い電圧（ＶＣＣ−Ｖｔｎ）を出力し、クロック信号ＣＬ
ＫがＬレベルのときには負荷インピーダンス制御信号Ｌ
Ｃとして、ほぼ基準電圧（グランド電圧）を出力する。
【００２０】メインデコーダ回路４は、１６組のアンド
機能回路４−１〜４−１６を備える。このメインデコー
ダ回路５は、各プリデコーダ回路２−１，２−２の出力
Ｄ０〜Ｄ３，Ｄ４〜Ｄ７に基づいて１６のデコーダ出力
Ｘ０〜Ｘ１５の中からいずれか１つにＨレベルを出力す
る。なお、このデコーダ回路１は、クロック信号ＣＬＫ
に同期してデコーダ出力Ｘ０〜Ｘ１５を出力する構成を
取っているので、Ｈレベルのデコーダ出力Ｘ０〜Ｘ１５
はクロック信号ＣＬＫのＨレベルの期間に同期して出力
される。
機能回路４−１〜４−１６を備える。このメインデコー
ダ回路５は、各プリデコーダ回路２−１，２−２の出力
Ｄ０〜Ｄ３，Ｄ４〜Ｄ７に基づいて１６のデコーダ出力
Ｘ０〜Ｘ１５の中からいずれか１つにＨレベルを出力す
る。なお、このデコーダ回路１は、クロック信号ＣＬＫ
に同期してデコーダ出力Ｘ０〜Ｘ１５を出力する構成を
取っているので、Ｈレベルのデコーダ出力Ｘ０〜Ｘ１５
はクロック信号ＣＬＫのＨレベルの期間に同期して出力
される。
【００２１】各アンド機能回路４−１〜４−１６は、負
荷用電界効果トランジスタであるｐＭＯＳトランジスタ
４１と、論理演算用トランジスタとして２個のｎＭＯＳ
トランジスタ４２，４３とからなるＮＡＮＤ論理回路部
と、インバータ４４とからなる。ｐＭＯＳトランジスタ
４１のソースは正電源ＶＣＣに接続され、ｐＭＯＳトラ
ンジスタ４１のドレインはｎＭＯＳトランジスタ４２の
ドレインならびにインバータ４４の入力端子へ接続され
る。２個のｎＭＯＳトランジスタ４２，４３は直列に接
続され、ｎＭＯＳトランジスタ４３のソースは接地され
ている。ｐＭＯＳトランジスタ４１のゲートには負荷イ
ンピーダンス制御信号ＬＣが供給される。第１のアンド
機能回路４−１では、ｎＭＯＳトランジスタ４２のゲー
トにプリデコーダ回路の２−１の出力Ｄ０が供給され、
ｎＭＯＳトランジスタ４３のゲートにプリデコーダ回路
の２−２の出力Ｄ４が供給される。
荷用電界効果トランジスタであるｐＭＯＳトランジスタ
４１と、論理演算用トランジスタとして２個のｎＭＯＳ
トランジスタ４２，４３とからなるＮＡＮＤ論理回路部
と、インバータ４４とからなる。ｐＭＯＳトランジスタ
４１のソースは正電源ＶＣＣに接続され、ｐＭＯＳトラ
ンジスタ４１のドレインはｎＭＯＳトランジスタ４２の
ドレインならびにインバータ４４の入力端子へ接続され
る。２個のｎＭＯＳトランジスタ４２，４３は直列に接
続され、ｎＭＯＳトランジスタ４３のソースは接地され
ている。ｐＭＯＳトランジスタ４１のゲートには負荷イ
ンピーダンス制御信号ＬＣが供給される。第１のアンド
機能回路４−１では、ｎＭＯＳトランジスタ４２のゲー
トにプリデコーダ回路の２−１の出力Ｄ０が供給され、
ｎＭＯＳトランジスタ４３のゲートにプリデコーダ回路
の２−２の出力Ｄ４が供給される。
【００２２】図２は図１に示したデコーダ回路の動作を
示すタイミングチャートである。図２（ａ）はクロック
信号ＣＬＫを、図２（ｂ）は負荷インピーダンス制御信
号ＬＣを、図２（ｃ）は負荷用電界効果トランジスタで
あるｐＭＯＳトランジスタ４１のインピーダンスの高・
低状態を、図２（ｄ）は各プリデコーダ回路の出力Ｄ
０，Ｄ４を、図２（ｅ）はアンド機能回路４−１の出力
（デコーダ出力）Ｘ０を示している。
示すタイミングチャートである。図２（ａ）はクロック
信号ＣＬＫを、図２（ｂ）は負荷インピーダンス制御信
号ＬＣを、図２（ｃ）は負荷用電界効果トランジスタで
あるｐＭＯＳトランジスタ４１のインピーダンスの高・
低状態を、図２（ｄ）は各プリデコーダ回路の出力Ｄ
０，Ｄ４を、図２（ｅ）はアンド機能回路４−１の出力
（デコーダ出力）Ｘ０を示している。
【００２３】クロック信号ＣＬＫがＬレベルの状態で
は、図１に示した負荷インピーダンス制御回路３内のイ
ンバータ３３の出力がＨレベルとなり、このＨレベルが
ｎＭＯＳトランジスタ３２のゲートへ供給されるので、
ｎＭＯＳトランジスタ３２が導通状態となりる。このた
め、負荷インピーダンス制御信号ＬＣはほぼグランド電
位となる。このほぼグランド電位の負荷インピーダンス
制御信号ＬＣがアンド機能回路４−１のｐＭＯＳトラン
ジスタ４１のゲートへ供給されるので、直列接続された
２個のｎＭＯＳトランジスタ４２，４３の負荷であるｐ
ＭＯＳトランジスタ４１は低インピーダンス状態であ
る。
は、図１に示した負荷インピーダンス制御回路３内のイ
ンバータ３３の出力がＨレベルとなり、このＨレベルが
ｎＭＯＳトランジスタ３２のゲートへ供給されるので、
ｎＭＯＳトランジスタ３２が導通状態となりる。このた
め、負荷インピーダンス制御信号ＬＣはほぼグランド電
位となる。このほぼグランド電位の負荷インピーダンス
制御信号ＬＣがアンド機能回路４−１のｐＭＯＳトラン
ジスタ４１のゲートへ供給されるので、直列接続された
２個のｎＭＯＳトランジスタ４２，４３の負荷であるｐ
ＭＯＳトランジスタ４１は低インピーダンス状態であ
る。
【００２４】時刻Ｔ１でクロック信号ＣＬＫがＬレベル
からＨレベルに立ち上がると、負荷インピーダンス制御
回路３内のｎＭＯＳトランジスタ３１を介して正電源Ｖ
ＣＣの電圧よりもｎＭＯＳトランジスタ３１のしきい値
電圧Ｖｔｎ分だけ低い電圧（ＶＣＣ−Ｖｔｎ）が出力さ
れる。この電圧が負荷インピーダンス制御信号ＬＣとし
てｐＭＯＳトランジスタ４１のゲートに供給されるの
で、負荷用ｐＭＯＳトランジスタ４１のインピーダンス
は高い状態となる（時刻ｔ２）。
からＨレベルに立ち上がると、負荷インピーダンス制御
回路３内のｎＭＯＳトランジスタ３１を介して正電源Ｖ
ＣＣの電圧よりもｎＭＯＳトランジスタ３１のしきい値
電圧Ｖｔｎ分だけ低い電圧（ＶＣＣ−Ｖｔｎ）が出力さ
れる。この電圧が負荷インピーダンス制御信号ＬＣとし
てｐＭＯＳトランジスタ４１のゲートに供給されるの
で、負荷用ｐＭＯＳトランジスタ４１のインピーダンス
は高い状態となる（時刻ｔ２）。
【００２５】クロック信号ＣＬＫがＨレベルに立ち上が
ると、各プリデコーダ回路２−１，２−２からプリデコ
ーダ出力が出力される。ここでは、各アドレス信号Ａ０
〜Ａ３がすべてＬレベルであるとし、各プリデコーダ出
力Ｄ０，Ｄ４がＨレベルとなる。各プリデコーダ回路２
−１，２−２内の論理段数は負荷インピーダンス制御回
路３の論理段数よりも多いので、時刻Ｔ３で各プリデコ
ーダ出力Ｄ０，Ｄ４がＨレベルになる。プリデコーダ出
力Ｄ０がアンド機能回路４−１内のｎＭＯＳトランジス
タ４２のゲートへ供給されるとともに、プリデコーダ出
力Ｄ４がｎＭＯＳトランジスタ４３のゲートへ供給され
るので、各ｎＭＯＳトランジスタ４２，４３はともに導
通状態となり、ＮＡＮＤ機能回路部の出力はＬレベルと
なる。このＬレベルがインバータ４４によって反転され
て出力されるので、デコーダ出力Ｘ０はＨレベルとな
る。
ると、各プリデコーダ回路２−１，２−２からプリデコ
ーダ出力が出力される。ここでは、各アドレス信号Ａ０
〜Ａ３がすべてＬレベルであるとし、各プリデコーダ出
力Ｄ０，Ｄ４がＨレベルとなる。各プリデコーダ回路２
−１，２−２内の論理段数は負荷インピーダンス制御回
路３の論理段数よりも多いので、時刻Ｔ３で各プリデコ
ーダ出力Ｄ０，Ｄ４がＨレベルになる。プリデコーダ出
力Ｄ０がアンド機能回路４−１内のｎＭＯＳトランジス
タ４２のゲートへ供給されるとともに、プリデコーダ出
力Ｄ４がｎＭＯＳトランジスタ４３のゲートへ供給され
るので、各ｎＭＯＳトランジスタ４２，４３はともに導
通状態となり、ＮＡＮＤ機能回路部の出力はＬレベルと
なる。このＬレベルがインバータ４４によって反転され
て出力されるので、デコーダ出力Ｘ０はＨレベルとな
る。
【００２６】時刻Ｔ５でクロック信号ＣＬＫがＬレベル
に立ち下がると、時刻Ｔ６で負荷インピーダンス制御信
号ＬＣはほぼグランド電位に立ち下りる。これにより負
荷用ｐＭＯＳトランジスタ４１は低インピーダンス状態
となる。そして、時刻Ｔ７で各プリデコーダ出力Ｄ０，
Ｄ４がＬレベルになるので、時刻Ｔ８でデコーダ出力Ｘ
０はＬレベルとなる。
に立ち下がると、時刻Ｔ６で負荷インピーダンス制御信
号ＬＣはほぼグランド電位に立ち下りる。これにより負
荷用ｐＭＯＳトランジスタ４１は低インピーダンス状態
となる。そして、時刻Ｔ７で各プリデコーダ出力Ｄ０，
Ｄ４がＬレベルになるので、時刻Ｔ８でデコーダ出力Ｘ
０はＬレベルとなる。
【００２７】なお、時刻Ｔ６から時刻Ｔ７までの期間
は、ｐＭＯＳトランジスタ４１のインピーダンスが低い
状態で、各ｎＭＯＳトランジスタ４２，４３が導通状態
となる。ここで、ｐＭＯＳトランジスタ４１は負荷用と
して動作するようトランジスタ性能を設定しており、ｐ
ＭＯＳトランジスタ４１のゲートがＬレベルになった場
合でも電流の吐き出し能力は小さい。このため、ｐＭＯ
Ｓトランジスタ４１のゲートがＬレベルになった場合、
ＮＡＭＤ機能回路部の出力電圧（インバータ４４の入力
電圧）が基準電圧（グランド電位）よりも僅かに高くな
ることがあるが、インバータ４４の入力しきい値よりも
大幅に低い値であり、インバータ４４の出力すなわちデ
コーダ出力Ｘ０に影響を与えない。また、時刻Ｔ６から
時刻Ｔ７までの期間は、ｐＭＯＳトランジスタ４１のイ
ンピーダンスが低下したことで、ｐＭＯＳトランジスタ
４１から各ｎＭＯＳトランジスタ４２，４３を介して基
準電圧（グランド）へ流れる電流が増加するが、その期
間は極めて短いことならびに複数のアンド機能回路４−
１〜４−１６の中の１つだけがそのような状態になって
いることから、デコーダ回路１の全体の消費電流からは
無視できる程度のものである。
は、ｐＭＯＳトランジスタ４１のインピーダンスが低い
状態で、各ｎＭＯＳトランジスタ４２，４３が導通状態
となる。ここで、ｐＭＯＳトランジスタ４１は負荷用と
して動作するようトランジスタ性能を設定しており、ｐ
ＭＯＳトランジスタ４１のゲートがＬレベルになった場
合でも電流の吐き出し能力は小さい。このため、ｐＭＯ
Ｓトランジスタ４１のゲートがＬレベルになった場合、
ＮＡＭＤ機能回路部の出力電圧（インバータ４４の入力
電圧）が基準電圧（グランド電位）よりも僅かに高くな
ることがあるが、インバータ４４の入力しきい値よりも
大幅に低い値であり、インバータ４４の出力すなわちデ
コーダ出力Ｘ０に影響を与えない。また、時刻Ｔ６から
時刻Ｔ７までの期間は、ｐＭＯＳトランジスタ４１のイ
ンピーダンスが低下したことで、ｐＭＯＳトランジスタ
４１から各ｎＭＯＳトランジスタ４２，４３を介して基
準電圧（グランド）へ流れる電流が増加するが、その期
間は極めて短いことならびに複数のアンド機能回路４−
１〜４−１６の中の１つだけがそのような状態になって
いることから、デコーダ回路１の全体の消費電流からは
無視できる程度のものである。
【００２８】図１に示したデコーダ回路１は、各アンド
機能回路４−１〜４−１５内の論理各演算用トランジス
タ４２，４３が各プリデコーダ出力Ｄ０〜Ｄ３，Ｄ４〜
Ｄ７に基づいてデコード動作を行なうタイミングに同期
させて、負荷用のｐＭＯＳトランジスタ４１のインピー
ダンスを高インピーダンス状態に制御するので、インバ
ータ４４の入力端子（ＮＡＮＤ機能回路部の出力）を速
やかにＬレベルに駆動することができる。これにより、
デコード出力Ｘ０〜Ｘ１５を速やかに立ち上げることが
でき、デコーダ回路１の動作を高速にすることができ
る。
機能回路４−１〜４−１５内の論理各演算用トランジス
タ４２，４３が各プリデコーダ出力Ｄ０〜Ｄ３，Ｄ４〜
Ｄ７に基づいてデコード動作を行なうタイミングに同期
させて、負荷用のｐＭＯＳトランジスタ４１のインピー
ダンスを高インピーダンス状態に制御するので、インバ
ータ４４の入力端子（ＮＡＮＤ機能回路部の出力）を速
やかにＬレベルに駆動することができる。これにより、
デコード出力Ｘ０〜Ｘ１５を速やかに立ち上げることが
でき、デコーダ回路１の動作を高速にすることができ
る。
【００２９】図９に示した従来の論理回路は、５個のＭ
ＯＳトランジスタと１個のインバータとから構成されて
いたのに対して、図１に示したアンド機能回路４−１〜
４−１５は、３個のＭＯＳトランジスタと１個のインバ
ータとから構成されるので、２素子削減されている。
ＯＳトランジスタと１個のインバータとから構成されて
いたのに対して、図１に示したアンド機能回路４−１〜
４−１５は、３個のＭＯＳトランジスタと１個のインバ
ータとから構成されるので、２素子削減されている。
【００３０】図２（ｂ）に示したように、負荷インピー
ダンス制御信号ＬＣの論理振幅を電源電圧の約１／２程
度にすることで、従来のフルスイング駆動に比べて、各
ｐＭＯＳトランジスタ４１のゲート駆動に伴う充放電電
流を約１／２に削減できる。
ダンス制御信号ＬＣの論理振幅を電源電圧の約１／２程
度にすることで、従来のフルスイング駆動に比べて、各
ｐＭＯＳトランジスタ４１のゲート駆動に伴う充放電電
流を約１／２に削減できる。
【００３１】図３はこの発明に係る他の論理回路を適用
したデコーダ回路の回路構成図である。図３に示すデコ
ーダ回路１１は、各プリデコーダ回路２−１，２−２
と、単安定回路（モノマルチバイブレータ）ＭＭを用い
て構成した負荷インピーダンス制御回路１３と、メイン
デコーダ回路１４と、バッファ回路１５とからなる。
したデコーダ回路の回路構成図である。図３に示すデコ
ーダ回路１１は、各プリデコーダ回路２−１，２−２
と、単安定回路（モノマルチバイブレータ）ＭＭを用い
て構成した負荷インピーダンス制御回路１３と、メイン
デコーダ回路１４と、バッファ回路１５とからなる。
【００３２】負荷インピーダンス制御回路１３は、クロ
ック信号ＣＬＫの立ち上がりに同期して予め設定した時
間幅のパルス信号を負荷インピーダンス制御信号ＬＣＰ
として出力する。なお、この負荷インピーダンス制御信
号ＬＣＰをバッファ１５を介して他の回路へ供給するこ
とで、例えばメモリセルのデジット線やバス線をプリチ
ャージするための信号ＰＣやセンスアンプ選択信号ＳＥ
として利用することができる。
ック信号ＣＬＫの立ち上がりに同期して予め設定した時
間幅のパルス信号を負荷インピーダンス制御信号ＬＣＰ
として出力する。なお、この負荷インピーダンス制御信
号ＬＣＰをバッファ１５を介して他の回路へ供給するこ
とで、例えばメモリセルのデジット線やバス線をプリチ
ャージするための信号ＰＣやセンスアンプ選択信号ＳＥ
として利用することができる。
【００３３】メインデコーダ回路１４は、１６組のアン
ド機能回路１４−１〜１４−１６を備える。各アンド機
能回路１４−１〜１４−１６は、ｐＭＯＳトランジスタ
４１と、３個のｎＭＯＳトランジスタ４２，４３，４５
と、インバータ４４とを備える。各アンド機能回路１４
−１〜１４−１６は、図１に示した各アンド機能回路に
ｎＭＯＳトランジスタ４５が追加されたものである。こ
のｎＭＯＳトランジスタ４５は、ゲートが正電源ＶＣＣ
へ接続され、ドレインが負荷用ｐＭＯＳトランジスタ４
１のゲートへ接続されている。そして、このｎＭＯＳト
ランジスタ４５のソースに負荷インピーダンス制御信号
ＬＣＰが供給される。
ド機能回路１４−１〜１４−１６を備える。各アンド機
能回路１４−１〜１４−１６は、ｐＭＯＳトランジスタ
４１と、３個のｎＭＯＳトランジスタ４２，４３，４５
と、インバータ４４とを備える。各アンド機能回路１４
−１〜１４−１６は、図１に示した各アンド機能回路に
ｎＭＯＳトランジスタ４５が追加されたものである。こ
のｎＭＯＳトランジスタ４５は、ゲートが正電源ＶＣＣ
へ接続され、ドレインが負荷用ｐＭＯＳトランジスタ４
１のゲートへ接続されている。そして、このｎＭＯＳト
ランジスタ４５のソースに負荷インピーダンス制御信号
ＬＣＰが供給される。
【００３４】このｎＭＯＳトランジスタ４５は、トラン
スファゲートとして動作する。ソースに供給される負荷
インピーダンス制御信号ＬＣＰが正電源電圧レベル（Ｖ
ＣＣ）のときには、負荷用ｐＭＯＳトランジスタ４１の
ゲートはＶＣＣ−Ｖｔｎ（正電源電圧−ｎＭＯＳトラン
ジスタ４５のしきい値電圧）の電圧となり、負荷用ｐＭ
ＯＳトランジスタ４１のインピーダンスは高くなる。負
荷インピーダンス制御信号ＬＣＰがＬレベル（基準電位
＝グランド電位）のときには、負荷用ｐＭＯＳトランジ
スタ４１のゲートはＬレベル（基準電位＝グランド電
位）となり、負荷用ｐＭＯＳトランジスタ４１のインピ
ーダンスは低くなる。
スファゲートとして動作する。ソースに供給される負荷
インピーダンス制御信号ＬＣＰが正電源電圧レベル（Ｖ
ＣＣ）のときには、負荷用ｐＭＯＳトランジスタ４１の
ゲートはＶＣＣ−Ｖｔｎ（正電源電圧−ｎＭＯＳトラン
ジスタ４５のしきい値電圧）の電圧となり、負荷用ｐＭ
ＯＳトランジスタ４１のインピーダンスは高くなる。負
荷インピーダンス制御信号ＬＣＰがＬレベル（基準電位
＝グランド電位）のときには、負荷用ｐＭＯＳトランジ
スタ４１のゲートはＬレベル（基準電位＝グランド電
位）となり、負荷用ｐＭＯＳトランジスタ４１のインピ
ーダンスは低くなる。
【００３５】図４は図３に示したデコーダ回路の動作を
示すタイミングチャートである。図４（ａ）はクロック
信号ＣＬＫを、図４（ｂ）は負荷インピーダンス制御信
号ＬＣＰを、図４（ｃ）は負荷用電界効果トランジスタ
であるｐＭＯＳトランジスタ４１のインピーダンスの高
・低状態を、図４（ｄ）は各プリデコーダ回路の出力Ｄ
０，Ｄ４を、図４（ｅ）はアンド機能回路４−１の出力
（デコーダ出力）Ｘ０を示している。負荷インピーダン
ス制御信号ＬＣＰのＨレベルの期間は、負荷インピーダ
ンス制御信号ＬＣＰをメモリセルのデジット線やバス線
をプリチャージするための信号ＰＣやセンスアンプ選択
信号ＳＥとして利用することを考慮して、クロック信号
ＣＬＫの半周期よりも短く設定している。
示すタイミングチャートである。図４（ａ）はクロック
信号ＣＬＫを、図４（ｂ）は負荷インピーダンス制御信
号ＬＣＰを、図４（ｃ）は負荷用電界効果トランジスタ
であるｐＭＯＳトランジスタ４１のインピーダンスの高
・低状態を、図４（ｄ）は各プリデコーダ回路の出力Ｄ
０，Ｄ４を、図４（ｅ）はアンド機能回路４−１の出力
（デコーダ出力）Ｘ０を示している。負荷インピーダン
ス制御信号ＬＣＰのＨレベルの期間は、負荷インピーダ
ンス制御信号ＬＣＰをメモリセルのデジット線やバス線
をプリチャージするための信号ＰＣやセンスアンプ選択
信号ＳＥとして利用することを考慮して、クロック信号
ＣＬＫの半周期よりも短く設定している。
【００３６】時刻Ｔ１１でクロック信号ＣＬＫがＨレベ
ルに変化すると、このクロック信号ＣＬＫの立ち上がり
に基づいて単安定回路ＭＭが動作を開始し、時刻Ｔ１２
で負荷インピーダンス制御信号ＬＣＰがＨレベルとな
る。そして、単安定回路ＭＭのパルス出力時間ＴＭＭが
経過した時点（時刻Ｔ１５）で、負荷インピーダンス制
御信号ＬＣＰはＬレベルに戻る。この負荷インピーダン
ス制御信号ＬＣＰがＨレベルの間は、負荷用ｐＭＯＳト
ランジスタ４１のインピーダンスは高い状態となる。
ルに変化すると、このクロック信号ＣＬＫの立ち上がり
に基づいて単安定回路ＭＭが動作を開始し、時刻Ｔ１２
で負荷インピーダンス制御信号ＬＣＰがＨレベルとな
る。そして、単安定回路ＭＭのパルス出力時間ＴＭＭが
経過した時点（時刻Ｔ１５）で、負荷インピーダンス制
御信号ＬＣＰはＬレベルに戻る。この負荷インピーダン
ス制御信号ＬＣＰがＨレベルの間は、負荷用ｐＭＯＳト
ランジスタ４１のインピーダンスは高い状態となる。
【００３７】プリデコーダ回路２−１，２−２は論理段
数が多いので、クロック信号ＣＬＫの立ち上がりから少
し遅れた時刻Ｔ１３で各プリデコーダ出力Ｄ０，Ｄ３が
Ｈレベルとなり、メインデコーダ回路１４から時刻Ｔ１
４でＨレベルのデコーダ出力Ｘ０が出力される。アンド
機能回路１４−１内の各ｎＭＯＳトランジスタ４２，４
３は、負荷用ｐＭＯＳトランジスタ４１が高インピーダ
ンスになっている状態で、負荷用ｐＭＯＳトランジスタ
４１から供給される電流を吸収するので、インバータ４
４の入力電圧を速やかにＬレベルにすることが、デコー
ダ出力Ｘ０を短時間でＨレベルにすることができる。す
なわち、デコーダ出力Ｘ０の立ち上がり動作が高速化さ
れる。
数が多いので、クロック信号ＣＬＫの立ち上がりから少
し遅れた時刻Ｔ１３で各プリデコーダ出力Ｄ０，Ｄ３が
Ｈレベルとなり、メインデコーダ回路１４から時刻Ｔ１
４でＨレベルのデコーダ出力Ｘ０が出力される。アンド
機能回路１４−１内の各ｎＭＯＳトランジスタ４２，４
３は、負荷用ｐＭＯＳトランジスタ４１が高インピーダ
ンスになっている状態で、負荷用ｐＭＯＳトランジスタ
４１から供給される電流を吸収するので、インバータ４
４の入力電圧を速やかにＬレベルにすることが、デコー
ダ出力Ｘ０を短時間でＨレベルにすることができる。す
なわち、デコーダ出力Ｘ０の立ち上がり動作が高速化さ
れる。
【００３８】時刻Ｔ１６でクロック信号ＣＬＫがＬレベ
ルとなり、時刻Ｔ１７でプリデコーダ出力Ｄ０，Ｄ４が
全てＬレベルとなると、時刻Ｔ１８でデコーダ出力Ｘ０
はＬレベルとなる。時刻Ｔ１７の時点で負荷用ｐＭＯＳ
トランジスタ４１は低インピーダンス状態となっている
ので、各ｎＭＯＳトランジスタ４２，４３がオフ状態に
なると、インバータ４４の入力端子は急速にＨレベルと
なることができる。すなわち、デコーダ出力Ｘ０の立ち
下り動作も高速化される。
ルとなり、時刻Ｔ１７でプリデコーダ出力Ｄ０，Ｄ４が
全てＬレベルとなると、時刻Ｔ１８でデコーダ出力Ｘ０
はＬレベルとなる。時刻Ｔ１７の時点で負荷用ｐＭＯＳ
トランジスタ４１は低インピーダンス状態となっている
ので、各ｎＭＯＳトランジスタ４２，４３がオフ状態に
なると、インバータ４４の入力端子は急速にＨレベルと
なることができる。すなわち、デコーダ出力Ｘ０の立ち
下り動作も高速化される。
【００３９】図５はこの発明に係る論理回路の第３の実
施形態を示す回路構成図である。図５は論理回路の第３
の実施形態としてさらに他のデコーダ回路の要部を示し
ている。図５に示す負荷インピーダンス制御回路５０
は、負荷インピーダンス制御信号ＬＣＤとして、電源電
圧ＶＣＣよりも所定電圧低い電圧と基準電圧（グランド
電位）よりも所定電圧高い電圧とを選択的に出力するよ
うにしたものである。
施形態を示す回路構成図である。図５は論理回路の第３
の実施形態としてさらに他のデコーダ回路の要部を示し
ている。図５に示す負荷インピーダンス制御回路５０
は、負荷インピーダンス制御信号ＬＣＤとして、電源電
圧ＶＣＣよりも所定電圧低い電圧と基準電圧（グランド
電位）よりも所定電圧高い電圧とを選択的に出力するよ
うにしたものである。
【００４０】この負荷インピーダンス制御回路５０は、
正電源ＶＣＣからレベルシフト用のダイオード５１−ブ
リーダ抵抗５２−レベルシフト用のダイオード５３−基
準電圧（グランド電位）の経路で、各ダイオード５１，
５３にブリード電流を流すことで、レベルシフト用のダ
イオード５１のカソード側に正電源ＶＣＣからダイオー
ドの順方向降下電圧ＶｆＤ分だけ低い電圧ＶＨ（ＶＨ＝
ＶＣＣ−ＶｆＤ）を発生させるとともに、レベルシフト
用のダイオード５３のアノード側に基準電圧（グランド
電位）よりもダイオードの順方向降下電圧ＶｆＤ分だけ
高い電圧ＶＬ（ＶＬ＝ＶｆＤ）を発生させる。ダイオー
ド５１に並列に接続されたコンデンサ５４は電圧ＶＨを
安定化するための電源安定化用コンデンサである。ダイ
オード５３に並列に接続されたコンデンサ５５は電圧Ｖ
Ｌを安定化するための電源安定化用コンデンサである。
正電源ＶＣＣからレベルシフト用のダイオード５１−ブ
リーダ抵抗５２−レベルシフト用のダイオード５３−基
準電圧（グランド電位）の経路で、各ダイオード５１，
５３にブリード電流を流すことで、レベルシフト用のダ
イオード５１のカソード側に正電源ＶＣＣからダイオー
ドの順方向降下電圧ＶｆＤ分だけ低い電圧ＶＨ（ＶＨ＝
ＶＣＣ−ＶｆＤ）を発生させるとともに、レベルシフト
用のダイオード５３のアノード側に基準電圧（グランド
電位）よりもダイオードの順方向降下電圧ＶｆＤ分だけ
高い電圧ＶＬ（ＶＬ＝ＶｆＤ）を発生させる。ダイオー
ド５１に並列に接続されたコンデンサ５４は電圧ＶＨを
安定化するための電源安定化用コンデンサである。ダイ
オード５３に並列に接続されたコンデンサ５５は電圧Ｖ
Ｌを安定化するための電源安定化用コンデンサである。
【００４１】そして、電圧ＶＨをｐＭＯＳトランジスタ
５６のソースへ供給し、電圧ＶＬをｎＭＯＳトランジス
タ５７のソースに供給するとともに、ｐＭＯＳトランジ
スタ５６のドレインとｎＭＯＳトランジスタ５７のドレ
インを接続してこの接続点を負荷インピーダンス制御信
号ＬＣＤの出力端子とし、クロック信号ＣＬＫをインバ
ータ５７で反転させて得た反転クロック信号を各ＭＯＳ
トランジスタ５６，５７のゲートへ供給する。
５６のソースへ供給し、電圧ＶＬをｎＭＯＳトランジス
タ５７のソースに供給するとともに、ｐＭＯＳトランジ
スタ５６のドレインとｎＭＯＳトランジスタ５７のドレ
インを接続してこの接続点を負荷インピーダンス制御信
号ＬＣＤの出力端子とし、クロック信号ＣＬＫをインバ
ータ５７で反転させて得た反転クロック信号を各ＭＯＳ
トランジスタ５６，５７のゲートへ供給する。
【００４２】以上の構成であるからこの負荷インピーダ
ンス制御回路５０は、クロック信号ＣＬＫがＬレベルの
場合は、ｐＭＯＳトランジスタ５６が非導通状態となり
ｎＭＯＳトランジスタ５７が導通状態となって、電圧Ｖ
Ｌの負荷インピーダンス制御信号ＬＣＤを出力し、クロ
ック信号ＣＬＫがＨレベルの場合は、ｐＭＯＳトランジ
スタ５６が導通状態となりｎＭＯＳトランジスタ５７が
非導通状態となって、電圧ＶＨの負荷インピーダンス制
御信号ＬＣＤを出力する。
ンス制御回路５０は、クロック信号ＣＬＫがＬレベルの
場合は、ｐＭＯＳトランジスタ５６が非導通状態となり
ｎＭＯＳトランジスタ５７が導通状態となって、電圧Ｖ
Ｌの負荷インピーダンス制御信号ＬＣＤを出力し、クロ
ック信号ＣＬＫがＨレベルの場合は、ｐＭＯＳトランジ
スタ５６が導通状態となりｎＭＯＳトランジスタ５７が
非導通状態となって、電圧ＶＨの負荷インピーダンス制
御信号ＬＣＤを出力する。
【００４３】負荷インピーダンス制御回路５０から出力
された負荷インピーダンス制御信号ＬＣＤは、図１に示
したメインデコーダ回路４を構成する各アンド機能回路
４−１〜４−１６へ供給される。図５では１つのアンド
機能回路４−１のみを示している。アンド機能回路４−
１の構成は図１に示したものと同じである。したがっ
て、クロック信号ＣＬＫがＬレベルの場合、負荷インピ
ーダンス制御信号ＬＣＤの電圧はＶＬであるから、負荷
用ｐＭＯＳトランジスタ４１は低インピーダンス状態と
なる。クロック信号ＣＬＫがＨレベルの場合、負荷イン
ピーダンス制御信号ＬＣＤの電圧はＶＨであるから、負
荷用ｐＭＯＳトランジスタ４１は高インピーダンス状態
となる。
された負荷インピーダンス制御信号ＬＣＤは、図１に示
したメインデコーダ回路４を構成する各アンド機能回路
４−１〜４−１６へ供給される。図５では１つのアンド
機能回路４−１のみを示している。アンド機能回路４−
１の構成は図１に示したものと同じである。したがっ
て、クロック信号ＣＬＫがＬレベルの場合、負荷インピ
ーダンス制御信号ＬＣＤの電圧はＶＬであるから、負荷
用ｐＭＯＳトランジスタ４１は低インピーダンス状態と
なる。クロック信号ＣＬＫがＨレベルの場合、負荷イン
ピーダンス制御信号ＬＣＤの電圧はＶＨであるから、負
荷用ｐＭＯＳトランジスタ４１は高インピーダンス状態
となる。
【００４４】よって、クロック信号ＣＬＫのＨレベルに
同期して出力されるプリデコード出力Ｄ０〜Ｄ８に基づ
いてアンド機能回路４−１内の各ｎＭＯＳトランジスタ
４２，４３が共に導通状態になり、インバータ４４の入
力をＬレベルに駆動する際には、負荷用ｐＭＯＳトラン
ジスタ４１は既に高インピーダンス状態に制御されてい
るので、各ｎＭＯＳトランジスタ４２，４３は負荷用ｐ
ＭＯＳトランジスタ４１から供給される比較的小さい電
流を吸い込むことで、インバータ４４の入力をＬレベル
に駆動するができる。したがって、デコード出力Ｘ０の
立ち上がりを高速にすることができる。
同期して出力されるプリデコード出力Ｄ０〜Ｄ８に基づ
いてアンド機能回路４−１内の各ｎＭＯＳトランジスタ
４２，４３が共に導通状態になり、インバータ４４の入
力をＬレベルに駆動する際には、負荷用ｐＭＯＳトラン
ジスタ４１は既に高インピーダンス状態に制御されてい
るので、各ｎＭＯＳトランジスタ４２，４３は負荷用ｐ
ＭＯＳトランジスタ４１から供給される比較的小さい電
流を吸い込むことで、インバータ４４の入力をＬレベル
に駆動するができる。したがって、デコード出力Ｘ０の
立ち上がりを高速にすることができる。
【００４５】図５に示した実施形態では、負荷インピー
ダンス制御信号ＬＣＤの電圧振幅範囲を電源電圧よりも
狭くしているので、負荷用ｐＭＯＳトランジスタ４１の
ゲート駆動に伴って生ずる充放電電流による電力消費を
低減できる。
ダンス制御信号ＬＣＤの電圧振幅範囲を電源電圧よりも
狭くしているので、負荷用ｐＭＯＳトランジスタ４１の
ゲート駆動に伴って生ずる充放電電流による電力消費を
低減できる。
【００４６】なお、負荷インピーダンス制御するための
各電圧ＶＨ，ＶＬは直流的に安定した電圧であればよ
い。したがって、図５に示したダイオードの順方向降下
電圧を利用した電源回路の構成以外に、各種の定電圧源
回路等を用いて各電圧ＶＨ，ＶＬを発生させるようにし
てもよい。
各電圧ＶＨ，ＶＬは直流的に安定した電圧であればよ
い。したがって、図５に示したダイオードの順方向降下
電圧を利用した電源回路の構成以外に、各種の定電圧源
回路等を用いて各電圧ＶＨ，ＶＬを発生させるようにし
てもよい。
【００４７】図６はこの発明に係る論理回路の第４の実
施形態を示す回路構成図である。図６は第４の実施形態
としてアンド機能回路を示している。図６に示すアンド
機能回路６０は、負荷用のｐＭＯＳトランジスタ４１
と、直列接続された２個のｎＭＯＳトランジスタ４２，
４３と、インバータ４４と、負荷インピーダンス制御回
路を構成するｎＭＯＳトランジスタ６１とからなる。
施形態を示す回路構成図である。図６は第４の実施形態
としてアンド機能回路を示している。図６に示すアンド
機能回路６０は、負荷用のｐＭＯＳトランジスタ４１
と、直列接続された２個のｎＭＯＳトランジスタ４２，
４３と、インバータ４４と、負荷インピーダンス制御回
路を構成するｎＭＯＳトランジスタ６１とからなる。
【００４８】負荷インピーダンス制御回路を構成するｎ
ＭＯＳトランジスタ６１は、ゲートが正電源ＶＣＣへ接
続され、ドレインがｐＭＯＳトランジスタ４１のゲート
へ接続され、ソースにはプリデコーダ出力Ｄ４（このア
ンド機能回路の入力信号）が供給される。他の回路構成
は、図１に示したアンド機能回路４−１と同じである。
ＭＯＳトランジスタ６１は、ゲートが正電源ＶＣＣへ接
続され、ドレインがｐＭＯＳトランジスタ４１のゲート
へ接続され、ソースにはプリデコーダ出力Ｄ４（このア
ンド機能回路の入力信号）が供給される。他の回路構成
は、図１に示したアンド機能回路４−１と同じである。
【００４９】負荷インピーダンス制御回路を構成するｎ
ＭＯＳトランジスタ６１は、いわゆるトランスファゲー
トとして動作する。プリデコーダ出力Ｄ４がＬレベルの
場合、ｐＭＯＳトランジスタ４１のゲートはＬレベルと
なる。これにより、ｐＭＯＳトランジスタ４１は低イン
ピーダンス状態となる。プリデコーダ出力Ｄ４がＨレベ
ル（＝ＶＣＣ電圧レベル）の場合、ｐＭＯＳトランジス
タ４１のゲートはＨレベルに対してこのｎＭＯＳトラン
ジスタ６１のしきい値電圧Ｖｔｎ分だけ低い電位（ＶＣ
Ｃ−Ｖｔｎ）となる。これにより、ｐＭＯＳトランジス
タ４１は高インピーダンス状態となる。したがって、プ
リデコーダ出力Ｄ４がＨレベルで、かつ、プリデコーダ
出力Ｄ４がＨレベルとなって、各ｎＭＯＳトランジスタ
４２，４３が共に導通状態となるときには、ｐＭＯＳト
ランジスタ４１は高インピーダンス状態となっているの
で、インバータ４４の入力レベルを速やかにＬレベルに
することができ、Ｈレベルのデコーダ出力Ｘ１の立ち上
がりを高速にすることができる。
ＭＯＳトランジスタ６１は、いわゆるトランスファゲー
トとして動作する。プリデコーダ出力Ｄ４がＬレベルの
場合、ｐＭＯＳトランジスタ４１のゲートはＬレベルと
なる。これにより、ｐＭＯＳトランジスタ４１は低イン
ピーダンス状態となる。プリデコーダ出力Ｄ４がＨレベ
ル（＝ＶＣＣ電圧レベル）の場合、ｐＭＯＳトランジス
タ４１のゲートはＨレベルに対してこのｎＭＯＳトラン
ジスタ６１のしきい値電圧Ｖｔｎ分だけ低い電位（ＶＣ
Ｃ−Ｖｔｎ）となる。これにより、ｐＭＯＳトランジス
タ４１は高インピーダンス状態となる。したがって、プ
リデコーダ出力Ｄ４がＨレベルで、かつ、プリデコーダ
出力Ｄ４がＨレベルとなって、各ｎＭＯＳトランジスタ
４２，４３が共に導通状態となるときには、ｐＭＯＳト
ランジスタ４１は高インピーダンス状態となっているの
で、インバータ４４の入力レベルを速やかにＬレベルに
することができ、Ｈレベルのデコーダ出力Ｘ１の立ち上
がりを高速にすることができる。
【００５０】なお、負荷インピーダンス制御回路を構成
するｎＭＯＳトランジスタ６１のソースにプリデコーダ
出力Ｄ０を供給するようにしてもよい。図６では、図１
に示した各プリデコーダ回路２−１，２−２の各出力群
間Ｄ０〜Ｄ３，Ｄ４〜Ｄ７で出力タイミングに明らかな
差があり、プリデコーダ回路２−２側の出力群Ｄ４〜Ｄ
７が先にＨレベルとなり、次いでプリデコーダ回路２−
１側の出力群Ｄ０〜Ｄ３がＨレベルになるケースを想定
して、先にＨレベルが出力されるプリデコーダ回路２−
２側の出力群Ｄ４〜Ｄ７に基づいてｎＭＯＳトランジス
タ６１のインピーダンスを制御する回路構成を示した。
するｎＭＯＳトランジスタ６１のソースにプリデコーダ
出力Ｄ０を供給するようにしてもよい。図６では、図１
に示した各プリデコーダ回路２−１，２−２の各出力群
間Ｄ０〜Ｄ３，Ｄ４〜Ｄ７で出力タイミングに明らかな
差があり、プリデコーダ回路２−２側の出力群Ｄ４〜Ｄ
７が先にＨレベルとなり、次いでプリデコーダ回路２−
１側の出力群Ｄ０〜Ｄ３がＨレベルになるケースを想定
して、先にＨレベルが出力されるプリデコーダ回路２−
２側の出力群Ｄ４〜Ｄ７に基づいてｎＭＯＳトランジス
タ６１のインピーダンスを制御する回路構成を示した。
【００５１】プリデコーダ回路２−２側の出力群Ｄ４〜
Ｄ７を負荷インピーダンス制御回路を構成するｎＭＯＳ
トランジスタ６１のソースへも供給する構成にしたこと
で、プリデコーダ回路２−２側の出力群Ｄ４〜Ｄ７の負
荷が増加する。このため、出力群Ｄ４〜Ｄ７の立ち上が
りに遅れが生ずることがある。しかしながら、プリデコ
ーダ回路２−１の出力群Ｄ０〜Ｄ３がＨレベルになるま
でに出力群Ｄ４〜Ｄ７がＨレベルに立ち上がっている限
り、デコーダ出力Ｘｎの立ち上がりに影響はない。言い
換えれば、、プリデコーダ回路２−１の出力群Ｄ０〜Ｄ
３がデコーダ出力Ｘｎの出力タイミング決定するクリテ
ィカルパスとなっているケースでは、出力群Ｄ４〜Ｄ７
の立ち上がりに遅れが生じたとしても、出力群Ｄ０〜Ｄ
３の立ち上がりタイミングに対してタイムマージンが確
保できていれば問題は発生しない。
Ｄ７を負荷インピーダンス制御回路を構成するｎＭＯＳ
トランジスタ６１のソースへも供給する構成にしたこと
で、プリデコーダ回路２−２側の出力群Ｄ４〜Ｄ７の負
荷が増加する。このため、出力群Ｄ４〜Ｄ７の立ち上が
りに遅れが生ずることがある。しかしながら、プリデコ
ーダ回路２−１の出力群Ｄ０〜Ｄ３がＨレベルになるま
でに出力群Ｄ４〜Ｄ７がＨレベルに立ち上がっている限
り、デコーダ出力Ｘｎの立ち上がりに影響はない。言い
換えれば、、プリデコーダ回路２−１の出力群Ｄ０〜Ｄ
３がデコーダ出力Ｘｎの出力タイミング決定するクリテ
ィカルパスとなっているケースでは、出力群Ｄ４〜Ｄ７
の立ち上がりに遅れが生じたとしても、出力群Ｄ０〜Ｄ
３の立ち上がりタイミングに対してタイムマージンが確
保できていれば問題は発生しない。
【００５２】図６に示したアンド機能回路６０は、この
アンド機能回路６０の入力信号に基づいて負荷インピー
ダンスを制御できるので、図１，図３および図５に示し
たように、負荷インピーダンス制御信号ＬＣ，ＬＣＰお
よびＬＣＤを各アンド機能回路間に亘って配線する必要
がない。よって、配線領域の削減が可能である。図１，
図３および図５に示したように、負荷インピーダンス制
御信号ＬＣ，ＬＣＰおよびＬＣＤを用いる回路構成で
は、全てのアンド機能回路４−１〜４−１６，１４−１
〜１４−６の負荷用ｐＭＯＳトランジスタを駆動するこ
とになるが、図６に示したアンド機能回路６０を用いる
ことによって一部のアンド機能回路６０の負荷用ｐＭＯ
Ｓトランジスタを駆動するだけでよい。図６に示した例
では、全部で１６組あるアンド機能回路６０の中でその
１／４だけについて負荷用ｐＭＯＳトランジスタのイン
ピーダンスを変更することになる。よって、負荷用ｐＭ
ＯＳトランジスタを駆動するための消費電流を削減でき
るという効果がある。
アンド機能回路６０の入力信号に基づいて負荷インピー
ダンスを制御できるので、図１，図３および図５に示し
たように、負荷インピーダンス制御信号ＬＣ，ＬＣＰお
よびＬＣＤを各アンド機能回路間に亘って配線する必要
がない。よって、配線領域の削減が可能である。図１，
図３および図５に示したように、負荷インピーダンス制
御信号ＬＣ，ＬＣＰおよびＬＣＤを用いる回路構成で
は、全てのアンド機能回路４−１〜４−１６，１４−１
〜１４−６の負荷用ｐＭＯＳトランジスタを駆動するこ
とになるが、図６に示したアンド機能回路６０を用いる
ことによって一部のアンド機能回路６０の負荷用ｐＭＯ
Ｓトランジスタを駆動するだけでよい。図６に示した例
では、全部で１６組あるアンド機能回路６０の中でその
１／４だけについて負荷用ｐＭＯＳトランジスタのイン
ピーダンスを変更することになる。よって、負荷用ｐＭ
ＯＳトランジスタを駆動するための消費電流を削減でき
るという効果がある。
【００５３】図７はこの発明に係る論理回路の第５の実
施形態を示す回路構成図である。図７に示すアンド機能
回路７０は図６に示したアンド機能回路６０の変形例に
あたるもので、負荷用のｐＭＯＳトランジスタ４１と、
ＭＯＳトランジスタ７１と、インバータ４４と、負荷イ
ンピーダンス制御回路を構成するｎＭＯＳトランジスタ
６１とからなる。図７に示したアンド機能回路７０は、
図６に示したものと比較してｎＭＯＳトランジスタが１
個削減されている。
施形態を示す回路構成図である。図７に示すアンド機能
回路７０は図６に示したアンド機能回路６０の変形例に
あたるもので、負荷用のｐＭＯＳトランジスタ４１と、
ＭＯＳトランジスタ７１と、インバータ４４と、負荷イ
ンピーダンス制御回路を構成するｎＭＯＳトランジスタ
６１とからなる。図７に示したアンド機能回路７０は、
図６に示したものと比較してｎＭＯＳトランジスタが１
個削減されている。
【００５４】ｎＭＯＳトランジスタ７１は論理演算を行
なうためのものである。このｎＭＯＳトランジスタ７１
のドレインはｐＭＯＳトランジスタ４１のドレインなら
びにインバータ４４の入力端子に接続される。このｎＭ
ＯＳトランジスタ７１のソースにはプリデコーダ出力Ｄ
０の論理レベルを反転した反転プリデコーダ出力Ｄ０Ｂ
が供給され、ゲートにはプリデコーダ出力Ｄ４が供給さ
れる。このｎＭＯＳトランジスタ７１は、ゲートに供給
されるプリデコーダ出力Ｄ４がＨレベルであり、かつ、
ソースに供給される反転プリデコーダ出力Ｄ０ＢがＬレ
ベルの場合に、このｎＭＯＳトランジスタ７１が導通状
態になる。これにより、インバータ４４を介してＨレベ
ルのデコーダ出力Ｘ０が出力される。
なうためのものである。このｎＭＯＳトランジスタ７１
のドレインはｐＭＯＳトランジスタ４１のドレインなら
びにインバータ４４の入力端子に接続される。このｎＭ
ＯＳトランジスタ７１のソースにはプリデコーダ出力Ｄ
０の論理レベルを反転した反転プリデコーダ出力Ｄ０Ｂ
が供給され、ゲートにはプリデコーダ出力Ｄ４が供給さ
れる。このｎＭＯＳトランジスタ７１は、ゲートに供給
されるプリデコーダ出力Ｄ４がＨレベルであり、かつ、
ソースに供給される反転プリデコーダ出力Ｄ０ＢがＬレ
ベルの場合に、このｎＭＯＳトランジスタ７１が導通状
態になる。これにより、インバータ４４を介してＨレベ
ルのデコーダ出力Ｘ０が出力される。
【００５５】図７に示したアンド機能回路７０をチップ
上に複数配置してメインデコーダ回路を形成する際に、
アンド機能回路７０のレイアウト位置をソースに供給す
るプリデコーダ信号Ｄ４が隣り合って共通になるよう各
アンド機能回路７０の順番をアレイ上に配置していくこ
とで、隣り合った回路間でｎＭＯＳトランジスタを共通
化することができる。この共通化により、アンド機能回
路７０の素子数をさらに低減することができる。具体的
には、図９に示した従来例の７素子（インバータは２素
子として数える）を４．５素子とすることができ、素子
数を約２／３に削減できる。
上に複数配置してメインデコーダ回路を形成する際に、
アンド機能回路７０のレイアウト位置をソースに供給す
るプリデコーダ信号Ｄ４が隣り合って共通になるよう各
アンド機能回路７０の順番をアレイ上に配置していくこ
とで、隣り合った回路間でｎＭＯＳトランジスタを共通
化することができる。この共通化により、アンド機能回
路７０の素子数をさらに低減することができる。具体的
には、図９に示した従来例の７素子（インバータは２素
子として数える）を４．５素子とすることができ、素子
数を約２／３に削減できる。
【００５６】図８はこの発明に係る論理回路の第６の実
施形態を示す回路構成図である。図８はメインデコーダ
回路をノア（ＮＯＲ）回路とインバータとからなるオア
機能回路で構成した例を示している。図８に示すオア機
能回路８０は、論理演算用トランジスタとして直列接続
された２個のｐＭＯＳトランジスタ８１，８２と、これ
らの論理演算用トランジスタの負荷となる負荷用電界効
果トランジスタとしてのｎＭＯＳトランジスタ８３と、
直列接続された２個のｐＭＯＳトランジスタ８１，８２
と負荷用のｎＭＯＳトランジスタ８３とで構成されるノ
ア（ＮＯＲ）回路の出力を反転してＬレベルのデコーダ
出力Ｘ０Ｂを出力するインバータ８４と、負荷インピー
ダンス制御回路を構成するｐＭＯＳトランジスタ８５と
からなる。
施形態を示す回路構成図である。図８はメインデコーダ
回路をノア（ＮＯＲ）回路とインバータとからなるオア
機能回路で構成した例を示している。図８に示すオア機
能回路８０は、論理演算用トランジスタとして直列接続
された２個のｐＭＯＳトランジスタ８１，８２と、これ
らの論理演算用トランジスタの負荷となる負荷用電界効
果トランジスタとしてのｎＭＯＳトランジスタ８３と、
直列接続された２個のｐＭＯＳトランジスタ８１，８２
と負荷用のｎＭＯＳトランジスタ８３とで構成されるノ
ア（ＮＯＲ）回路の出力を反転してＬレベルのデコーダ
出力Ｘ０Ｂを出力するインバータ８４と、負荷インピー
ダンス制御回路を構成するｐＭＯＳトランジスタ８５と
からなる。
【００５７】ｐＭＯＳトランジスタ８１のソースは正電
源ＶＣＣへ接続され、ｐＭＯＳトランジスタ８１のドレ
インはｐＭＯＳトランジスタ８２のソースへ接続され
る。ｐＭＯＳトランジスタ８１のゲートには、プリデコ
ーダ信号Ｄ４の論理レベルを反転させた反転プリデコー
ダ信号Ｄ４Ｂが供給される。ｐＭＯＳトランジスタ８２
のドレインは負荷用のｎＭＯＳトランジスタ８３のドレ
インならびにインバータ８４の入力端子に接続される。
ｐＭＯＳトランジスタ８２のゲートには、プリデコーダ
信号Ｄ０の論理レベルを反転させた反転プリデコーダ信
号Ｄ０Ｂが供給される。負荷用のｎＭＯＳトランジスタ
８３のソースは基準電圧（グランド）に接続される。負
荷インピーダンス制御回路を構成するｐＭＯＳトランジ
スタ８５のゲートは基準電圧（グランド）に接続され、
ドレインは負荷用のｎＭＯＳトランジスタ８３のゲート
に接続される。負荷インピーダンス制御回路を構成する
ｐＭＯＳトランジスタ８５のソースには、反転プリデコ
ーダ信号Ｄ４Ｂが供給される。
源ＶＣＣへ接続され、ｐＭＯＳトランジスタ８１のドレ
インはｐＭＯＳトランジスタ８２のソースへ接続され
る。ｐＭＯＳトランジスタ８１のゲートには、プリデコ
ーダ信号Ｄ４の論理レベルを反転させた反転プリデコー
ダ信号Ｄ４Ｂが供給される。ｐＭＯＳトランジスタ８２
のドレインは負荷用のｎＭＯＳトランジスタ８３のドレ
インならびにインバータ８４の入力端子に接続される。
ｐＭＯＳトランジスタ８２のゲートには、プリデコーダ
信号Ｄ０の論理レベルを反転させた反転プリデコーダ信
号Ｄ０Ｂが供給される。負荷用のｎＭＯＳトランジスタ
８３のソースは基準電圧（グランド）に接続される。負
荷インピーダンス制御回路を構成するｐＭＯＳトランジ
スタ８５のゲートは基準電圧（グランド）に接続され、
ドレインは負荷用のｎＭＯＳトランジスタ８３のゲート
に接続される。負荷インピーダンス制御回路を構成する
ｐＭＯＳトランジスタ８５のソースには、反転プリデコ
ーダ信号Ｄ４Ｂが供給される。
【００５８】各入力信号Ｄ４Ｂ，Ｄ０ＢがともにＬレベ
ルである場合、各ｐＭＯＳトランジスタ８１，８２はと
もに導通状態となり、負荷用ｎＭＯＳトランジスタ８３
へ電流を供給する。これにより、負荷用ｎＭＯＳトラン
ジスタ８３のドレインならびにインバータ８４の入力端
子はＨレベルとなり、インバータ８４の出力端子からＬ
レベルの反転デコード出力Ｘ０Ｂが出力される。入力信
号Ｄ４ＢがＬレベルの場合、トランスファゲート回路構
成のｐＭＯＳトランジスタ８５を介して負荷用ｎＭＯＳ
トランジスタ８３のゲートはＬレベルとなるので、負荷
用ｎＭＯＳトランジスタ８３は高インピーダンス状態と
なる。したがって、直列接続構成の各ｐＭＯＳトランジ
スタ８１，８２から供給される電流によってインバータ
８４の入力側を速やかにＨレベルにすることができ、Ｌ
レベル反転デコード出力Ｘ０Ｂを速やかに出力させるこ
とができる。すなわち、高速動作が可能である。
ルである場合、各ｐＭＯＳトランジスタ８１，８２はと
もに導通状態となり、負荷用ｎＭＯＳトランジスタ８３
へ電流を供給する。これにより、負荷用ｎＭＯＳトラン
ジスタ８３のドレインならびにインバータ８４の入力端
子はＨレベルとなり、インバータ８４の出力端子からＬ
レベルの反転デコード出力Ｘ０Ｂが出力される。入力信
号Ｄ４ＢがＬレベルの場合、トランスファゲート回路構
成のｐＭＯＳトランジスタ８５を介して負荷用ｎＭＯＳ
トランジスタ８３のゲートはＬレベルとなるので、負荷
用ｎＭＯＳトランジスタ８３は高インピーダンス状態と
なる。したがって、直列接続構成の各ｐＭＯＳトランジ
スタ８１，８２から供給される電流によってインバータ
８４の入力側を速やかにＨレベルにすることができ、Ｌ
レベル反転デコード出力Ｘ０Ｂを速やかに出力させるこ
とができる。すなわち、高速動作が可能である。
【００５９】入力信号Ｄ４ＢがＨレベルになると、トラ
ンスファゲート回路構成のｐＭＯＳトランジスタ８５を
介して負荷用ｎＭＯＳトランジスタ８３のゲートはＨレ
ベルとなるので、負荷用ｎＭＯＳトランジスタ８３は低
インピーダンス状態となる。これにより、インバータ８
４の入力側の電荷を負荷用ｎＭＯＳトランジスタ８３を
介して速やかに放電させて、Ｌレベルの反転デコード出
力Ｘ０Ｂを速やかにＨレベルに戻すことができる。すな
わち、高速動作が可能である。
ンスファゲート回路構成のｐＭＯＳトランジスタ８５を
介して負荷用ｎＭＯＳトランジスタ８３のゲートはＨレ
ベルとなるので、負荷用ｎＭＯＳトランジスタ８３は低
インピーダンス状態となる。これにより、インバータ８
４の入力側の電荷を負荷用ｎＭＯＳトランジスタ８３を
介して速やかに放電させて、Ｌレベルの反転デコード出
力Ｘ０Ｂを速やかにＨレベルに戻すことができる。すな
わち、高速動作が可能である。
【００６０】各実施の形態で示したように、この発明に
係る論理回路はナンド（ＮＡＮＤ），ノア（ＮＯＲ）等
の基本的な論理回路に容易に適用することができるの
で、半導体回路や電子回路を構成している各種の論理回
路に応用することができ、例えば半導体記憶装置（半導
体メモリ）のデコーダ回路を初めとしてエンコード回
路、ラッチ回路、バス制御回路等の各種の回路の適用す
ることができる。
係る論理回路はナンド（ＮＡＮＤ），ノア（ＮＯＲ）等
の基本的な論理回路に容易に適用することができるの
で、半導体回路や電子回路を構成している各種の論理回
路に応用することができ、例えば半導体記憶装置（半導
体メモリ）のデコーダ回路を初めとしてエンコード回
路、ラッチ回路、バス制御回路等の各種の回路の適用す
ることができる。
【００６１】
【発明の効果】以上説明したようにこの発明に係る論理
回路は、負荷用の電界効果トランジスタのゲート電位を
制御することで負荷用の電界効果トランジスタのインピ
ーダンスを変化させる負荷インピーダンス制御回路を備
えたので、出力すべき論理レベルに対応して負荷用電界
効果トランジスタのインピーダンスを変化させることが
できる。これにより例えば、負荷用電界効果トランジス
タから吐き出される電流を論理演算用トランジスタによ
って吸い込むことでＬレベルを出力する回路構成では、
負荷用電界効果トランジスタのインピーダンスを大きく
することで、Ｌレベル出力の動作を高速にすることがで
きるとともに消費電流を低減できる。Ｈレベルを出力す
るときには負荷用電界効果トランジスタのインピーダン
スを小さくすることで、Ｈレベル出力の動作を高速にで
きる。
回路は、負荷用の電界効果トランジスタのゲート電位を
制御することで負荷用の電界効果トランジスタのインピ
ーダンスを変化させる負荷インピーダンス制御回路を備
えたので、出力すべき論理レベルに対応して負荷用電界
効果トランジスタのインピーダンスを変化させることが
できる。これにより例えば、負荷用電界効果トランジス
タから吐き出される電流を論理演算用トランジスタによ
って吸い込むことでＬレベルを出力する回路構成では、
負荷用電界効果トランジスタのインピーダンスを大きく
することで、Ｌレベル出力の動作を高速にすることがで
きるとともに消費電流を低減できる。Ｈレベルを出力す
るときには負荷用電界効果トランジスタのインピーダン
スを小さくすることで、Ｈレベル出力の動作を高速にで
きる。
【００６２】論理演算用トランジスタから負荷用電界効
果トランジスタへ電流を供給することでＨレベルを出力
する回路構成では、負荷用電界効果トランジスタのイン
ピーダンスを大きくすることで、Ｈレベル出力の動作を
高速にするとともに消費電流を低減できる。Ｌレベルを
出力するときには負荷用電界効果トランジスタのインピ
ーダンスを小さくすることで、Ｌレベル出力の動作を高
速にできる。
果トランジスタへ電流を供給することでＨレベルを出力
する回路構成では、負荷用電界効果トランジスタのイン
ピーダンスを大きくすることで、Ｈレベル出力の動作を
高速にするとともに消費電流を低減できる。Ｌレベルを
出力するときには負荷用電界効果トランジスタのインピ
ーダンスを小さくすることで、Ｌレベル出力の動作を高
速にできる。
【図１】この発明に係る論理回路を適用したデコーダ回
路の回路構成図である。
路の回路構成図である。
【図２】図２（ａ）〜（ｅ）は、図１に示したデコーダ
回路の動作を示すタイミングチャートである。
回路の動作を示すタイミングチャートである。
【図３】この発明に係る他の論理回路を適用したデコー
ダ回路の回路構成図である。
ダ回路の回路構成図である。
【図４】図４（ａ）〜（ｅ）は、図３に示したデコーダ
回路の動作を示すタイミングチャートである。
回路の動作を示すタイミングチャートである。
【図５】この発明に係る論理回路の第３の実施形態を示
す回路構成図である。
す回路構成図である。
【図６】この発明に係る論理回路の第４の実施形態を示
す回路構成図である。
す回路構成図である。
【図７】この発明に係る論理回路の第５の実施形態を示
す回路構成図である。
す回路構成図である。
【図８】この発明に係る論理回路の第６の実施形態を示
す回路構成図である。
す回路構成図である。
【図９】デコーダ回路を構成する従来の論理回路の回路
構成図である。
構成図である。
１，１１ デコーダ回路 ２−１，２−２ プリデコーダ回路 ３，５０ 負荷インピーダンス制御回路 ４，１４ メインデコーダ回路 ４−１〜４−１６，１４−１〜１４−１６ アンド機能
回路 ４１，５６，８１，８２，８５ ｐＭＯＳトランジスタ ４２，４３，４５，５７，６１，７１，８３ ｎＭＯＳ
トランジスタ ４４，８４ インバータ ５１，５３ ダイオード
回路 ４１，５６，８１，８２，８５ ｐＭＯＳトランジスタ ４２，４３，４５，５７，６１，７１，８３ ｎＭＯＳ
トランジスタ ４４，８４ インバータ ５１，５３ ダイオード
Claims (6)
- 【請求項１】 複数の入力信号に基づいて論理動作を行
なう１または複数の論理演算用トランジスタと、前記論
理演算用トランジスタの負荷となる負荷用電界効果トラ
ンジスタと、前記負荷用電界効果トランジスタのゲート
電位を制御することで前記負荷用電界効果トランジスタ
のインピーダンスを変化させる負荷インピーダンス制御
回路とを備えたことを特徴とする論理回路。 - 【請求項２】 前記負荷インピーダンス制御回路は、前
記入力信号の変化タイミングに同期させて前記負荷用電
界効果トランジスタのインピーダンスが高くなるように
前記ゲート電位を制御することを特徴とする請求項１記
載の論理回路。 - 【請求項３】 前記負荷インピーダンス制御回路は、前
記入力信号に基づいて前記負荷用電界効果トランジスタ
のインピーダンスが高くなるように前記ゲート電位を制
御することを特徴とする請求項１記載の論理回路。 - 【請求項４】 前記負荷インピーダンス制御回路は、電
源電圧よりも所定電圧低い電圧とほぼ基準電圧とを選択
的に出力することで、前記負荷用電界効果トランジスタ
のインピーダンスを変化させることを特徴とする請求項
１記載の論理回路。 - 【請求項５】 前記負荷インピーダンス制御回路は、電
源電圧よりも所定電圧低い電圧と基準電圧よりも所定電
圧高い電圧とを選択的に出力することで、前記負荷用電
界効果トランジスタのインピーダンスを変化させること
を特徴とする請求項１記載の論理回路。 - 【請求項６】 前記負荷インピーダンス制御回路は、ゲ
ートが正電源が接続されたｎチャネルＭＯＳ電界効果ト
ランジスタを介して前記入力信号を前記負荷用電界効果
トランジスタのゲートへ供給する構成としたことを特徴
とする請求項１記載の論理回路。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33886398A JP3166740B2 (ja) | 1998-11-30 | 1998-11-30 | 論理回路 |
| US09/449,029 US6323691B1 (en) | 1998-11-30 | 1999-11-24 | Logic circuit |
| KR10-1999-0053722A KR100380778B1 (ko) | 1998-11-30 | 1999-11-30 | 논리 회로 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33886398A JP3166740B2 (ja) | 1998-11-30 | 1998-11-30 | 論理回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
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