KR19990003172A - 반도체 메모리 소자의 출력버퍼 - Google Patents

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KR19990003172A KR1019970026976A KR19970026976A KR19990003172A KR 19990003172 A KR19990003172 A KR 19990003172A KR 1019970026976 A KR1019970026976 A KR 1019970026976A KR 19970026976 A KR19970026976 A KR 19970026976A KR 19990003172 A KR19990003172 A KR 19990003172A
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Abstract

본 발명은 출력전압을 일정수준으로 프리셋(preset)시켜 출력전압의 변화폭을 줄인 반도체 메모리 소자의 출력버퍼에 관한 것으로서, 전원전압과 접지사이에 직렬연결된 풀업 트랜지스터와 풀다운 트랜지스터를 구비한 출력드라이버와, 외부로부터 인가되는 출력 인에이블 신호, 반전 데이터 신호 및 프리셋 신호들을 각각 입력하여 출력드라이버를 구동하기 위한 구동부; 및 외부로부터 인가되는 출력 인에이블 신호, 프리셋 신호 및 출력단의 출력신호를 입력하여 출력단을 하이나 로우 상태로 프리셋시키기 위한 프리셋 제어부를 포함한다.

Description

반도체 메모리 소자의 출력버퍼
본 발명은 반도체 메모리 소자에 관한 것으로서, 특히 출력전압을 일정수준으로 프리셋(preset)시켜 출력전압의 변화폭을 줄인 반도체 메모리 소자의 출력버퍼에 관한 것이다.
일반적으로, 데이터를 출력하는 출력버퍼는 PMOS 트랜지스터와 NMOS 트랜지스터로 구성된 CMOS 인버터로 구성되어 반도체 메모리 소자로부터 입력단자에 인가되는 데이터를 출력단을 통해 출력하도록 하였다.
도 1을 참조하여 종래의 반도체 메모리 소자의 출력버퍼의 구성 및 동작을 설명한다.
도 1을 참조하면, 종래의 반도체 메모리 소자의 출력버퍼는 감지 증폭기(도시되지 않았음)로부터 출력된 반전 데이터(/DATA)를 반전시키기 위한 제 1 인버터(IV1)와, 출력 인에이블 신호(OE)와 제 1 인버터(IV1)로부터 출력된 데이터(DATA)가 일입력단 및 타입력단으로 각각 입력되는 낸드 게이트(NAG)와, 출력 인에이블 신호(OE)를 반전시키기 위한 제 2 인버터(IV2)와, 제 1 인버터(IV1)로부터 출력된 데이터(DATA)와 제 2 인버터(IV2)로부터 출력된 반전 출력 인에이블 신호(/OE)가 일입력단 및 타입력단으로 각각 입력되는 노아 게이트(NOG)를 구비한다.
또한, 종래의 반도체 메모리 소자의 출력버퍼는 낸드 게이트(NAG)의 출력신호와 노아 게이트(NOG)의 출력신호가 각각 게이트에 인가되고 공통 접속된 드레인 단자에 연결된 출력단을 통해 데이터를 출력하는, 전원전압과 접지사이에 직렬 연결된 PMOS 트랜지스터(PM) 및 NMOS 트랜지스터(NM)를 더 구비한다.
상기와 같은 종래의 반도체 메모리 소자의 출력버퍼의 동작을 설명하면 다음과 같다.
반도체 메모리 소자로 입력되는 어드레스가 변화되면 어드레스 전이신호가 발생되고, 어드레스 전이신호와 출력제어신호에 의해 출력 인에이블 신호(OE)가 발생되어 출력버퍼를 인에블시키게 된다.
로우상태의 인에이블 신호가 인가되면, 낸드 게이트(NAG)는 논리낸드된 하이신호를 PMOS 트랜지스터(PM)의 게이트로 인가하고, 노아 게이트(NOG)는 논리노아된 로우신호를 NMOS 트랜지스터(NM)로 인가하므로써, PMOS 트랜지스터(PM) 및 NMOS 트랜지수터(NM)가 턴오프되어 출력버퍼는 데이터를 출력하지 못한다.
한편, 하이상태의 출력 인에이블 신호(OE)가 인가되면, 제 1 인버터(IV1)로부터 출력된 데이터(DATA)에 따라 낸드 게이트(NAG) 및 노아 게이트(NOG)의 출력이 변화게된다. 즉, 제 1 인버터(IV1)로부터 로우상태의 데이터(DATA)가 출력되어 낸드 게이트(NAG)와 노아 게이트(NOG)의 일입력단으로 각각 인가되면, 낸드 게이트(NAG)는 논리낸드된 하이신호를 PMOS 트랜지스터(PM)의 게이트로 인가하여 PMOS 트랜지스터(PM)를 턴오프시키고, 노아 게이트(NOG)는 논리노아된 하이신호를 NMOS 트랜지스터(NM)로 인가하여 NMOS 트랜지스터(NM)를 턴온시켜 입출력 패드(10)로 로우상태의 신호를 출력한다. 반대로, 제 1 인버터(IV1)로부터 하이상태의 데이터(DATA)가 출력되어 낸드 게이트(NAG)와 노아 게이트(NOG)의 일입력단으로 각각 인가되면, 낸드 게이트(NAG)는 논리낸드된 로우신호를 PMOS 트랜지스터(PM)의 게이트로 인가하여 PMOS 트랜지스터(PM)를 턴온시키고, 노아 게이트(NOG)는 논리노아된 로우신호를 NMOS 트랜지스터(NM)로 인가하여 NMOS 트랜지스터(NM)를 턴오프시켜 출력단을 통해 하이상태의 신호를 출력한다.
그러나, 상기와 같은 종래의 반도체 메모리 소자의 출력버퍼는, 출력신호를 변화시킬 때 접지에서 전원전압까지 풀-스윙(full-swing)을 시켜 출력신호의 변화에는 긴 시간을 필요로하였고, 따라서 출력전압을 변화시키는데 필요한 전압 스윙폭이 너무 커서 동작속도가 느렸으며, 또한 큰 부하를 구동하기 위해 흐르는 큰 전류가 출력잡음을 유발하여 입력버퍼 등의 기타회로를 오동작시키는 문제점이 존재하였다.
따라서, 본 발명은 상기와 같은 문제점을 해결하기 위한 것으로서, 시간지연과 출력잡음의 원인이 되는 출력전압의 큰 변화를 방지하기 위하여 미리 출력전압을 일정수준으로 프리셋시켜, 동작속도를 향상시키고, 출력전류의 최대값을 줄여 출력잡음을 감소시킬 수 있는 반도체 메모리 소자의 출력버퍼를 제공하는데 그 목적이 있다.
도 1은 종래의 반도체 메모리 소자의 출력버퍼의 회로도.
도 2는 본 발명의 실시예에 따른 반도체 메모리 소자의 출력버퍼의 회로도.
도 3A 및 도 3B는 본 발명의 실시예에 따른 반도체 메모리 소자의 출력버퍼의 동작 특성도.
* 도면의 주요 부분에 대한 부호의 설명 *
10: 출력드라이버 20: 구동부
30: 프리셋 제어부
21, 22: 제 1 및 제 2 구동수단
31, 32: 제 1 및 제 2 프리셋 제어수단
이와 같은 목적을 달성하기 위한 본 발명의 반도체 메모리 소자의 출력버퍼는, 전원전압과 접지사이에 직렬연결된 풀업 트랜지스터와 풀다운 트랜지스터를 구비한 출력드라이버와, 외부로부터 인가되는 출력 인에이블 신호, 반전 데이터 신호 및 프리셋 신호들을 각각 입력하여 출력드라이버를 구동하기 위한 구동부와, 외부로부터 인가되는 출력 인에이블 신호, 프리셋 신호 및 출력단의 출력신호를 입력하여 출력단을 하이나 로우 상태로 프리셋시키기 위한 프리셋 제어부를 포함한다.
본 발명의 실시예에 따른 반도체 메모리 소자의 출력버퍼에 있어서, 구동부는 외부로부터 인가되는 출력 인에이블 신호, 데이터 신호 및 프리셋 신호를 입력하여 풀업 트랜지스터를 구동하기 위한 제 1 구동수단; 및 외부로부터 인가되는 출력 인에이블 신호, 데이터 신호 및 프리셋 신호를 입력하여 풀다운 트랜지스터를 구동하기 위한 제 2 구동수단을 구비한다.
본 발명의 실시예에 따른 반도체 메모리 소자의 출력버퍼에 있어서, 출력버퍼의 출력단으로부터 입력된 출력신호에 의해 출력버퍼의 출력단을 하이상태로 프리셋시키기 위한 제 1 프리셋 제어수단; 및 출력버퍼의 출력단으로부터 입력된 출력신호에 의해 출력버퍼의 출력단을 로우상태로 프리셋시키기 위한 제 2 프리셋 제어수단을 구비한다.
이하, 도 2와 도 3A 및 도 3B를 참조하여 본 발명의 바람직한 실시예를 설명한다.
도 2를 참조하면, 본 발명의 실시예에 따른 반도체 메모리 소자의 출력버퍼는 전원전압과 접지사이에 직렬 연결된 풀업 트랜지스터(PM) 및 풀다운 트랜지스터(NM)로 이루어진 출력버퍼(10)와, 외부로부터 인가되는 출력 인에이블 신호(OE), 데이터 신호(DATA) 및 프리셋 신호(PS)들을 각각 입력하여 출력버퍼(10)를 구동하기 위한 구동부(20)를 구비한다.
또한, 본 발명의 실시예에 따른 반도체 메모리 소자의 출력버퍼는 외부로부터 인가되는 출력 인에이블 신호(OE), 프리셋 신호(PS) 및 출력버퍼의 출력신호(DOUT)를 입력하여 출력버퍼의 프리셋을 제어하기 위한 프리셋 제어부(30)를 더 구비한다.
구동부(20)는 외부로부터 인가되는 출력 인에이블 신호(OE), 데이터 신호(DATA) 및 프리셋 신호(PS)를 입력하여 풀업 트랜지스터(PM)를 구동하기 위한 제 1 구동수단(21)과, 외부로부터 인가되는 출력 인에이블 신호(OE), 데이터 신호(DATA) 및 프리셋 신호(PS)를 입력하여 풀다운 트랜지스터(NM)를 구동하기 위한 제 2 구동수단(22)으로 이루어진다.
프리셋 제어부(30)는 출력버퍼(10)의 출력단으로부터 입력된 출력신호에 의해 출력버퍼(10)의 출력단을 하이상태로 프리셋시키기 위한 제 1 프리셋 제어수단(31)과, 출력버퍼(10)의 출력단으로부터 입력된 출력신호에 의해 출력버퍼(10)의 출력단을 로우상태로 프리셋시키기 위한 제 2 프리셋 제어수단(32)으로 이루어진다.
제 1 구동수단(21)은 출력 인에이블 신호(OE)를 반전시키기 위한 인버터(IV21)와, 인버터(IV21)로부터 출력된 반전 출력 인에이블 신호(/OE), 반전 데이터 신호(/DATA) 및 프리셋 신호(PS)를 입력하여 논리노아하기 위한 노아게이트(NOG21)와, 노아게이트(NOG21)의 출력신호 및 프리셋 제어부(30)의 노아게이트(NOG31)의 출력신호를 입력하여 논리노아하기 위한 노아게이트(NOG22)를 구비한다.
제 2 구동수단(22)은 프리셋 신호(PS)를 반전시키기 위한 인버터(IV22)와, 인버터(IV22)로부터 출력된 반전 프리셋 신호(/PS), 반전 데이터 신호(/DATA) 및 출력 인에이블 신호(OE)를 입력하여 논리낸드하기 위한 낸드게이트(NAG21)와, 낸드게이트(NAG21)의 출력신호 및 프리셋 제어부(30)의 낸드게이트(NAG32)의 출력신호를 입력하여 논리낸드하기 위한 낸드게이트(NAG22)를 구비한다.
제 1 프리셋 제어수단(31)은 출력 인에이블 신호(OE) 및 프리셋 신호(PS)를 입력하여 논리낸드하기 위한 낸드게이트(NAG31)와, 낸드게이트(NAG31)의 출력신호와 출력버퍼(10)의 출력단의 전압을 입력하여 논리노아하기 위한 노아게이트(NOG31)를 구비한다.
제 2 프리셋 제어수단(32)은 출력 인에이블 신호(OE) 및 프리셋 신호(PS)를 입력하여 논리낸드하기 위한 낸드게이트(NAG31)와, 낸드게이트(NAG31)의 출력신호를 반전시키기 위한 인버터(IV31)와, 인버터(IV31)의 출력신호와 출력버퍼(10)의 출력단의 전압을 입력하여 논리낸드하기 위한 낸드게이트(NAG32)를 구비한다.
한편, 일회의 프리셋 동안에, 출력버퍼(10)의 풀업 트랜지스터(PM) 및 풀다운 트랜지스터(NM)가 동시에 턴온되어 출력전압의 스윙에 도움을 주지못한 상태에서 전류가 소비되거나, 출력버퍼(10)의 풀업 트랜지스터(PM) 및 풀다운 트랜지스터(NM)가 교대로 온/오프되는 것을 방지하기 위하여, 제 1 프리셋 제어수단(31)의 노아게이트(NOG31)의 로직 문턱전압은 기준 프리셋 전압보다 다소 낮게하고, 제 2 프리셋 제어수단(32)의 낸드게이트(NAG32)의 로직 문턱전압은 기준 프리셋 전압보다 다소 높게한다.
상기와 같은 구조를 갖는 본 발명의 출력버퍼의 동작을 설명하면 다음과 같다.
외부로부터 로우상태의 출력 인에이블 신호(OE)가 입력되면, 낸드게이트(NAG31)는 논리낸드된 하이신호를 노아게이트(NOG31) 및 인버터(IV31)로 출력하고, 노아게이트(NOG31)는 입력된 하이신호에 의해 로우신호를 노아게이트(NOG22)로 출력하고, 또한 인버터(IV31)는 낸드게이트(NAG31)의 출력신호를 로우신호로 반전시켜 낸드게이트(NAG32)로 출력하고, 낸드게이트(NAG32)는 입력된 로우신호에 의해 하이신호를 낸드게이트(NAG22)로 출력한다.
이어, 노아게이트(NOG22)는 노아게이트(NOG31)로부터 입력된 로우신호에 의해 하이신호를 출력버퍼(10)의 풀업 트랜지스터(PM)의 게이트로 인가하여 풀업 트랜지스터(PM)를 턴오프시키고, 또한 낸드게이트(NAG22)는 낸드게이트(NAG32)로부터 입력된 하이신호에 의해 로우신호를 출력버퍼(10)의 풀다운 트랜지스터(NM)의 게이트로 인가하여 풀다운 트랜지스터(NM)를 턴오프시킨다.
따라서, 상기와 같이 로우상태의 출력 인에이블 신호(OE)가 인가되면, 프리셋 신호(PS) 및 반전 데이터 신호(/DATA)에 관계없이 출력버퍼(10)의 풀업 및 풀다운 트랜지스터(PM, NM)가 턴오프되므로써, 출력버퍼(10)는 데이터를 출력하지 못한다.
다음에 설명되는 본 발명의 출력버퍼의 동작은 하이상태의 출력 인에이블 신호가 인가되는 경우만을 예로서 설명한다.
하이상태의 출력 인에이블 신호(OE) 및 로우상태의 프리셋 신호(PS)가 각각 인가되면, 낸드게이트(NAG31)는 일입력단 및 타입력단으로 각각 입력된 출력 인에이블 신호(OE) 및 프리셋 신호(PS)를 논리낸드하여 논리낸드된 하이신호를 노아게이트(NOG31) 및 인버터(IV31)로 각각 출력하고, 노아게이트(NOG31)는 입력된 하이신호에 의해 로우신호를 노아게이트(NOG22)의 일입력단으로 출력하고, 또한 인버터(IV31)는 낸드게이트(NAG31)의 출력신호를 로우신호로 반전시켜 낸드게이트(NAG32)로 출력하고, 낸드게이트(NAG32)는 입력된 로우신호에 의해 하이신호를 낸드게이트(NAG22)의 일입력단으로 출력한다. 이때, 감지 증폭기(도시되지 않았음)로부터 출력된 반전 데이터 신호(/DATA)가 인버터(IV21)와 노아게이트(NOG21)를 통해 노아게이트(NOG22)의 타입력단으로 인가되고, 또한 낸드게이트(NAG21)를 통해 낸드게이트(NAG22)의 타입력단으로 인가된다.
상기에서, 로우신호 및 데이터 신호(DATA)가 제 1 구동수단(21)의 노아게이트(NOG22)의 일입력단 및 타입력단으로 각각 인가되고, 또한 하이신호 및 데이터 신호(DATA)가 제 2 구동수단(22)의 낸드게이트(NAG22)의 일입력단 및 타입력단으로 입력되므로써, 구동부(20)는 데이터 신호(DATA)에 따라 출력버퍼(10)의 풀업 트랜지스터(PM) 및 풀다운 트랜지스터(NM)의 구동을 제어한다. 즉, 데이터 신호(DATA)가 하이상태이면, 제 1 구동수단(21)의 노아게이트(NOG22)는 로우신호를 출력버퍼(10)의 풀업 트랜지스터(PM)의 게이트로 인가하여 턴온시키고, 또한 제 2 구동수단(22)의 낸드게이트(NAG22)는 로우신호를 출력버퍼(10)의 풀다운 트랜지스터(NM)의 게이트로 인가하여 턴오프시킨다. 반대로, 제 1 구동수단(21)의 노아게이트(NOG22)는 하이신호를 출력버퍼(10)의 풀업 트랜지스터(PM)의 게이트로 인가하여 턴오프시키고, 또한 제 2 구동수단(22)의 낸드게이트(NAG22)는 하이신호를 출력버퍼(10)의 풀다운 트랜지스터(NM)의 게이트로 인가하여 턴온시킨다.
본 발명의 반도체 메모리 소자의 출력버퍼의 프리셋 동작을 다음에 설명한다.
하이상태의 출력 인에이블 신호(OE) 및 하이상태의 프리셋 신호(PS)가 각각 인가되고, 또한 출력버퍼(10)의 출력단의 로우신호가 프리셋 제어부(30)로 인가되면, 제 1 프리셋 제어수단(31)의 노아게이트(NOG31)는 로우신호를 노아게이트(NOG22)를 통해 출력버퍼(10)의 풀업 트랜지스터(PM)의 게이트로 인가하여 턴온시키고, 제 2 프리셋 제어수단(32)의 낸드게이트(NAG32)는 로우신호를 낸드게이트(NAG22)를 통해 출력버퍼(10)의 풀다운 트랜지스터(NM)의 게이트로 인가하여 턴오프시키므로써, 출력버퍼(10)의 출력단을 하이상태로 프리셋 시킨다.
반대로, 하이상태의 출력 인에이블 신호(OE) 및 하이상태의 프리셋 신호(PS)가 각각 인가되고, 또한 출력버퍼(10)의 출력단의 하이신호가 프리셋 제어부(30)로 인가되면, 제 1 프리셋 제어수단(31)의 노아게이트(NOG31)는 하이신호를 노아게이트(NOG22)를 통해 출력버퍼(10)의 풀업 트랜지스터(PM)의 게이트로 인가하여 턴오프시키고, 제 2 프리셋 제어수단(32)의 낸드게이트(NAG32)는 하이신호를 낸드게이트(NAG22)를 통해 출력버퍼(10)의 풀다운 트랜지스터(NM)의 게이트로 인가하여 턴온시키므로써, 출력버퍼(10)의 출력단을 로우상태로 프리셋 시킨다.
따라서, 본 발명의 출력버퍼는, 새로운 리드 동작이 시작될 때, 상기 프리셋 동작이 수행되는 동안에 데이터를 출력하므로써, 프리셋을 수행하기 위한 별도의 시간이 필요하지 않고, 또한 최저 출력전압에서 최대 출력전압까지의 스윙 시간 및 최대 출력전압에서 최저 출력전압까지의 스윙 시간을 단축시키므로써, 데이터 출력시간을 단축시킬 수 있다.
도 3A 및 도 3B를 참조하여 본 발명의 실시예에 따른 출력버퍼의 동작을 구체적으로 설명한다.
도 3A를 참조하면, (a)는 반도체 메모리 소자의 어드레스 신호의 전이상태를 나타내는 특성도, (b)는 반도체 메모리 소자의 프리셋 신호(PS)의 특성을 도시한 특성도, (c)는 반전 데이터 신호(/DATA)를 나타내는 특성도, (d)는 제 1 프리셋 제어수단(31)의 출력신호를 나타내는 특성도, (e)는 제 2 프리셋 제어수단(32)의 출력신호를 나타내는 특성도, (f)는 출력버퍼(10)의 출력신호를 나타내는 특성도이다.
(a)의 어드레스 신호가 로우에서 하이로 전이하여 새로운 리드 동작이 시작될 때, (b)의 프리셋 신호(PS) 펄스가 하이상태로 되면, (c)의 반전 데이터 신호(/DATA)는 (b)의 상기 하이구간에서 하이상태에서 로우상태로 전이된다. 이때, 제 1 프리셋 제어수단(31)은 (b)의 상기 하이구간 동안에 (d)의 하이신호를 출력하고, 제 2 프리셋 제어수단(32)은 (a)의 하이구간 동안에 (e)의 하이신호를 출력한다.
따라서, 출력버퍼(10)의 출력단은 (a)의 어드레스 신호가 로우에서 하이로 전이되는 구간부터 어드레스 신호가 하이에서 로우로 전이될 때 까지 (f)의 하이상태가 유지된다.
또한, (a)의 어드레스 신호가 하이에서 로우로 전이될 때, (b)의 프리셋 신호(PS)는 하이가 되고, (c)의 반전 데이터 신호(/DATA)는 로우에서 하이로 전이되어 (a)의 어드레스 신호가 전이될 때 까지 하이상태를 유지한다. 이때, 제 2 프리셋 제어수단(32)은 (b)의 하이구간에서 (e)의 로우신호를 출력한다.
도 3B에서, (g)는 어드레스 신호의 특성도이고, (h)는 출력버퍼(10)의 출력단이며, 어드레스 신호와 출력버퍼(10)의 출력단의 전압의 특성을 비교한 것이다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명이 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능함이 본 발명이 속하는 기술분야에서 통상의 지식을 가진자에게 있어 명백할 것이다.
이상에서 설명한 바와 같이 본 발명의 반도체 메모리 소자의 출력버퍼는, 새로운 리드 동작이 시작될 때, 프리셋 동작이 수행되는 동안에 데이터를 출력하므로써, 프리셋을 수행하기 위한 별도의 시간이 필요하지 않고, 또한 최저 출력전압에서 최대 출력전압까지의 스윙 시간 및 최대 출력전압에서 최저 출력전압까지의 스윙 시간을 단축시키므로써, 데이터 출력시간을 단축시킬 수 있는 효과를 제공한다.

Claims (9)

  1. 전원전압과 접지사이에 직렬연결된 풀업 트랜지스터와 풀다운 트랜지스터를 구비한 출력드라이버;
    외부로부터 인가되는 출력 인에이블 신호, 반전 데이터 신호 및 프리셋 신호들을 각각 입력하여 상기 출력드라이버를 구동하기 위한 구동부; 및
    외부로부터 인가되는 출력 인에이블 신호, 프리셋 신호 및 출력단의 출력신호를 입력하여 상기 출력단을 하이 또는 로우상태로 프리셋시키기 위한 프리셋 제어부를 포함하는 것을 특징으로 하는 반도체 메모리 소자의 출력버퍼.
  2. 제 1 항에 있어서, 상기 구동부는
    상기 출력 인에이블 신호, 상기 반전 데이터 신호 및 상기 프리셋 신호를 입력하여 상기 풀업 트랜지스터를 구동하기 위한 제 1 구동수단; 및
    상기 출력 인에이블 신호, 상기 반전 데이터 신호 및 상기 프리셋 신호를 입력하여 상기 풀다운 트랜지스터를 구동하기 위한 제 2 구동수단을 포함하는 것을 특징으로 하는 반도체 메모리 소자의 출력버퍼.
  3. 제 2 항에 있어서, 상기 제 1 구동수단은
    상기 출력 인에이블 신호를 반전시키기 위한 인버터;
    상기 인버터로부터 출력된 반전 출력 인에이블 신호, 반전 데이터 신호 및 상기 프리셋 신호를 입력하여 논리노아하기 위한 제 1 노아게이트; 및
    상기 제 1 노아게이트의 출력신호 및 프리셋 제어부의 노아게이트의 출력신호를 입력하여 논리노아하기 위한 제 2 노아게이트를 포함하는 것을 특징으로 하는 반도체 메모리 소자의 출력버퍼.
  4. 제 2 항에 있어서, 상기 제 2 구동수단은
    상기 프리셋 신호를 반전시키기 위한 인버터;
    상기 인버터로부터 출력된 반전 프리셋 신호, 상기 반전 데이터 신호 및 상기 출력 인에이블 신호를 입력하여 논리낸드하기 위한 제 1 낸드게이트; 및
    상기 제 1 낸드게이트의 출력신호 및 프리셋 제어부의 낸드게이트의 출력신호를 입력하여 논리낸드하기 위한 제 2 낸드게이트를 포함하는 것을 특징으로 하는 반도체 메모리 소자의 출력버퍼.
  5. 제 1 항에 있어서, 상기 프리셋 제어부는
    상기 출력버퍼의 출력단으로부터 입력된 출력신호에 의해 상기 출력버퍼의 출력단을 하이상태로 프리셋시키기 위한 제 1 프리셋 제어수단; 및
    상기 출력버퍼의 출력단으로부터 입력된 출력신호에 의해 상기 출력버퍼의 출력단을 로우상태로 프리셋시키기 위한 제 2 프리셋 제어수단을 구비하는 것을 특징으로 하는 반도체 메모리 소자의 출력버퍼.
  6. 제 5 항에 있어서, 상기 제 1 프리셋 제어수단은
    외부로부터 출력 인에이블 신호 및 프리셋 신호를 각각 입력하여 논리낸드하기 위한 낸드게이트; 및
    상기 낸드게이트의 출력신호와 상기 출력버퍼의 출력단의 전압을 입력하여 논리노아하기 위한 노아게이트를 포함하는 것을 특징으로 하는 반도체 메모리 소자의 출력버퍼.
  7. 제 6 항에 있어서,
    상기 노아게이트의 로직 문턱전압은 기준 프리셋 전압보다 다소 낮은 것을 특징으로 하는 반도체 메모리 소자의 출려버퍼.
  8. 제 5 항에 있어서, 상기 제 2 프리셋 제어수단은
    외부로부터 출력 인에이블 신호 및 프리셋 신호를 각각 입력하여 논리낸드하기 위한 제 1 낸드게이트;
    상기 제 1 낸드게이트의 출력신호를 반전시키기 위한 인버터; 및
    상기 인버터의 출력신호와 상기 출력버퍼의 출력단의 전압을 입력하여 논리낸드하기 위한 제 2 낸드게이트를 포함하는 것을 특징으로 하는 반도체 메모리 소자의 출력버퍼.
  9. 제 8 항에 있어서,
    상기 제 2 낸드게이트의 로직 문턱전압은 기준 프리셋 전압보다 다소 높은 것을 특징으로 하는 반도체 메모리 소자의 출력버퍼.
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