KR960006911B1

KR960006911B1 - 데이타 출력버퍼

Info

Publication number: KR960006911B1
Application number: KR1019920027075A
Authority: KR
Inventors: 한광마; 문대영
Original assignee: 현대전자산업주식회사; 김주용
Priority date: 1992-12-31
Filing date: 1992-12-31
Publication date: 1996-05-25
Also published as: JPH06318860A; KR940017201A; US5617043A; JP2868990B2

Abstract

내용 없음.

Description

데이타 출력버퍼

제 1 도는 종래의 CMOS형 데이타 출력버퍼의 회로도.

제 2 도는 제 1 도에 도시된 회로의 각 부분의 출력파형도.

제 3 도는 종래의 다른 NMOS형 데이타 출력버퍼의 회로도.

제 4 도는 제 3 도에 도시된 각 부분의 출력파형도.

제 5 도는 본 발명의 제 1 실시예의 따른 데이타 출력버퍼의 회로도.

제 6 도는 본 발명의 제 2 실시예에 따른 데이타 출력버퍼의 회로도.

제 7 도는 제 5 도 및 제 6 도에 도시된 회로의 각 부분의 출력파형도

제 8 도는 본 발명의 제 3 실시예에 따른 데이타 출력버퍼의 회로도.

제 9 도는 본 발명의 제 4 실시예에 따른 데이타 출력버퍼의 회로도.

제10도는 제 8 도 및 제 9 도에 도시된 회로의 각 부분에 대한 출력파형도.

제11도는 종래의 데이타 출력버퍼 및 본 발명의 실시예에 따른 데이타 출력버퍼의 출력데이타신호를 대비하기 위한 파형도.

* 도면의 주요부분에 대한 부호의 설명

30,32,46,50,74,76 : 인버터 34,48 : NAND 게이트

36,60,62,72 : NOR 게이트 38,64 : 풀-업용 PMOS 트랜지스터

40,66 : 풀-다운용 NMOS 트랜지스터

42,52,68,78 : PMOS 트랜지스터 44,54,70,80 : NMOS 트랜지스터

본 발명은 반도체 메모리장치에 있어서, 메모리 셀로부터의 판독된 데이타를 외부의 논리회로쪽으로 전송하기 위한 데이타 출력버퍼에 관한 것으로, 특히 출력데이타의 전이속도를 향상시켜 반도체 메모리장치의 판독속도를 향상시킬 수 있는 데이타 출력버퍼에 관한 것이다.

상기 반도체 메모리장치에 포함된 통상의 데이타 출력버퍼는 메모리 셀로부터의 판독된 진위 및 보수의 데이타신호를 3개의 논리값을 갖는 출력데이타신호의 형태로 변환한다. 그리고 종래의 데이타 출력버퍼는 변환된 데이타신호를 출력단자를 경유하여 외부의 논리회로쪽으로 전송한다. 종래와 데이타 출력버퍼에 의하여 발생되는 상기 출력데이타신호는 상기 진위의 데이타신호가 특정 논리를 가질 경우에 소정전압레벨의 하이논리를 갖고, 반대로 상기 보수데이타신호가 특정 논리를 갖을 경우에는 기저전위(Vss)의 로우논리를 갖는다. 그리고 상기 데이타 출력버퍼의 출력데이타신호는, 상기 진위 및 보수데이타신호가 모두 기저논리를 갖을 경우, 하이임피던스의 기준논리를 갖는다.

그러나, 종래의 데이타 출력버퍼는 출력단자에 접속되는 외부의 논리회로의 입력임피던스와, 출력단자 및 외부의 논리회로 사이에 접속된 전송선로이 임피던스등으로 인하여 하이임피던스를 유지할 수 없다.

그러고 상기 하이논리상태의 기준논리는, 상기 전송선로의 임피던스 및 외부의 논리회로의 입력임피던스로 인하여, 기저전위의 로우논리로부터 점진적으로 증가하는 전압레벨 또는 소정전압의 하이논리로부터 점진적으로 감소하는 전압레벨을 갖게 된다. 이로 인하여, 종래의 데이타 출력버퍼의 출력데이타로 하여금 큰 전이전압폭 및 긴 전이기간을 갖도록 하고, 그리고 반도체 메모리장치의 데이타 판독속도를 강소시킨다. 상 술한 종래의 데이타 출력버퍼의 문제점을 첨부한 도면을 참조하여 설명하기로 한다.

제 1 도는 종래의 CMOS형 데이타 출력버퍼를 도시한 회로도로서, 제 1 입력라인(11)으로부터의 진위데이타신호(DO)를 반전시키기 위한 제 1 인버터(10)와, 제어라인(15)으로부터의 데이타 출력버퍼 인에이블신호 (/OE)를 반전시키기 위한 제 2 인버터(12)와, 그리고 상기 제1 및 제 2 인버터(10,12)으로부터의 반전된 진위 데이타신호 및 반전된 데이타 출력버퍼 인에이블신호를 입력하는 NAND 게이트(14)를 구비한다. 상기 NAND 게이트(14)는 상기 반전된 진위적 데이타 및 상기 반전된 데이타 출력버퍼 인에이블신호를 부논리곱 연산하고 부논리곱 연산된 신호를 풀-업(Pull-Up)용 PMOS 트랜지스터(18)의 게이트에 인가한다. 상기 부논리곱 연산된 논리신호는 상기 반전된 데이타신호 및 반전된 데이타 출력버퍼 인에이블신호가 모두 하이논리를 가질 경우에 로우논리를 갖는다. 상기 풀-업용 PMOS 트랜지스터(18)은 상기 NAND 게이트(14)로부터의 논리신호의 논리값에 따라 제 1 전원(Vcc)으로부터 출력라인(17)쪽으로 인가될 제 1 전원전압 (Vcc)의 전류통로를 개폐한다.

그리고 종래의 데이타 출력버퍼는 제 2 입력라인(13)으로부터의 보수데이타신호 및 상기 제어라인(15)으로부터의 상기 데이타 출력버퍼 인에이블신호를 입력하는 NOR 게이트(16)와, 상기 출력라인(17) 및 제 2 전원(Vss)의 사이에 접속된 풀-다운용 NMOS 트랜지스터(20)을 추가로 구비한다. 상기 NOR 게이트(16)는 상기 보수데이타신호 및 데이타 출력버퍼 인에이블신호를 부논리합 연산하고, 부논리합 연산된 논리신호를 상기 풀-다운(Pull-DOwn)용 NMOS 트랜지스터(20)의 게아트에 공급한다. 상기 NOR 게이트(16)에서 발생된 상기 논리신호는 상기 보수데이타신호 및 데이타 출력버퍼 인에이블신호가 모두 로우논리를 가질 경우에 하이논리를 갖는다. 상기 풀-다운용 NMOS 트랜지스터(20)는 상기 NOR 게이트(16)로부터의 논리신호의 논리값에 따라 상기 제 2 전원(Vss)로부터 상기 출력라인(17)쪽으로 전송될 제 2 전원전압(Vss)의 전류통로를 개폐한다.

상기 출력라인(17)에 발생되는 출력데이타신호는 상기 풀-업용 PMOS 트랜지스터(18)가 턴-온(Turn-On)되는 동안 상기 풀-업용 PMOS 트랜지스터(18)를 경유하여 공급되는 제 1 전원전압(Vcc)을 유지한다.

반대로, 상기 풀-다운용 NMOS 트랜지스터(20)가 턴-온되는 기간에 상기 출력라인(17)은 상기 풀-다운용 NMOS 트랜지스터(20)를 경유하여 인가되는 제 2 전원전압(Vss)을 갖는다. 그리고 상기 양 MOS 트랜지스터(18,20)가 모두 턴-오프(Turn-Off)되는 기간에 상기 출력라인(17)에 발생되는 출력데이타신호는 상기 제 1 전원전압(Vcc)으로부터 점진적으로 감소되는 전압 또는 상기 제 2 전원전압(Vss)으로부터 점진적으로 증가되는 전압을 갖는다. 상기 양 NOS 트랜지스터(18,20)의 턴-오프시, 상기 출력데이타신호가 제 1 전원전압(Vcc)으로부터 점진적으로 감소되는 전압 및 제 2 전원전압(Vss)으로부터 점진적으로 증가되는 전압을 갖는 이유는 상기 출력라인(17)에 접속되는 외부의 논리회로의 용량성 및 저항성 입력임피던스에 기인한다.

제 2도는 제 1 도에 도시된 종래의 CMOS형 데이타 출력버퍼의 신호파형도로서, 제 1 도의 풀-업용 PMOS 트랜지스터 및 풀-다운용 NMOS 트랜지스터의 게이트로 각각 입력되는 제 2 도의 a와 b 파형의 신호가 동시에 로직로우 구간인 T1∼T2, T5~T6 구간이 '하이' 데이타를 리드하는 구간이며, 상기 a와 b 파형의 신호가 동시에 로직하이인 구간인 T3~T4 구간이 '로우' 데이타를 리드하는 구간이고, a와 b 파형의 신호가 로직하이, 로직로우 구간인 T0~1, T2~T3, T4~T5, T6~T7 구간이 하이-Z 구간이다.

제 3 도에는 제 1 도에 도시된 풀-업용 PMOS 트랜지스터(18) 대신에 풀-업용 NMOS 트랜지스터(24)를 구비하고, NAND 게이트(14) 및 2개의 인버터(10,12) 대신에 NOR 게이트(22)를 구비한 종래의 다른 NMOS형 데이타 출력버퍼가 도시되어 있다. 상기 NOR 게이트(22)는 제 1 입력라인(11)으로부터의 진위데이타(DO) 및 제어라인(15)으로부터의 데이타 출력버퍼 인에이블신호(/DO)가 모두 로우논리를 가질 경우에 하이논리를 갖는 논리신호를 발생한다. 상기 풀-업용 NMOS 트랜지스터(24)는, 상기 NOR 게이트(22)로 부터의 논리신호가 하이논리를 유지하는 동안, 상기 제 1전원(Vcc)으로부터의 제 1전원전압(Vcc)이 상기 출력라인(17)에 공급되도록 한다.

그리고 상기 NOR 게이트(16)는 제 2 입력라인(13)으로부터의 보수데이타(/DO) 및 상기 제어라인(15)으로부터의 데이타 출력버퍼 인에이블신호(/0E)가 모두 로우논리을 가질 때에 하이논리의 논리신호를 발생한다. 그러면, 풀-다운용 NMOS 트랜지스터(20)은 상기 NOR 게이트(16)로부터의 하이논리의 논리신호에 의하여 상기 제 2 전원(Vss)으로부터의 제 2 전원전압(Vss)이 상기 출력라인(17)쪽으로 전송되도록 한다.

상기 출력라인(17)에 발생되는 출력데이타신호는 상기 풀-업용 NMOS 트랜지스터(24)가 턴-온되는 동안 상기 풀-업용 NMOS 트랜지스터(24)를 경유하여 공급되는 제 1 전원전압(Vcc)을 유지한다. 반대로, 상기 풀-다운용 NM0S 트랜지스터(20)가 턴-온되는 기간에 상기 출력라인(17)은 상기 풀-다운용 NM0S 트랜지스터(20)을 경유하여 인가되는 제 2 전원전압(Vss)을 갖는다. 그러고 상기 양 MOS 트랜지스터(20, 24)가 모두 턴-오프되는 기간에 상기 출력라인(17)에서 발생되는 출력데이타신호는 상기 제 1 전원전압 (Vcc)로부터 점진적으로 감소되는 전압, 또는 상기 제 2 전원전압(Vss)으로부터 점진적으로 증가되는 전압을 갖는다. 상기 양 MOS 트랜지스터(20,24)의 턴-오프시, 상기 출력데이타신호가 제 1 전원전압(Vcc)으로 부터 점진적으로 감소되는 전압 및 제 2 전원전압(Vss)으로부터 점진적으로 증가되는 전압을 갖는 이유는 상기 출력라인(17)에 접속되는 외부의 논리회로의 용량성 및 저항성 입력임피던스에 기인한다.

제 4 도는 제 3 도에 도시된 종래의 NMOS형 데이타 출력버퍼의 신호파형도로서, 제 3 도의 풀-업용 및 풀-다운용 NMOS 트랜지스터(24,20)의 게이트로 인가되는 제 4 도의 a와 b 파형의 신호가 각각 로직 하이, 로직로우 구간인 T1~T2,T5∼T6 구간이 '하이' 데이타를 리드하는 구간이며, 상기 a와 b 파형의 신호가 각각 로직로우, 로직하이 구간인 T3~T4 구간이 '로우' 데이타를 리드하는 구간이고, a와 b 파형의 신호가 동시에 로직로우 구간인 T0∼T1 ,T2~T3, T4∼T5, T6~T7 구간이 하이-Z 구간이다.

이상 제 1 도 내지 제 4 도에서 설명한 바와 같이, 종래 기술의 데이타 출력버퍼는 하이-Z 상태가 되면 출력핀(out)이 플로팅상태가 되기 때문에 출력핀(out)의 로드상태에 따라 달라질 수는 있지만, 하이-Z 전압 레벨로 내려오거나 올라가는데 제 2 도 내지 제 4 도에 도시된 c 파형에서와 같이 상당한 시간지연이 존재 함을 알 수 있다. 이는 데이타 출력버퍼로부터 출력되는 출력데이타신호의 전이속도를 감소시켜 반도체 메모리장치가 리드데이타를 판독하는데에 그만큼의 시간지연을 초래하게 되어 동작속도를 저하시키는 문제점을 가져온다.

따라서 본 발명의 목적은 반도체 메모리장치의 데이타 판독속도를 향상할 수 있도록 출력데이타신호를 빠르게 전이시킬 수 있는 데이타 출력버퍼를 제공함에 있다.

상기 목적을 달성하기 위하여, 본 발명의 데이타 출력버퍼는 진위데이타를 입력하기 위한 제 1 입력수단과, 보수데이타를 입력하기 위한 제 2 입력수단과, 제 1 전원 및 출력라인의 사이에 접속되어 상기 제 1 입력수단으로부터의 상기 진위데이타에 의하여 구동되는 제어용 풀-업 임피던스수단과, 제 2 전원 및 상기 출력라인의 사이에 접속되어 상기 제 2 입력수단으로부터의 상기 보수데이타에 의하여 구동되는 제거용 풀-다운 임피던스수단과, 상기 출력라인에 기준논리의 전압을 공급하기 위한 기준논리전압발생수단과, 상기 제 1 입력수단으로부터의 상기 진위데이타 및 제 2 입력수단으로부터의 상기 보수데이타에 의하여 상기 기준논리전압발생수단을 상기 제어용 풀-업 임피던스수단 및 상기 제어용 풀-다운 임피던스수단과 보완적으로 구동하기 제어수단을 구비한 것을 특징으로 한다.

이하, 본 발명의 실시예를 첨부한 도면을 참조하여 상세히 설명하기로 한다.

제 5 도를 참조하면, 제 1 입력라인(31)으로부터의 진위데이타신호(DO)를 입력하기 위한 제 1 인버터(30)와, 제 1 제어라인(35)으로부터의 데이타 출력버퍼 인에이블신호(/OE)를 입력하기 위한 제 2 인버터(32)와, 그리고 제 1 전원(Vcc) 및 출력라인(39)의 사이에 접속된 풀-업용 PMOS 트랜지스터(38)를 구비한 본 발명의 일 실시예에 따른 데이타 출력버퍼가 설명되어 있다. 상기 제 1 인버터(30)는 상기 진위데이타신호(DO)를 반전시키고, 반전된 진위데이타신호(DO)를 제1 NAND 게이트(34)에 공급한다. 상기 제1 NAND 게이트 (34)에 공급한다. 상기 제1 NAND 게이트(34)는 상기 제 1인버터(30)으로부터의 상기 반전된 진위데이타 신호(DO)와 상기 제 2 인버터(32)로부터의 반전된 데이타 출력버퍼 인에이블신호(/OE)를 NAND 연산하고 NAND 연산된 논리신호를 상기 풀-업용 PMOS 트랜지스터(38)의 게이트에 인가한다. 상기 풀-업용PMOS 트랜지스터(38)는, 상기 제1 NAND 게이트(34)로부터의 논리신호가 로우논리를 가질 경우 턴-온 된다. 그리고 상기 풀-업용 PMOS 트랜지스터(38)는 상기 제 1 전원(Vcc)으로부터의 제 1 전원전압(Vcc)을 상기 출력라인(39)쪽으로 전송한다. 상기 제1 NAND 게이트(34)에서 발생되는 논리신호는 상기 반전된진위데이타신호 및 상기 반전된 데이타 출력버퍼 인에이블신호가 모두 하이논리를 가질 경우(즉, "1"의 논리값을 갖는 데이타가 입력되는 경우)에 로우논리를 갖는다. 반대로, 상기 반전된 진위데이타신호 및/또는 반전된 데이타 출력버퍼 인에이블신호가 로우논리를 가질 경우, 상기 제1 NAND 게이트(34)에서 발생되는 논리신호는 하이논리를 갖는다.

본 발명의 제 1 실시예에 따른 데이타 출력버퍼는 또한 제 2 입력라인(33)으로부터의 보수데이타신호(/DO)를 입력하는 NOR 게이트(36)와, 제 2 전원(Vss) 및 상기 출력라인(37)의 사이에 접속된 풀-다운용 NMOS 트랜지스터(40)를 추가로 구비한다. 상기 NOR 게이트(36)는 상기 제 1 입력라인(33)으로부터의 보수데이타신호(/DO) 및 상기 제 1 제어라인(35)으로부터의 데이타 출력버퍼 인에이블신호(/OE)를 NOR 연산하고, 상기 NOR 연산된 논리신호를 상기 풀-다운용 NMOS 트랜지스터(40)의 게이트에 공급한다. 상기 풀-다운용 NMOS 트랜지스터(40)는, 상기 NOR 게이트(36)로부터의 논리신호가 하이논리를 가질 경우, 턴-온된다. 그리고 상기 풀-다운용 NMOS 트랜지스터(40)는 상기 제 2 전원(Vss)으로부터의 제 2 전원전압(Vss)을 상기 출력라인(39)쪽으로 전송한다. 상기 NOR 게이트(36)에서 발생되는 논리신호는 상기 보수데이타신호 및 상기 데이타 출력버퍼 인에이블신호가 모두 로우논리를 가질 경우("0"의 논리값을 갖는 데이타가 입력되는 경우)에 하이논리를 갖는다. 반대로, 상기 보수데이타신호 및/또는 상기 데이타 출력버퍼 인에이불신호가 하이논리를 가질 경우, 상기 NOR 게이트(36)에서 발생되는 논리신호는 로우논리를 갖는다.

또한, 본 발명의 제 1 실시예에 따른 데이타 출력버퍼는 상기 출력라인(39)에 기준논리전압을 공급하기 위한 기준논리전압발생부(56)와, 상기 기준논리전압발생부(56)를 제어하기 위한 제어부(58)를 구비한다. 상기 제어부(58)는 상기 NOR 게이트(36)로부터의 논리신호를 반전시키기 위한 제 3 인버터(46)와, 제 2 제어라인(37)으로부터 기록인에이블신호(/WE)를 입력하는 제2 NAND 게이트(48)를 구비한다. 상기 제2 NAND 게이트(48)는 상기 제3 인버터(46) 및 상기 제1 NAND 게이트(34)로부터의 논리신호들과 상기 제2 제어라인(37)로부터의 기록인에이블신호(/WE)를 NAND 연산하여 상기 기준논리전압발생부(56)을 제어하기 위한 제 1 제어신호를 발생한다. 그리고 상기 제2 NAND 게이트(48)는 상기 제 1제어신호를 제 4 인버터(50) 및 상기 기준논리전압발생부(56)에 인가한다. 상기 제 4 인버터(50)는 상기 제2 NAND 게이트(48)로부터의 제 1 제어신호를 반전시키고 반전된 제 1 제어신호를 상기 기준논리전압발생부(56)에 공급한다. 상기 제 1 제어신호는 상기 제 3 인버터(46)의 출력논리신호, 상기 제1 NAND 게이트(34)의 출력논리신호 및 상기 기록 인에이블신호(/WE)가 모두 하이논리를 가질 경우(즉, 판독모드이고 제 1 및 제 2 입력라인(31,33)에 "0" 및 "1"의 논리값의 데이타가 입력되지 않을 경우)에 로우논리를 갖는다. 반대로, 상기 제1 NAND 게이트(34) 의 출력논리신호, 상기 제 3 인버터(46)의 출력논리신호, 및/또는 상기 판독인에이블신호(/WE)가 로우논리를 가질 경우(즉, 기록모드이거나 또는 상기 제1 및 제 2 입력라인(31,33)에 "0" 또는 "1"의 논리값을 갖는 데이타신호가 입력된 경우), 상기 제 1 제어신호는 하이논리를 갖는다. 그리고 상기 제 2 제어신호는 상기 제 1 제어신호와 상반된 논리를 갖는다. 또한, 상기 기록인에이블신호(/WE)는 반도체 메모리장치가 기록모드에 있을 경우에 로우논리를 갖는다.

그리고 상기 기준논리전압발생부(56)는 상기 제 1 전원(Vcc) 및 상기 출력라인(39)의 사이에 접속된 PMOS 트랜지스터(42)와, 상기 출력라인(39) 및 제 2 전원(Vss)의 사이에 접속된 NMOS 트랜지스터(44)를 구비한다. 상기 PMOS 트랜지스터(42)는 상기 제2 NAND 게이트(48)로부터의 로우논리의 제 1 제어신호에 의하여 턴-온된다. 그리고 상기 NM0S 트랜지스터(44)는 상기 제 4 인버터(50)으로부터의 하이논리의 제 2 제어신호에 의하여 상기 PMOS 트랜지스터(42)과 함께 턴-온된다. 결국, 상기 PMOS 트랜지스터(42) 및 상기 NMOS 트랜지스터(44)는, 판독모드에서 상기 제1 및 제 2 입력라인(31,33)에 "0" 및 "1"의 데이타신호가 입력되지 않는 동안 제 1 전원전압(Vcc)를 분압하고, 분압된 전압(Vd)을 기준논리전압으로서 상기 출력라인(39)에 공급한다. 상기 PMOS 트랜지스터(42) 및 상기 NMOS 트랜지스터(44)에 의하여 분압된 전압(Vd)은 다음의 식(1)에 의하여 결정된다.

Vd=R44· Vcc/(R42+R44)……………………………………………………(1)

상기 식(1)에 있어서, R42는 PMOS 트랜지스터(42)의 저항값이고, 상기 R44는 상기 NMOS 트랜지스터(44)의 저항값이다. 그러고 상기 PMOS 트랜지스터(42)와 NMOS 트랜지스터(44)는 상기 분압된 전압(Vd)이 Vcc/2의 전압레벨을 갖도록 동일한 채널폭을 갖는다.

상기 출력라인(39)에 발생되는 출력데이타신호는 상기 제1 및 제 2 입력라인(31,33)에 "0" 및 "1"의 논리값의 데이타가 입력되지 않았을 경우에 상기 분압된 전압(Vd)을 유지한다. 그리고 상기 제1 및 제 2 입력라인(31,33)에 "1"의 논리값을 갖는 데이타가 입력되는 경우, 상기 출력데이타신호는 제 1 전원전압(Vcc)을 갖는다. 또한, 상기 출력데이타신호는, 상기 제1 및 제 2 입력라인(31.33)에 "0"의 논리값을 갖는 데이타가 입력될 경우, 제 2 전원전압(Vss)를 갖는다.

제 6 도에 도시된 본 발명의 제 2 실시예에 따른 데이타 출력버퍼는 기준논리전압발생부(56)가 제I NAND 게이트(34)의 출력단자 및 NOR 게이트(36)의 출력단자의 사이에 접속된 것을 제외하고는 제 5 도에 도시된 데이타 출력버퍼와 동일한 구성 및 회로소자를 구비한다. 상기 기준논리전압발생부(56)는 상기 제1 NAND 게이트(34)의 출력단자 및 상기 출력라인(39)의 사이에 접속된 PMOS 트랜지스터(52)와, 상기 출력라인(39) 및 상기 NOR 게이트(36)의 출력단자의 사이에 접속된 NMOS 트랜지스터(54)를 구비한다. 상기 PMOS 트랜지스터(52)는 상기 제2 NAND 게이트(48)로부터의 로우논리의 제 1 제어신호에 의하여 턴-온된다. 그리고 상기 NMOS 트랜지스터(54)는 상기 제 4 인버터(50)로부터의 하이논리의 제 2 제어신호에 의하여 상기 PMOS 트랜지스터(52)와 동시에 턴-온된다.

결국, 상기 PMOS 트랜지스터(52) 및 NMOS 트랜지스터(54)는 상기 제 1 NAND 게이트(34)로부터의 하이논리의 전압(Vh) 및 상기 NOR 게이트(36)로부터의 로우논리의 전압(VI)간의 전압차를 분압하고 분압된 전압(Vdc)을 상기 출력단자(39)쪽으로 전송한다. 상기 분압된 전압(Vdc)은 다음의 식(2)에 의하여 Vcc/2의 전압레벨을 갖도록 결정된다.

Vdc =R54· (Vh-Vl) /(R52+R54)……………………………………(2)

상기 식(2)에 있어서, R52 및 R54는 상기 PMOS 및 NMOS 트랜지스터(52,54)의 저항값이다. 그리고 상기 PMOS 및 NMOS 트랜지스터(52,54)의 채널폭은 상기 분압된 전압(Vdc)이 Vcc/2의 전압레벨을 갖도록 적절하게 설정된다.

제 7 도는 제 5 도와 제 6 도의 데이타 출력버퍼가 하이데이타나 로우데이타를 리드하는 상태와 하이-Z 상태일때의 각 신호들의 파형을 도시한 것으로, a 파형의 신호는 제 5 도의 PMOS 트랜지스터(38)와 제 6 도 의 PMOS 트랜지스터(38)의 게이트로 인가되는 신호이고, b 파형의 신호는 제 5 도의 NMOS 트랜지스터 (40)와 제 6 도의 NMOS 트랜지스터(40)의 게이트로 인가되는 신호이다. 그리고, c 파형의 신호는 제 5 도의 PMOS 트랜지스터(42)와 제 6 도의 PMOS 트랜지스터(52)의 게이트로 인가되는 신호이며, d 파형의 신호는 제5 도의 NMOS 트랜지스터(44)와 제 6 도의 NMOS 트랜지스터(54)의 게이트로 인가되는 신호이다. 하이-Z 상태일 때는 a 파형의 신호의 로직하이, b 파형의 신호는 로직로우, c 파형의 신호는 로직로우, d 파형의 신호는 로직하이상태가 되어 출력핀(out)으로 출력되는 신호e가 종래 기술에 비해 빨리 중간레벨을 찾아가는 것을 알 수 있다.

제 8 도를 참조하면, 제 1 입력라인(61) 및 제 1 제어라인(65)로부터의 진위데이타신호(DO) 및 데이타 출력출력버퍼 인에이블신호(/OE)를 입력하는 제1 NOR 게이트(60)와, 그리고 제 1 전원(Vcc) 및 출력라인(69)의 사이에 접속된 풀-업용 NMOS 트랜지스터(64)를 구비한 본 발명의 제 3 의 실시예에 따른 데이타 출력버퍼가 도시되어 있다. 상기 제1 NOR 게이트(60)는 상기 진위데이타신호(DO) 및 데이타 출력버퍼 인에이블신호(/OE)를 NOR 연산하고 상기 NOR 연산된 논리신호를 상기 풀-업용 NMOS 트랜지스터(64)의 게이트에 공급한다. 상기 제1 NOR 게이트(60)에서 발생되는 논리신호는 상기 진위데이타신호(DO) 및 데이타 출력버퍼 인에이블신호(/OE)가 모두 로우논리를 가질 경우(즉, 제1 및 제 2 입력라인(61,63)에 "1"의 논리값을 갖는 데이타 입력될 때)에 하이논리를 갖는다. 그리고 상기 진위데이타신호(DO) 및/또는 상기 데이타 출력버퍼 인에이블신호(/OE)가 로우논리를 가질 경우(기록모드 또는 상기 제1 및 제 2 입력라인(61,63)에 "0"의 논리값을 갖는 데이타가 입력된 경우), 상기 제1 NOR 게이트(60)에서 발생되는 논리신호는 로우논리를 갖는다. 상기 풀-업용 NMOS 트랜지스터(64)는 상기 제1 NOR 게이트(60)로부터의 하이논리의 논리신호에 의하여 턴-온된다. 그리고 상기 풀-업용 NMOS 트랜지스터(64)는 제 1 전원(Vcc)으로부터의 제 1 전원전압(Vcc)을 상기 출력라인(69)쪽으로 공급한다.

상기 제 3 실시예에 따른 데이타 출력버퍼는 또한 제 2 입력라인(63) 및 제 1 제어라인(65)로부터의 보수데이타신호(/DO) 및 데이타 출력버퍼 인에이블신호(/OE)를 입력하는 제2 NOR 게이트(62)와, 그리고 상기출력라인(69) 및 제 2 전원(Vss)의 사이에 접속된 풀-다운용 NMOS 트랜지스터(66)를 구비한다. 상기 제2 NOR 게이트(62)는 상기 보수데이타신호(/DO) 및 데이타 출력버퍼 인에이블신호(/OE)를 NOR 연산하고 상기 NOR 연산된 논리신호를 상기 풀-다운용 NMOS 트랜지스터(66)의 게이트에 공급한다. 상기 제2 NOR 게이트(62)에서 발생되는 논리신호는 상기 보수데이타신호(/DO) 및 데이타 출력버퍼 인에이블신호(/OE)가 모두 로우논리를 가질 경우(즉, 제1 및 제 2 입력라인(61,63)에 "0"의 논리값을 갖는 데이타가 입력될 때)에 하이논리를 갖는다. 그리고 상기 보수데이타신호(/DO) 및/또는 상기 데이타 출력버퍼 인에이블신호 (/OE)가 로우논리를 가질 경우(기록모드 또는 상기 제1 및 제 2 입력라인(61,63)에 "1"의 논러값을 갖는 데 이타가 입력된 경우), 상기 제2 NOR 게이트(62)에서 발생되는 논리신호는 로우논리를 갖는다. 상기 풀-다운용 NMOS 트랜지스터(66)는 상기 제2 NOR 게이트(62)로부터의 하이논리의 논리신호에 의하여 턴-온된다. 그리고 상기 풀-다운용 NM05 트랜지스터(66)는 제 2 전원(Vss)으로부터의 제 2 전원전압(Vss)을 상기 출력라인(69)쪽으로 공급한다.

또한, 상기 제 3 실시예에 따른 데이타 출력버퍼는 상기 출력라인(69)에 기준논리전압을 공급하기 위한 기준논리전압발생부(82)와, 상기 기준논리전압발생부(82)를 제어하기 위한 제어부(84)를 구비한다.

상기 제어부(84)는 상기 제1 및 제2 NOR 게이트(60,62)의 출력논리신호들과 제 2 제어라인(67)으로부터의 판독인에이블신호(/WE)를 입력하는 제3 NOR 게이트(72)를 구비한다. 상기 제3 NOR 게이트(72)는 상기 제1 및 제2 NOR 게이트(60,62)의 출력논리신호와 상기 판독인에이블신호(/WE)를 NOR 연산하고 상기 NOR 연산된 논리신호를 제 1 제어신호로서 상기 기준논리전압발생부(82) 및 인버터(74)에 공급한다. 상기 제3 NOR 게이트(72)에서 발생되는 상기 제 1 제어신호는 상기 제1 및 제2 NOR 게이트(60,62)의 출력논리신호와 상기 판독인에이블신호(/WE)가 모두 로우논리를 가질 경우(즉, 반도체 메모리장치가 판독모드에 있고 상기 제1 및 제 2 입력라인(61,63)에 "0" 및 "1"의 논리값을 갖는 데이타가 입력되지 않을 때)에 하이논리를 갖는다. 반대로, 상기 판독인에이블신호(/WE), 상기 제1 NOR 게이트(60)의 출력논리신호 및/또는 상기 제2 NOR 게이트(62)의 출력논리신호가 하이논리를 가질 경우(즉, 반도체 메모리장치가 기록모드가 있거나, 상기 제1 및 제 2 입력라인(61,63)에 "0" 또는 "1"의 논리값을 갖는 데이타가 입력된 경우), 로우논리를 갖는다. 상기 인버터(74)는 상기 제3 NOR 게이트(72)로부터의 제 1 제어신호를 반전시켜 반전된 제 1 제어신호를 제 2 제어신호로서 상기 기준논리전압발생부(82)에 공급한다.

그리고 상기 기준논리전압발생부(82)는 상기 제 1전원(Vcc) 및 상기 출력라인(69)의 사이에 접속된 PMOS 트랜지스터(68)와, 상기 출력라인(69) 및 상기 제 2전원(Vss)의 사이에 접속된 NMOS 트랜지스터(70)를 구비한다. 상기 PMOS 트랜지스터(68)는 상기 인버터(74)로부터의 로우논리의 제 2 제어신호에 의하여 턴-온된다. 그리고 상기 NMOS 트랜지스터(70)는 상기 제3 NOR 게이트(72)로부터의 하이논리의 제 1제어신호에 의하여 상기 PMOS 트랜지스터(68)과 함께 턴-온된다. 결국, 상기 PMOS 트랜지스터(68) 및 상기 NMOS 트랜지스터(70)는, 판독모드에서 상기 제1 및 제 2 입력라인(61,63)에 "0" 및 "1"의 데이타신호가 입력되지 않는 동안, 제 1 전원전압(Vcc)를 분압하고, 분압된 전압(Vd)을 기준논리전압으로서 상기출력라인(69)에 공급한다. 상기 PMOS 트랜지스터(68) 및 상기 NMOS 트랜지스터(70)에 의하여 분압된전압(Vd)은 다음의 식(3)에 의하여 결정된다.

Vd=R70·Vcc/(R68+R70) ………………………………………………(3)

상기 식(3)에 있어서, R68 및 R70은 상기 PMOS 트랜지스터(68) 및 상기 NMOS 트랜지스터(70)의 저항값이다. 그리고 상기 PMOS 트랜지스터(68)와 NMOS 트랜지스터(70)는 상기 분압된 전압(Vd)이 Vcc/2의 전압레벨을 갖도록 동일한 채널폭을 갖는다.

상기 출력라인(69)에 발생되는 출력데이타신호는 상기 제1 및 제 2 입력라인(61,63)에 "0" 및 "1"의 논리값의 데이타가 입력되지 않았을 경우에 상기 분압된 전압(Vd)을 유지한다. 그리고 상기 제1 및 제 2 입력라인(61,63)에 "1"의 논리값을 갖는 데이타가 입력되는 경우, 상기 출력데이타신호는 제 1 전원전압(Vcc)을 갖는다. 또한, 상기 출력데이타신호는, 상기 제1 및 제 2 입력라인(61,63)에 "0"의 논리값을 갖는 데이타가 입력된 경우, 제 2 전원전압(Vss)를 갖는다.

제 9 도에 도시된 본 발명의 제 4 의 실시예에 따른 데이타 출력버퍼는 기준논리전압발생부(82)가 제1 NOR 게이트(60)의 출력단자와 제2 NOR 게이트(62)의 출력단자의 사이에 접속된 것을 제외하고는 제 8 도에 도시된 데이타 출력버퍼와 동일한 구성 및 회로소자를 구비한다. 상기 기준논리전압발생부(82)는 상기 제1 NOR 게이트(60)의 출력단자로부터의 논리신호를 반전시키기 위한 인버터(76)와, 상기 인버터(76) 및 상기 출력라인(69)의 사이에 접속된 PMOS 트랜지스터(78)와, 그리고 상기 출력라인(69) 및 상기 제2 NOR 게이트(62)의 출력단자의 사이에 접속된 NMOS 트랜지스터(80)를 구비한다. 상기 인버터(76)는, 반도체 메모리장치가 판독모드에 있고 상기 제1 및 제 2 입력라인(61,63)에 "0" 및 "1"의 논리값을 갖는 데이타가 입력되지 않을 경우, 상기 제1 NOR 게이트(60)의 출력논리신호와 상기 제2 NOR 게이트(62)의 출력논리신호가 상반된 논리전압을 갖도록 한다. 상기 PMOS 트랜지스터(78)는 상기 인버터(74)로부터의 로우논리의 제 2 제어신호에 의하여 턴-온되고, 상기 인버터(76)으로부터 상기 출력라인(69)쪽으로 전송될 하이논리전압을 감쇠시킨다. 그리고 상기 NMOS 트랜지스터(80)는 상기 제3 NOR 게이트(72)로부터의 하이논리의 제 1 제어신호에 의하여 상기 PMOS 트랜지스터(78)와 동시에 턴-온된다. 그리고 상기 NMOS 트랜지스터(80)는 상기 제2 NOR 게이트(62)로부터 상기 출력라인(69)쪽으로 전송된 로우논리전압을 감쇠시킨다. 결국, 상기 PMOS 트랜지스터(78) 및 NMOS 트랜지스터(80)는 상기 인버터(76)로부터의 하이논리의 전압(Vh) 및 상기 제2 NOR 게이트(62)로부터의 로우논리의 전압(Vl)간의 전압차를 분압하고 분압된 전압(Vdc)을 상기 출력단자(69)쪽으로 전송한다. 상기 분압된 전압(Vdc)은 다음의 식(4)에 의하여 Vcc/2의 전압레벨을 갖도록 결정된다.

Vdc=R80·(VH-V1)/(R78+R80)………………………………………(4)

상기 식(4)에 있어서, R78 및 R80은 상기 PMOS 및 NMOS 트랜지스터(78,80)의 저항값이다. 그리고 상기 PMOS 및 NMOS 트랜지스터(78,80)의 채널폭은 상기 분압된 차전압(Vdc)이 Vcc/2의 전압레벨을 갖도록 적절하게 설정된다.

제 10 도는 제 8 도와 제 9 도의 데이타 출력버퍼가 하이데이타나 로우데이타를 리드하는 상태와 하이-Z 상태일때의 각 신호들의 파형을 도시한 것으로, a 파형의 신호는 제 8 도의 NMOS 트랜지스터(64)와 제 9 도의 NMOS 트랜지스터(64)의 게이트로 각가 인가되는 신호이고, b 파형의 신호는 제 8 도의 NMOS 트랜지스터(66)와 제 9 도의 NMOS 트랜지스터(66)의 게이트로 각각 인가되는 신호이다. 그리고, c 파형의 신호는 제 8 도의 PMOS 트랜지스터(68)와 제 9 도의 PMOS 트랜지스터(78)의 게이트로 각각 인가되는 신호이고, d 파형의 신호는 제 8 도의 NMOS 트랜지스터(70)와 제 9 도의 NMOS 트랜지스터(80)의 게이트로 각가 인가되는 신호이다. 하이-Z 상태 일때는 a와 b 파형의 신호가 동시에 로직로우, c 파형의 신호가 로직로우, d 파향의 신호가 로직하이상태가 되어 출력핀(out)으로 출력되는 e 파형의 신호가 종래 기술에 비해 빨리 중간레벨을 찾아가는 것을 알 수 있다.

제11도에는 종래의 데이타 출력버퍼에서 발생되는 출력데이타신호(86)와 대비될 수 있도록 상기 본 발명에 따른 데이타 출력버퍼에서 발생되는 출력데이타신호(88)를 도시하였다. 본 발명에 의한 출력데이타신호(88)에 있어서, Vcc에 전압레벨의 하이논리로부터 Vcc/2의 전압레벨의 기준논리로의 전이 및 Vss의 전압레벨의 로우논리로부터 Vcc/2의 전압레벨의 기준논리로의 전이가 명확하게 일어난다. 그러나, 종래의 데이타 출력버퍼의 출력데이타신호(86)에 있어서는, Vcc의 전압레벨의 하이논리로부터 하이임피던스의 기준논리레벨로의 전이와 Vss의 전압레벨의 로우논리로부터 하이임괴던스의 기준논리레벨로의 전이가 명확하게 발생되지 않는다. 이런 이유로, 본 발명의 데이타 출력버퍼의 출력신호(88)는 상기 종래의 데이타 출력버퍼의 출력데이타신호(86)에 비하여 훨씬 작은 기준논리로부터 하이논리 및 로우논리로의 전이전압폭을 갖는다. 그리고 본 발명의 데이타 출력버퍼의 출력데이타신호(88)은 종래의 데이타 출력버퍼의 출력데이타신호(86)에 비하여 시간(Tb)만큼 작은 기준논리로부터 하이논리 및 로우논리로의 전이기간을 갖는다.

상술한 바와 같이, 본 발명은 기준논리전압을 하이논리 및 로우논리의 사이의 전압레벨로 설정하여 출력데이타신호에서 하이논리 및 로우논리부터의 기준논리로의 전이가 명화하게 발생되도록 할 수 있다.

그리고 본 발명은 출력데이타신호의 기준논리로부터 하미논리 및 로우논리로의 전이전압폭을 감소시킬 수 있고, 출력데이타신호의 기준논리로부터 하이논리 및 로우논리로의 전이기간을 짧게 할 수 있다. 상기 이점으로 인하여, 본 발명은 반도체 메모리장치의 판독속도를 향상시킬 수 있는 이점을 제공한다.

Claims

진위데이타를 입력하기 위한 제 1 입력수단과, 보수데이타를 입력하기 위한 제 2 입력구단과, 제 1 전원 및 출력라인의 사이에 접속되어 상기 제 1 입력수단으로부터의 상기 진위데이타에 의하여 구동되는 제어용 풀-업 임피던스수단과, 제 2 전원 및 상기 출력라인의 사이에 접속되어 상기 제 2 입력수단으로부터의 상기 보수데이타에 의하여 구동되는 제어용 풀-다운 임피던스수단과, 상기 출력라인에 기준논리의 전압을 공급하기 위한 기준논리전압발생수단과, 상기 제 1 입력수단으로부터의 상기 진위데이타 및 제 2 입력수단으로부터의 상기 보수데이타에 의하여 상기 기준논리전압발생수단의 동작을 제어하여 출력라인의 전압을 일정전위로 프리차지시켜주기 위한 제어수단을 구비하는 것을 특징으로 하는 데이타 출력버퍼.
제 1 항에 있어서, 상기 기준논리전압발생수단이 상기 제 1 전원전압과 제 2 전원전압간의 전압을 분압하고 상기 분압된 전위차를 상기 출력라인에 공급하는 것을 특징으로 하는 데이타 출력버퍼.
제 2 항에 있어서, 상기 기준논리전압발생수단이, 상기 제 1 전원 및 상기 출력라인 사이에 접속되어 상기 제어수단의 제어하에 구동되는 제1 MOS 트랜지스터와, 상기 출력라인 및 제 2 전원의 사이에 접속되어 상기 제어수단의 제어하에 구동되는 제2 MOS 트랜지스터를 구비한 것을 특징으로 하는 데이타 출력버퍼.
제 3 항에 있어서, 상기 제1 MOS 트랜지스터의 채널폭과 제2 MOS 트랜지스터의 채널폭이 동일한 값을 갖는 것을 특징으로 하는 데이타 출력버퍼.
제 4 항에 있어서, 상기 제어수단이 상기 제 1 입력수단으로부터의 상기 진위데이타 및 상기 제 2 입력수단으로부터의 보수데이타를 논리조합하고 논리조합된 신호를 상기 제1 및 제2 MOS 트랜지스터에 공급하기 위한 논리연산소자를 구비한 것을 특징으로 하는 데이타 출력버퍼.
제 1 항에 있어서, 상기 기준논리전압발생수단이 상기 제 1 입력수단으로부터의 진위데이타의 논리값을 반전시키기 위한 반전수단과, 제어수단의 제어하에 상기 반전수단 및 상기 제 2 입력수단으로부터의 논리신호들간의 전압차를 분압하고 분압된 전압신호를 상기 출력라인에 공급하는 제어용 분압수단을 구비한 것을 특징으로 하는 데이타 출력버퍼.
제 6 항에 있어서, 상기 제어용 분압수단이, 상기 반전소자 및 출력라인의 사이에 접속되어 상기 제어수단의 제어하에 구동되는 제1 MOS 트랜지스터와, 상기 출력라인 및 제 2 입력수단의 사이에 접속되어 상기제어수단의 제어하에 구동되는 제2 MOS 트랜지스터를 구비한 것을 특징으로 하는 데이타 출력버퍼
제 7 항에 있어서, 상기 제1 MOS 트랜지스터가 P형 MOS 트랜지스터이고, 상기 제2 MOS 트랜지스터가 N형 MOS 트랜지스터이고, 상기 제어수단이, 상기 제 1 입력수단으로부터의 상기 진위데이타 및 상기 제 2 입력수단으로부터의 상기 보수데이타를 논리조합하고 논리조합된 신호를 상기 제1 MOS 트랜지스터에 공급하기 위한 논리연산소자와, 상기 논리연산소자로부터의 상기 논리연산된 신호를 반전시키고 반전된 논리연산신호를 상기 제2 MOS 트랜지스터에 공급하기 위한 제 2 반전수단을 구비한 것을 특징으로 하는 데이타 출력버퍼.