JP2868990B2 - データ出力バッファー - Google Patents
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
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- H03K19/017—Modifications for accelerating switching in field-effect transistor circuits
- H03K19/01707—Modifications for accelerating switching in field-effect transistor circuits in asynchronous circuits
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Description
【０００１】
【産業上の利用分野】本発明は半導体メモリー装置にお
いて、メモリーセルから読み取られたデータを外部の論
理回路側に伝送するためのデータ出力バッファーに関
し、特に出力データの転移速度を向上させ半導体メモリ
ー装置の読み取り速度を向上させることができるデータ
出力バッファーに関するものである。
いて、メモリーセルから読み取られたデータを外部の論
理回路側に伝送するためのデータ出力バッファーに関
し、特に出力データの転移速度を向上させ半導体メモリ
ー装置の読み取り速度を向上させることができるデータ
出力バッファーに関するものである。
【０００２】
【従来の技術】前記半導体メモリー装置に含まれた通常
のデータ出力バッファーは、メモリーセルから読み取ら
れた真偽及び補数のデータ信号を３個の論理値を有する
出力データ信号の形態で変換する。さらに従来のデータ
出力バッファーは前記変換されたデータ信号を出力端子
を経て外部の論理回路側に伝送する。従来のデータ出力
バッファーにより発生する前記出力データ信号は前記真
偽のデータ信号が特定論理を有する場合に所定電圧レベ
ルのハイ論理を有し、逆に前記補数データ信号が特定論
理を有する場合には基底電位（ＧＮＤ）のロー論理を有
する。また前記データ出力バッファーの出力データ信号
は、前記真偽及び補数データ信号が全て基底論理を有す
る場合、ハイインピーダンスの基準論理を有する。
のデータ出力バッファーは、メモリーセルから読み取ら
れた真偽及び補数のデータ信号を３個の論理値を有する
出力データ信号の形態で変換する。さらに従来のデータ
出力バッファーは前記変換されたデータ信号を出力端子
を経て外部の論理回路側に伝送する。従来のデータ出力
バッファーにより発生する前記出力データ信号は前記真
偽のデータ信号が特定論理を有する場合に所定電圧レベ
ルのハイ論理を有し、逆に前記補数データ信号が特定論
理を有する場合には基底電位（ＧＮＤ）のロー論理を有
する。また前記データ出力バッファーの出力データ信号
は、前記真偽及び補数データ信号が全て基底論理を有す
る場合、ハイインピーダンスの基準論理を有する。
【０００３】しかし、従来のデータ出力バッファーは出
力端子に接続する外部の論理回路の入力インピーダンス
と、出力端子及び外部の論理回路の間に接続された伝送
線路のインピーダンス等によりハイインピーダンスを維
持することができない。また前記ハイ論理状態の基準論
理は、前記伝送線路のインピーダンス及び外部の論理回
路の入力インピーダンスにより、基底電位のロー論理か
ら漸進的に増加する電圧レベル又は所定で電圧のハイ論
理から漸進的に低減する電圧レベルを有するようにな
る。このため、従来のデータ出力バッファーは出力デー
タをして大きい転移電圧幅及び長い転移期間を有するよ
うにし、さらに半導体メモリー装置のデータ読み取り速
度を低減させる。前述した従来のデータ出力バッファー
の問題点を添付した図面を参照して説明する。
力端子に接続する外部の論理回路の入力インピーダンス
と、出力端子及び外部の論理回路の間に接続された伝送
線路のインピーダンス等によりハイインピーダンスを維
持することができない。また前記ハイ論理状態の基準論
理は、前記伝送線路のインピーダンス及び外部の論理回
路の入力インピーダンスにより、基底電位のロー論理か
ら漸進的に増加する電圧レベル又は所定で電圧のハイ論
理から漸進的に低減する電圧レベルを有するようにな
る。このため、従来のデータ出力バッファーは出力デー
タをして大きい転移電圧幅及び長い転移期間を有するよ
うにし、さらに半導体メモリー装置のデータ読み取り速
度を低減させる。前述した従来のデータ出力バッファー
の問題点を添付した図面を参照して説明する。
【０００４】図８は第１入力ライン（１１）からの真偽
データ信号を反転させるための第１インバータ（１０）
と、制御ライン（１５）からの出力イネーブル信号を反
転させるための第２インバーター（１２）と、さらに前
記第１及び第２インバーター（１０，１２）から反転し
た真偽データ信号及び反転した出力イネーブル信号を入
力するＮＡＮＤゲート（１４）を備えた従来のデータ出
力バッファーを説明する。
データ信号を反転させるための第１インバータ（１０）
と、制御ライン（１５）からの出力イネーブル信号を反
転させるための第２インバーター（１２）と、さらに前
記第１及び第２インバーター（１０，１２）から反転し
た真偽データ信号及び反転した出力イネーブル信号を入
力するＮＡＮＤゲート（１４）を備えた従来のデータ出
力バッファーを説明する。
【０００５】前記ＮＡＮＤゲート（１４）は前記反転し
た真偽のデータ及び前記反転した出力イネーブル信号を
ＮＡＮＤ演算し、ＮＡＮＤ演算された信号をプルーアッ
プ（Pull-Up)用ＰＭＯＳトランジスター（１８）のゲー
トに印加する。前記ＮＡＮＤ演算された論理信号は、図
９（Ａ）に示すように、前記反転した真偽データ信号及
び反転した出力イネーブル信号が全てハイ論理を有する
場合にロー論理を有する。前記プルーアップ用ＰＭＯＳ
トランジスター（１８）は前記ＮＡＮＤゲート（１４）
からの論理信号の論理値により第１電源（Ｖcc）から出
力ライン（１７）側に印加される第１電源電圧（Ｖcc）
の電流通路を開閉する。
た真偽のデータ及び前記反転した出力イネーブル信号を
ＮＡＮＤ演算し、ＮＡＮＤ演算された信号をプルーアッ
プ（Pull-Up)用ＰＭＯＳトランジスター（１８）のゲー
トに印加する。前記ＮＡＮＤ演算された論理信号は、図
９（Ａ）に示すように、前記反転した真偽データ信号及
び反転した出力イネーブル信号が全てハイ論理を有する
場合にロー論理を有する。前記プルーアップ用ＰＭＯＳ
トランジスター（１８）は前記ＮＡＮＤゲート（１４）
からの論理信号の論理値により第１電源（Ｖcc）から出
力ライン（１７）側に印加される第１電源電圧（Ｖcc）
の電流通路を開閉する。
【０００６】また、従来のデータ出力バッファーは第２
入力ライン（１３）からの補数データ信号及び前記制御
ライン（１５）からの前記出力イネーブル信号を入力す
るＮＯＲゲート（１６）と、前記出力ライン（１７）及
び第２電源（ＧＮＤ）の間に接続されたプル−ダウン用
ＮＭＯＳトランジスター（２０）を追加して備える。前
記ＮＯＲゲート（１６）は前記補数データ信号及び出力
イネーブル信号をＮＯＲ演算し、ＮＯＲ演算された論理
信号を前記プル−ダウン（Pull-Down)用ＮＭＯＳトラン
ジスター（２０）のゲートに供給する。
入力ライン（１３）からの補数データ信号及び前記制御
ライン（１５）からの前記出力イネーブル信号を入力す
るＮＯＲゲート（１６）と、前記出力ライン（１７）及
び第２電源（ＧＮＤ）の間に接続されたプル−ダウン用
ＮＭＯＳトランジスター（２０）を追加して備える。前
記ＮＯＲゲート（１６）は前記補数データ信号及び出力
イネーブル信号をＮＯＲ演算し、ＮＯＲ演算された論理
信号を前記プル−ダウン（Pull-Down)用ＮＭＯＳトラン
ジスター（２０）のゲートに供給する。
【０００７】前記ＮＯＲゲート（１６）で発生した論理
信号は、図９（Ｂ）に示されたように、前記補数データ
信号及び出力イネーブル信号が全てロー論理を有する場
合にハイ論理を有する。前記プル−ダウン用ＮＭＯＳト
ランジスター（２０）は前記ＮＯＲゲート（１６）から
の論理信号の論理値により、前記第２電源（ＧＮＤ）か
ら前記出力ライン（１７）側に伝送される第２電源電圧
（ＧＮＤ）の電流通路を開閉する。
信号は、図９（Ｂ）に示されたように、前記補数データ
信号及び出力イネーブル信号が全てロー論理を有する場
合にハイ論理を有する。前記プル−ダウン用ＮＭＯＳト
ランジスター（２０）は前記ＮＯＲゲート（１６）から
の論理信号の論理値により、前記第２電源（ＧＮＤ）か
ら前記出力ライン（１７）側に伝送される第２電源電圧
（ＧＮＤ）の電流通路を開閉する。
【０００８】前記出力ライン（１７）に発生する出力デ
ータ信号は前記プル−アップ用ＰＭＯＳトランジスター
（１８）がターン−オン（Turn-On)される間、前記プル
−アップ用ＰＭＯＳトランジスター（１８）を経て供給
される第１電源電圧（Ｖcc）を維持する。逆に、前記プ
ル−ダウン用ＮＭＯＳトランジスター（２０）がターン
−オンする期間に前記出力ライン（１７）は前記プル−
ダウン用ＮＭＯＳトランジスター（２０）を経て印加す
る第２電源電圧（ＧＮＤ）を有する。
ータ信号は前記プル−アップ用ＰＭＯＳトランジスター
（１８）がターン−オン（Turn-On)される間、前記プル
−アップ用ＰＭＯＳトランジスター（１８）を経て供給
される第１電源電圧（Ｖcc）を維持する。逆に、前記プ
ル−ダウン用ＮＭＯＳトランジスター（２０）がターン
−オンする期間に前記出力ライン（１７）は前記プル−
ダウン用ＮＭＯＳトランジスター（２０）を経て印加す
る第２電源電圧（ＧＮＤ）を有する。
【０００９】さらに前記両ＭＯＳトランジスター（１
８，２０）が全てターン−オフ（Turn-Off) される期間
に前記出力ライン（１７）に発生する出力データ信号
は、図９（Ｃ）に示すように、前記第１電源電圧（Ｖc
c）から漸進的に低減する電圧又は前記第２電源電圧
（ＧＮＤ）から漸進的に増加する電圧を有する。前記両
ＭＯＳトランジスター（１８，２０）のターン−オフの
際、前記出力データ信号が第１電源電圧（Ｖcc）から漸
進的に増加する電圧及び第２電源電圧から漸進的に増加
する電圧を有する理由は、前記出力ライン（１７）に接
続する外部の論理回路の容量性及び抵抗性入力インピー
ダンスに基づく。
８，２０）が全てターン−オフ（Turn-Off) される期間
に前記出力ライン（１７）に発生する出力データ信号
は、図９（Ｃ）に示すように、前記第１電源電圧（Ｖc
c）から漸進的に低減する電圧又は前記第２電源電圧
（ＧＮＤ）から漸進的に増加する電圧を有する。前記両
ＭＯＳトランジスター（１８，２０）のターン−オフの
際、前記出力データ信号が第１電源電圧（Ｖcc）から漸
進的に増加する電圧及び第２電源電圧から漸進的に増加
する電圧を有する理由は、前記出力ライン（１７）に接
続する外部の論理回路の容量性及び抵抗性入力インピー
ダンスに基づく。
【００１０】図１０には図８に示されたプル−アップ用
ＰＭＯＳトランジスター（１８）の代りにプル−アップ
用ＮＭＯＳトランジスター（２４）を有し、また図８に
示されたＮＡＮＤゲート（１４）及び２個のインバータ
ー（１０，１２）の代りにＮＯＲゲート（２２）を備え
た従来のデータ出力バッファーが説明されている。前記
ＮＯＲゲート（２２）は第１入力ライン（１１）からの
真偽データ及び制御ライン（１５）からの出力イネーブ
ル信号が全てロー論理を有する場合、図１１（Ａ）に示
すように、ハイ論理を有する論理信号を発生する。前記
プル−アップＮＭＯＳトランジスター（２４）は、前記
ＮＯＲゲート（２２）からの論理信号がハイ論理を維持
する間、前記第１電源（Ｖcc）からの第１電源電圧（Ｖ
cc）が前記出力ライン（１７）に供給されるようにす
る。
ＰＭＯＳトランジスター（１８）の代りにプル−アップ
用ＮＭＯＳトランジスター（２４）を有し、また図８に
示されたＮＡＮＤゲート（１４）及び２個のインバータ
ー（１０，１２）の代りにＮＯＲゲート（２２）を備え
た従来のデータ出力バッファーが説明されている。前記
ＮＯＲゲート（２２）は第１入力ライン（１１）からの
真偽データ及び制御ライン（１５）からの出力イネーブ
ル信号が全てロー論理を有する場合、図１１（Ａ）に示
すように、ハイ論理を有する論理信号を発生する。前記
プル−アップＮＭＯＳトランジスター（２４）は、前記
ＮＯＲゲート（２２）からの論理信号がハイ論理を維持
する間、前記第１電源（Ｖcc）からの第１電源電圧（Ｖ
cc）が前記出力ライン（１７）に供給されるようにす
る。
【００１１】また、前記ＮＯＲゲート（１６）は第２入
力ライン（１３）からの補数データ及び前記制御ライン
（１５）からの出力イネーブル信号が全てロー論理を有
する場合に、図１１（Ｂ）に示すようにハイ論理の論理
信号が発生する。すると、プル−ダウン用ＮＭＯＳトラ
ンジスター（２０）は前記ＮＯＲゲート（１６）からの
ハイ論理の論理信号により前記第２電源電圧（ＧＮＤ）
からの第２電源電圧（ＧＮＤ）が前記出力ライン（１
７）側に伝送される。
力ライン（１３）からの補数データ及び前記制御ライン
（１５）からの出力イネーブル信号が全てロー論理を有
する場合に、図１１（Ｂ）に示すようにハイ論理の論理
信号が発生する。すると、プル−ダウン用ＮＭＯＳトラ
ンジスター（２０）は前記ＮＯＲゲート（１６）からの
ハイ論理の論理信号により前記第２電源電圧（ＧＮＤ）
からの第２電源電圧（ＧＮＤ）が前記出力ライン（１
７）側に伝送される。
【００１２】前記出力ライン（１７）に発生する出力デ
ータ信号は前記プル−アップ用ＮＭＯＳトランジスター
（２４）がターン−オフされる間、前記プル−アップ用
ＮＭＯＳトランジスター（２４）を経て供給され第１電
源電圧（Ｖcc）を維持する。逆に、前記プル−ダウン用
ＮＭＯＳトランジスター（２０）がターン−オフされる
期間に前記出力ライン（１７）は前記プル−ダウン用Ｎ
ＭＯＳトランジスター（２０）を経て印加される第２電
源電圧（ＧＮＤ）を有する。
ータ信号は前記プル−アップ用ＮＭＯＳトランジスター
（２４）がターン−オフされる間、前記プル−アップ用
ＮＭＯＳトランジスター（２４）を経て供給され第１電
源電圧（Ｖcc）を維持する。逆に、前記プル−ダウン用
ＮＭＯＳトランジスター（２０）がターン−オフされる
期間に前記出力ライン（１７）は前記プル−ダウン用Ｎ
ＭＯＳトランジスター（２０）を経て印加される第２電
源電圧（ＧＮＤ）を有する。
【００１３】また前記両ＭＯＳトランジスター（２０，
２４）が全てターン−オフされる期間に前記出力ライン
（１７）に発生する出力データ信号は、図１１（Ｃ）に
示すように、前記第１電源電圧（Ｖcc）から漸進的に低
減される電圧又は前記第２電源電圧（ＧＮＤ）から漸進
的に増加される電圧波形を有する。前記両トランジスタ
ー（２０，２４）のターン−オフの際、前記出力データ
信号が第１電源電圧（Ｖcc）から漸進的に増加される電
圧及び第２電源電圧から漸進的に増加される電圧波形を
有する理由は、前記出力ライン（１７）に接続される外
部の論理回路の容量性及び抵抗性入力インピーダンスに
基づく。
２４）が全てターン−オフされる期間に前記出力ライン
（１７）に発生する出力データ信号は、図１１（Ｃ）に
示すように、前記第１電源電圧（Ｖcc）から漸進的に低
減される電圧又は前記第２電源電圧（ＧＮＤ）から漸進
的に増加される電圧波形を有する。前記両トランジスタ
ー（２０，２４）のターン−オフの際、前記出力データ
信号が第１電源電圧（Ｖcc）から漸進的に増加される電
圧及び第２電源電圧から漸進的に増加される電圧波形を
有する理由は、前記出力ライン（１７）に接続される外
部の論理回路の容量性及び抵抗性入力インピーダンスに
基づく。
【００１４】前述したように、従来のデータ出力バッフ
ァーは出力ラインに接続する外部の論理回路の入力イン
ピーダンスのため基準論理レベルであるハイインピーダ
ンス状態を維持することができず、ハイ論理の電圧レベ
ル及びロー論理の電圧レベルに近接した電圧レベルの基
準論理を有する出力データ信号を発生する。これは基準
論理及びハイ論理の間の電圧差と基準論理及びロー論理
の間の電圧差を増加させ、データ出力バッファーの出力
データ信号の転移速度を低減させる。また前記データ出
力バッファーの出力データ信号の転移速度を低減させる
原因になる。前記データ出力バッファーの出力データ信
号の転移速度の低減は半導体メモリー装置のデータ読み
取り速度を低下させる。
ァーは出力ラインに接続する外部の論理回路の入力イン
ピーダンスのため基準論理レベルであるハイインピーダ
ンス状態を維持することができず、ハイ論理の電圧レベ
ル及びロー論理の電圧レベルに近接した電圧レベルの基
準論理を有する出力データ信号を発生する。これは基準
論理及びハイ論理の間の電圧差と基準論理及びロー論理
の間の電圧差を増加させ、データ出力バッファーの出力
データ信号の転移速度を低減させる。また前記データ出
力バッファーの出力データ信号の転移速度を低減させる
原因になる。前記データ出力バッファーの出力データ信
号の転移速度の低減は半導体メモリー装置のデータ読み
取り速度を低下させる。
【００１５】
【発明が解決しようとする課題】本発明の目的は半導体
メモリー装置のデータ読み取り速度を向上させることが
できるよう、出力データ信号を速やかに転移させ得るデ
ータ出力バッファーを提供することにある。
メモリー装置のデータ読み取り速度を向上させることが
できるよう、出力データ信号を速やかに転移させ得るデ
ータ出力バッファーを提供することにある。
【００１６】
【課題を解決するための手段】前記目的の達成のため、
本発明のデータ出力バッファーは真偽データを入力する
ための第１入力手段と、補数データを入力するための第
２入力手段と、第１電源及び出力ラインの間に接続され
前記第１入力手段からの前記真偽データにより駆動する
制御用プル−アップインピーダンス手段と、第２電源及
び前記出力ラインの間に接続され前記第２入力手段から
の前記補数データにより駆動するプル−ダウンインピー
ダンス手段と、前記出力ラインに基準論理の電圧を供給
するための基準論理電圧手段と、前記第１入力手段から
の前記真偽データ及び第２入力手段からの前記補数デー
タにより前記基準論理電圧発生手段を前記制御用プル−
アップインピーダンス手段及び前記制御用プル−ダウン
インピーダンス手段と補完的に駆動するための制御手段
とを備えたことを特徴とする。
本発明のデータ出力バッファーは真偽データを入力する
ための第１入力手段と、補数データを入力するための第
２入力手段と、第１電源及び出力ラインの間に接続され
前記第１入力手段からの前記真偽データにより駆動する
制御用プル−アップインピーダンス手段と、第２電源及
び前記出力ラインの間に接続され前記第２入力手段から
の前記補数データにより駆動するプル−ダウンインピー
ダンス手段と、前記出力ラインに基準論理の電圧を供給
するための基準論理電圧手段と、前記第１入力手段から
の前記真偽データ及び第２入力手段からの前記補数デー
タにより前記基準論理電圧発生手段を前記制御用プル−
アップインピーダンス手段及び前記制御用プル−ダウン
インピーダンス手段と補完的に駆動するための制御手段
とを備えたことを特徴とする。
【００１７】
【作用】前記構成により、本発明は基準論理電圧をハイ
論理及びロー論理の間の電圧レベルに設け、出力データ
信号の基準論理からハイ論理及びロー論理への転移電圧
幅を低減させることができるとともに、出力データ信号
の基準論理からハイ論理及びロー論理への転移機関を短
くすることができる。
論理及びロー論理の間の電圧レベルに設け、出力データ
信号の基準論理からハイ論理及びロー論理への転移電圧
幅を低減させることができるとともに、出力データ信号
の基準論理からハイ論理及びロー論理への転移機関を短
くすることができる。
【００１８】
【実施例】図１を参照すれば、第１入力ライン（３１）
からの真偽データ信号を入力するための第１インバータ
ー（３０）と、第１制御ライン（３５）からの出力イネ
ーブル信号を入力するための第２インバーター（３２）
と、さらに第１電源（Ｖcc）及び出力ライン（３９）の
間に接続されたプル−アップ用ＰＭＯＳトランジスター
（３８）を備えた本発明の一実施例によるデータ出力バ
ッファーが説明されている。
からの真偽データ信号を入力するための第１インバータ
ー（３０）と、第１制御ライン（３５）からの出力イネ
ーブル信号を入力するための第２インバーター（３２）
と、さらに第１電源（Ｖcc）及び出力ライン（３９）の
間に接続されたプル−アップ用ＰＭＯＳトランジスター
（３８）を備えた本発明の一実施例によるデータ出力バ
ッファーが説明されている。
【００１９】前記第１インバーター（３０）は前記真偽
データ信号を反転させ、反転した真偽データ信号を第１
ＮＡＮＤゲート（３４）に供給する。前記第１ＮＡＮＤ
ゲート（３４）は前記第１インバーター（３０）からの
前記反転された真偽データ信号と前記第２インバーター
（３２）からの反転された出力イネーブル信号をＮＡＮ
Ｄ演算し、ＮＡＮＤ演算された論理信号を前記プル−ア
ップ用ＰＭＯＳトランジスター（３８）のゲートに印加
する。前記プル−アップ用ＰＭＯＳトランジスター（３
８）は、前記第１ＮＡＮＤゲート（３４）からの論理信
号がロー論理を有する場合、ターン−オンされる。ま
た、前記プル−アップ用ＰＭＯＳトランジスター（３
８）は前記第１電源（Ｖcc）からの第１電源電圧（Ｖc
c）を前記出力ライン（３９）側に伝送する。
データ信号を反転させ、反転した真偽データ信号を第１
ＮＡＮＤゲート（３４）に供給する。前記第１ＮＡＮＤ
ゲート（３４）は前記第１インバーター（３０）からの
前記反転された真偽データ信号と前記第２インバーター
（３２）からの反転された出力イネーブル信号をＮＡＮ
Ｄ演算し、ＮＡＮＤ演算された論理信号を前記プル−ア
ップ用ＰＭＯＳトランジスター（３８）のゲートに印加
する。前記プル−アップ用ＰＭＯＳトランジスター（３
８）は、前記第１ＮＡＮＤゲート（３４）からの論理信
号がロー論理を有する場合、ターン−オンされる。ま
た、前記プル−アップ用ＰＭＯＳトランジスター（３
８）は前記第１電源（Ｖcc）からの第１電源電圧（Ｖc
c）を前記出力ライン（３９）側に伝送する。
【００２０】前記第１ＮＡＮＤゲート（３４）で発生す
る論理信号は、図２（Ａ）に示されたように、前記反転
した真偽データ信号及び前記反転した出力イネーブル信
号が全てハイ論理を有する場合（即ち、“１”の論理値
を有するデータが入力される場合）にロー論理を有す
る。逆に、前記反転した真偽データ信号及び／又は反転
した出力イネーブル信号がロー論理を有する場合、前記
第１ＮＡＮＤゲート（３４）で発生する論理信号はハイ
論理を有する。
る論理信号は、図２（Ａ）に示されたように、前記反転
した真偽データ信号及び前記反転した出力イネーブル信
号が全てハイ論理を有する場合（即ち、“１”の論理値
を有するデータが入力される場合）にロー論理を有す
る。逆に、前記反転した真偽データ信号及び／又は反転
した出力イネーブル信号がロー論理を有する場合、前記
第１ＮＡＮＤゲート（３４）で発生する論理信号はハイ
論理を有する。
【００２１】前記一実施例によるデータ出力バッファー
は第２入力ライン（３３）からの補数データ信号を入力
するＮＯＲゲート（３６）と、第２電源（ＧＮＤ）及び
前記出力ライン（３７）の間に接続するプル−ダウン用
ＮＭＯＳトランジスター（４０）を追加して備える。前
記ＮＯＲゲート（４０）は前記第１入力ライン（３３）
からの補数データ信号及び前記第１制御ライン（３５）
からの出力イネーブル信号をＮＯＲ演算し、前記ＮＯＲ
演算された論理信号を前記プル−ダウン用トランジスタ
ー（４０）のゲートに供給する。前記プル−ダウン用ト
ランジスター（４０）は、前記ＮＯＲゲート（３６）か
らの論理信号がハイ論理を有する場合ターン−オンされ
る。また、前記プル−ダウン用ＮＭＯＳトランジスター
（４０）は前記第２電源（ＧＮＤ）からの第２電源電圧
（ＧＮＤ）を前記出力ライン（３９）側に与える。
は第２入力ライン（３３）からの補数データ信号を入力
するＮＯＲゲート（３６）と、第２電源（ＧＮＤ）及び
前記出力ライン（３７）の間に接続するプル−ダウン用
ＮＭＯＳトランジスター（４０）を追加して備える。前
記ＮＯＲゲート（４０）は前記第１入力ライン（３３）
からの補数データ信号及び前記第１制御ライン（３５）
からの出力イネーブル信号をＮＯＲ演算し、前記ＮＯＲ
演算された論理信号を前記プル−ダウン用トランジスタ
ー（４０）のゲートに供給する。前記プル−ダウン用ト
ランジスター（４０）は、前記ＮＯＲゲート（３６）か
らの論理信号がハイ論理を有する場合ターン−オンされ
る。また、前記プル−ダウン用ＮＭＯＳトランジスター
（４０）は前記第２電源（ＧＮＤ）からの第２電源電圧
（ＧＮＤ）を前記出力ライン（３９）側に与える。
【００２２】前記ＮＯＲゲート（３６）で発生する論理
信号は、図２（Ｂ）に示すように、前記補数データ信号
及び前記出力イネーブル信号が全てロー論理を有する場
合（“０”の論理値を有するデータが入力される場合に
ハイ論理を有する。逆に、前記補数データ信号及び／又
は前記出力イネーブル信号がハイ論理を有する場合、前
記ＮＯＲゲート（３６）で発生する論理信号はロー論理
を有する。
信号は、図２（Ｂ）に示すように、前記補数データ信号
及び前記出力イネーブル信号が全てロー論理を有する場
合（“０”の論理値を有するデータが入力される場合に
ハイ論理を有する。逆に、前記補数データ信号及び／又
は前記出力イネーブル信号がハイ論理を有する場合、前
記ＮＯＲゲート（３６）で発生する論理信号はロー論理
を有する。
【００２３】また、前記一実施例によるデータ出力バッ
ファーは前記出力ライン（３９）に基準論理電圧を供給
するための基準論理電圧発生部（５６）と、前記基準論
理電圧発生部（５６）を制御するための制御部（５８）
を備える。前記制御部（５８）は前記ＮＯＲゲート（３
６）からの論理信号を反転させるための第３インバータ
ー（４６）と、第２制御ライン（３７）から記録イネー
ブル信号を入力する第２ＮＡＮＤゲート（４８）を備え
る。前記第２ＮＡＮＤゲート（４８）は前記第３インバ
ーター（４６）及び前記第１ＮＡＮＤゲート（３４）か
らの論理信号等と、前記第２制御ライン（３７）からの
記録イネーブル信号をＮＡＮＤ演算して前記基準論理電
圧発生部（５６）を制御するための第１制御信号を発生
する。さらに前記第２ＮＡＮＤゲート（４８）は前記第
１制御信号を第４インバーター（５０）及び前記基準論
理電圧発生部（５６）に印加する。
ファーは前記出力ライン（３９）に基準論理電圧を供給
するための基準論理電圧発生部（５６）と、前記基準論
理電圧発生部（５６）を制御するための制御部（５８）
を備える。前記制御部（５８）は前記ＮＯＲゲート（３
６）からの論理信号を反転させるための第３インバータ
ー（４６）と、第２制御ライン（３７）から記録イネー
ブル信号を入力する第２ＮＡＮＤゲート（４８）を備え
る。前記第２ＮＡＮＤゲート（４８）は前記第３インバ
ーター（４６）及び前記第１ＮＡＮＤゲート（３４）か
らの論理信号等と、前記第２制御ライン（３７）からの
記録イネーブル信号をＮＡＮＤ演算して前記基準論理電
圧発生部（５６）を制御するための第１制御信号を発生
する。さらに前記第２ＮＡＮＤゲート（４８）は前記第
１制御信号を第４インバーター（５０）及び前記基準論
理電圧発生部（５６）に印加する。
【００２４】前記第４インバーター（５０）は前記第２
ＮＡＮＤゲート（４８）からの第１制御信号を反転さ
せ、反転した第１制御信号を前記基準論理電圧発生部
（５６）に供給する。前記第１制御信号は、図２（Ｃ）
に示すように、前記第３インバーター（４６）の出力論
理信号、前記第１ＮＡＮＤゲート（３４）の出力論理信
号及び前記記録イネーブル信号が全てハイ論理を有する
場合（即ち、読み取りモード（読みだし時）であり第１
及び第２入力ライン“０”及び“１”の論理値のデータ
が入力されない場合）にロー論理を有する。逆に、前記
第１ＮＡＮＤゲート（３４）の出力論理信号、前記第３
インバーター（４６）の出力論理信号及び／又は前記読
み取りイネーブル信号がロー論理を有する場合（即ち、
記録モード（書き込み時）とか、又は前記第１及び第２
入力ライン（３１，３３）に“０”又は“１”の論理値
を有するデータ信号が入力された場合）、前記第１制御
信号はハイ論理を有する。さらに第４インバータ（５
０）からの前記第２制御信号は、図２（Ｄ）に示された
ように、前記第１制御信号と相反する論理を有する。ま
た、前記記録イネーブル信号は半導体メモリー装置が記
録モードに在る場合にロー論理を有する。
ＮＡＮＤゲート（４８）からの第１制御信号を反転さ
せ、反転した第１制御信号を前記基準論理電圧発生部
（５６）に供給する。前記第１制御信号は、図２（Ｃ）
に示すように、前記第３インバーター（４６）の出力論
理信号、前記第１ＮＡＮＤゲート（３４）の出力論理信
号及び前記記録イネーブル信号が全てハイ論理を有する
場合（即ち、読み取りモード（読みだし時）であり第１
及び第２入力ライン“０”及び“１”の論理値のデータ
が入力されない場合）にロー論理を有する。逆に、前記
第１ＮＡＮＤゲート（３４）の出力論理信号、前記第３
インバーター（４６）の出力論理信号及び／又は前記読
み取りイネーブル信号がロー論理を有する場合（即ち、
記録モード（書き込み時）とか、又は前記第１及び第２
入力ライン（３１，３３）に“０”又は“１”の論理値
を有するデータ信号が入力された場合）、前記第１制御
信号はハイ論理を有する。さらに第４インバータ（５
０）からの前記第２制御信号は、図２（Ｄ）に示された
ように、前記第１制御信号と相反する論理を有する。ま
た、前記記録イネーブル信号は半導体メモリー装置が記
録モードに在る場合にロー論理を有する。
【００２５】さらに前記基準論理電圧発生部（５６）は
前記第１電源（Ｖcc）及び前記出力ライン（３９）の間
に接続したＰＭＯＳトランジスター（４２）と、前記出
力ライン（３９）及び前記第２電源（ＧＮＤ）の間に接
続したＮＭＯＳトランジスター（４４）を備える。前記
ＰＭＯＳトランジスター（４２）は前記第２ＮＡＮＤゲ
ート（４８）からのロー論理の第１制御信号によりター
ン−オンする。また前記ＮＭＯＳトランジスター（４
４）は前記第４インバーター（５０）からのハイ論理の
第２制御信号により前記ＰＭＯＳトランジスター（４
８）と共にターン−オンする。
前記第１電源（Ｖcc）及び前記出力ライン（３９）の間
に接続したＰＭＯＳトランジスター（４２）と、前記出
力ライン（３９）及び前記第２電源（ＧＮＤ）の間に接
続したＮＭＯＳトランジスター（４４）を備える。前記
ＰＭＯＳトランジスター（４２）は前記第２ＮＡＮＤゲ
ート（４８）からのロー論理の第１制御信号によりター
ン−オンする。また前記ＮＭＯＳトランジスター（４
４）は前記第４インバーター（５０）からのハイ論理の
第２制御信号により前記ＰＭＯＳトランジスター（４
８）と共にターン−オンする。
【００２６】結局、前記ＰＭＯＳトランジスター（４
２）及び前記ＮＭＯＳトランジスター（４４）は、読み
取りモードで前記第１及び第２入力ライン（３１，３
３）に“０”及び“１”のデータ信号が入力されない
間、第１電源電圧（Ｖcc）を分圧し、分圧された電圧
（Ｖd ）を基準論理電圧として前記出力ライン（３９）
に供給する。前記ＰＭＯＳトランジスター（４２）及び
前記ＮＭＯＳトランジスター（４４）により分圧された
電圧（Ｖd ）は次の式（１）により決定される。
２）及び前記ＮＭＯＳトランジスター（４４）は、読み
取りモードで前記第１及び第２入力ライン（３１，３
３）に“０”及び“１”のデータ信号が入力されない
間、第１電源電圧（Ｖcc）を分圧し、分圧された電圧
（Ｖd ）を基準論理電圧として前記出力ライン（３９）
に供給する。前記ＰＭＯＳトランジスター（４２）及び
前記ＮＭＯＳトランジスター（４４）により分圧された
電圧（Ｖd ）は次の式（１）により決定される。
【００２７】 Ｖd ＝Ｒ44・Ｖcc／（Ｒ42＋Ｒ44） … （１） 前記式（１）において、Ｒ42はＰＭＯＳトランジスター
（４２）の抵抗値であり、前記Ｒ44は前記ＮＭＯＳトラ
ンジスター（４４）の抵抗値である。また、前記ＰＭＯ
Ｓトランジスター（４２）とＮＭＯＳトランジスター
（４４）は前記分圧した電圧（ｖｄ）がＶcc／２の電圧
レベルを有するように同じチャンネル幅を有する。
（４２）の抵抗値であり、前記Ｒ44は前記ＮＭＯＳトラ
ンジスター（４４）の抵抗値である。また、前記ＰＭＯ
Ｓトランジスター（４２）とＮＭＯＳトランジスター
（４４）は前記分圧した電圧（ｖｄ）がＶcc／２の電圧
レベルを有するように同じチャンネル幅を有する。
【００２８】前記出力ライン（３９）に発生する出力デ
ータ信号は、図２（Ｅ）に示すように前記第１及び第２
入力ライン（３１，３３）に“０”及び“１”の論理値
のデータが入力されていない場合に前記分圧された電圧
（Ｖｄ）を維持する。さらに前記第１及び第２入力ライ
ン（３１，３３）に“１”の論理値を有するデータが入
力される場合、前記出力データ信号は第１電源電圧（Ｖ
cc）を有する。また、前記出力データ信号は、前記第１
及び第２入力ライン（３１，３３）に“０”の論理値を
有するデータが入力された場合、第２電源電圧（ＧＮ
Ｄ）を有する。
ータ信号は、図２（Ｅ）に示すように前記第１及び第２
入力ライン（３１，３３）に“０”及び“１”の論理値
のデータが入力されていない場合に前記分圧された電圧
（Ｖｄ）を維持する。さらに前記第１及び第２入力ライ
ン（３１，３３）に“１”の論理値を有するデータが入
力される場合、前記出力データ信号は第１電源電圧（Ｖ
cc）を有する。また、前記出力データ信号は、前記第１
及び第２入力ライン（３１，３３）に“０”の論理値を
有するデータが入力された場合、第２電源電圧（ＧＮ
Ｄ）を有する。
【００２９】図３に示された本発明の第２の実施例によ
るデータ出力バッファーは、基準論理電圧発生部（５
６）が第１ＮＡＮＤゲート（３４）の出力端子及びＮＯ
Ｒゲート（３６）の出力端子の間に接続されたことを除
いては図１に示すデータ出力バッファーと同じ構成及び
回路素子を備える。前記基準論理電圧発生部（５６）は
前記第１ＮＡＮＤゲート（３４）の出力端子及び出力ラ
イン（３９）の間に接続したＰＭＯＳトランジスター
（５２）と、前記出力ライン（３９）及び前記ＮＯＲゲ
ート（３６）の出力端子の間に接続したＮＭＯＳトラン
ジスター（５４）を備える。前記ＰＭＯＳトランジスタ
ー（５２）は前記第２ＮＡＮＤゲート（４８）からのロ
ー論理の第１制御信号によりターン−オンする。また、
前記ＮＭＯＳトランジスター（５４）は前記第４インバ
ーター（５０）からのハイ論理の第２制御信号により前
記ＰＭＯＳトランジスター（５２）と同時にターン−オ
ンする。
るデータ出力バッファーは、基準論理電圧発生部（５
６）が第１ＮＡＮＤゲート（３４）の出力端子及びＮＯ
Ｒゲート（３６）の出力端子の間に接続されたことを除
いては図１に示すデータ出力バッファーと同じ構成及び
回路素子を備える。前記基準論理電圧発生部（５６）は
前記第１ＮＡＮＤゲート（３４）の出力端子及び出力ラ
イン（３９）の間に接続したＰＭＯＳトランジスター
（５２）と、前記出力ライン（３９）及び前記ＮＯＲゲ
ート（３６）の出力端子の間に接続したＮＭＯＳトラン
ジスター（５４）を備える。前記ＰＭＯＳトランジスタ
ー（５２）は前記第２ＮＡＮＤゲート（４８）からのロ
ー論理の第１制御信号によりターン−オンする。また、
前記ＮＭＯＳトランジスター（５４）は前記第４インバ
ーター（５０）からのハイ論理の第２制御信号により前
記ＰＭＯＳトランジスター（５２）と同時にターン−オ
ンする。
【００３０】結局、前記ＰＭＯＳトランジスター（５
２）及びＮＭＯＳトランジスター（５４）は前記第１Ｎ
ＡＮＤゲート（３４）からのハイ論理の電圧（Ｖh ）及
び前記ＮＯＲゲート（３６）からのロー論理の電圧（Ｖ
l ）間の電圧差を分圧し、分圧された電圧差（Ｖdc）を
前記出力端子（３９）側に伝送する。前記分圧された電
圧差（Ｖdc）は次の式（２）によりＶcc／２の電圧レベ
ルを有するよう決定される。
２）及びＮＭＯＳトランジスター（５４）は前記第１Ｎ
ＡＮＤゲート（３４）からのハイ論理の電圧（Ｖh ）及
び前記ＮＯＲゲート（３６）からのロー論理の電圧（Ｖ
l ）間の電圧差を分圧し、分圧された電圧差（Ｖdc）を
前記出力端子（３９）側に伝送する。前記分圧された電
圧差（Ｖdc）は次の式（２）によりＶcc／２の電圧レベ
ルを有するよう決定される。
【００３１】 Ｖdc＝Ｒ54・（Ｖh −Ｖl ）／（Ｒ52＋Ｒ54） … （２） 前記式（２）において、Ｒ52及びＲ54は前記ＰＭＯＳト
ランジスター（５２，５４）の抵抗値である。また前記
ＰＭＯＳ及びＮＭＯＳトランジスター（５２，５４）の
チャンネル幅は前記分圧された電圧差（Ｖdc）がＶcc／
２の電圧レベルを有するように適切に設けられる。
ランジスター（５２，５４）の抵抗値である。また前記
ＰＭＯＳ及びＮＭＯＳトランジスター（５２，５４）の
チャンネル幅は前記分圧された電圧差（Ｖdc）がＶcc／
２の電圧レベルを有するように適切に設けられる。
【００３２】図４を参照すれば、第１入力ライン（６
１）及び第１制御ライン（６５）からの真偽データ信号
及び出力イネーブル信号を入力する第１ＮＯＲゲート
（６０）と、さらに第１電源（Ｖcc）及び出力ライン
（６９）の間に接続するプル−アップ用ＮＭＯＳトラン
ジスター（６４）を備えた本発明の第３の実施例による
データ出力バッファーが説明されている。前記第１ＮＯ
Ｒゲート（６０）は前記真偽データ信号及び出力イネー
ブル信号をＮＯＲ演算し、前記ＮＯＲ演算された論理信
号を前記プル−アップ用ＮＭＯＳトランジスター（６
４）のゲートに供給する。
１）及び第１制御ライン（６５）からの真偽データ信号
及び出力イネーブル信号を入力する第１ＮＯＲゲート
（６０）と、さらに第１電源（Ｖcc）及び出力ライン
（６９）の間に接続するプル−アップ用ＮＭＯＳトラン
ジスター（６４）を備えた本発明の第３の実施例による
データ出力バッファーが説明されている。前記第１ＮＯ
Ｒゲート（６０）は前記真偽データ信号及び出力イネー
ブル信号をＮＯＲ演算し、前記ＮＯＲ演算された論理信
号を前記プル−アップ用ＮＭＯＳトランジスター（６
４）のゲートに供給する。
【００３３】前記第１ＮＯＲゲート（６０）で発生する
論理信号は、図５（Ａ）に示すように、前記真偽データ
信号及び出力イネーブル信号が全てロー論理を有する場
合（即ち、第１及び第２入力ライン（６１，６３）に
“１”の論理値を有するデータが入力される際）にハイ
論理を有する。さらに前記真偽データ信号及び／又は前
記出力イネーブル信号がロー論理を有する場合（記録モ
ード又は前記第１及び第２入力ライン（６１，６３）に
“０”の論理値を有するデータが入力された場合）、前
記第１ＮＯＲゲート（６０）で発生する論理信号はロー
論理を有する。前記プル−アップ用ＮＭＯＳトランジス
ター（６４）は前記第１ＮＯＲゲート（６０）からのハ
イ論理の論理信号によりターン−オンされる。前記プル
−アップ用ＮＭＯＳトランジスター（６４）は第１電源
（Ｖcc）からの第１電源電圧（Ｖcc）前記出力ライン
（６９）側に供給する。
論理信号は、図５（Ａ）に示すように、前記真偽データ
信号及び出力イネーブル信号が全てロー論理を有する場
合（即ち、第１及び第２入力ライン（６１，６３）に
“１”の論理値を有するデータが入力される際）にハイ
論理を有する。さらに前記真偽データ信号及び／又は前
記出力イネーブル信号がロー論理を有する場合（記録モ
ード又は前記第１及び第２入力ライン（６１，６３）に
“０”の論理値を有するデータが入力された場合）、前
記第１ＮＯＲゲート（６０）で発生する論理信号はロー
論理を有する。前記プル−アップ用ＮＭＯＳトランジス
ター（６４）は前記第１ＮＯＲゲート（６０）からのハ
イ論理の論理信号によりターン−オンされる。前記プル
−アップ用ＮＭＯＳトランジスター（６４）は第１電源
（Ｖcc）からの第１電源電圧（Ｖcc）前記出力ライン
（６９）側に供給する。
【００３４】前記第３の実施例による出力バッファー
は、第２入力ライン（６３）及び第１制御ライン（６
５）からの補数データ信号及び出力イネーブル信号を入
力する第２ＮＯＲゲート（６２）と、また前記出力ライ
ン（６９）及び第２電源（ＧＮＤ）の間に接続されたプ
ル−ダウン用ＮＭＯＳトランジスター（６６）を備え
る。前記第２ＮＯＲゲート（６２）は前記補数データ信
号及び出力イネーブル信号をＮＯＲ演算し、前記ＮＯＲ
演算された論理信号を前記プル−ダウン用ＮＭＯＳトラ
ンジスター（６６）のゲートに供給する。前記第２ＮＯ
Ｒゲート（６２）で発生する論理信号は、図５（Ｂ）に
示すように前記補数データ信号及び出力イネーブル信号
が全てロー論理を有する場合（即ち、第１及び第２入力
された場合）にハイ論理を有する。
は、第２入力ライン（６３）及び第１制御ライン（６
５）からの補数データ信号及び出力イネーブル信号を入
力する第２ＮＯＲゲート（６２）と、また前記出力ライ
ン（６９）及び第２電源（ＧＮＤ）の間に接続されたプ
ル−ダウン用ＮＭＯＳトランジスター（６６）を備え
る。前記第２ＮＯＲゲート（６２）は前記補数データ信
号及び出力イネーブル信号をＮＯＲ演算し、前記ＮＯＲ
演算された論理信号を前記プル−ダウン用ＮＭＯＳトラ
ンジスター（６６）のゲートに供給する。前記第２ＮＯ
Ｒゲート（６２）で発生する論理信号は、図５（Ｂ）に
示すように前記補数データ信号及び出力イネーブル信号
が全てロー論理を有する場合（即ち、第１及び第２入力
された場合）にハイ論理を有する。
【００３５】さらに、前記補数データ信号及び／又は前
記出力イネーブル信号がロー論理を有する場合（記録モ
ード又は前記第１及び第２入力ライン（６１，６３）に
“１”の論理値を有するデータが入力された場合）、前
記第２ＮＯＲゲート（６２）で発生する論理信号はロー
論理を有する。前記プル−ダウン用ＮＭＯＳトランジス
ター（６６）は前記第２ＮＯＲゲート（６２）からのハ
イ論理の論理信号によりターン−オンされる。また、前
記プル−ダウン用ＮＭＯＳトランジスター（６６）は第
２電源（ＧＮＤ）からの第２電源電圧（ＧＮＤ）を前記
出力ライン（６９）側に供給する。
記出力イネーブル信号がロー論理を有する場合（記録モ
ード又は前記第１及び第２入力ライン（６１，６３）に
“１”の論理値を有するデータが入力された場合）、前
記第２ＮＯＲゲート（６２）で発生する論理信号はロー
論理を有する。前記プル−ダウン用ＮＭＯＳトランジス
ター（６６）は前記第２ＮＯＲゲート（６２）からのハ
イ論理の論理信号によりターン−オンされる。また、前
記プル−ダウン用ＮＭＯＳトランジスター（６６）は第
２電源（ＧＮＤ）からの第２電源電圧（ＧＮＤ）を前記
出力ライン（６９）側に供給する。
【００３６】また、前記第３の実施例によるデータ出力
バッファーは前記出力ライン（６９）に基準論理電圧を
供給するための基準論理電圧発生部（８２）と、前記基
準論理電圧発生部（８２）を制御するための制御部（８
４）を備える。前記制御部（８４）は前記第１及び第２
ＮＯＲゲート（６０，６２）の出力論理信号等と第２制
御ライン（６８）からの読み取りイネーブル信号を入力
する第３ＮＯＲゲート（７２）を備える。前記第３ＮＯ
Ｒゲート（７２）は前記第１及び第２ＮＯＲゲート（６
０，６２）の出力論理信号等と前記読み取りイネーブル
信号をＮＯＲ演算し、前記ＮＯＲ演算された論理信号を
第１制御信号として前記基準論理電圧発生部（８２）及
びインバーター（７４）に供給する。
バッファーは前記出力ライン（６９）に基準論理電圧を
供給するための基準論理電圧発生部（８２）と、前記基
準論理電圧発生部（８２）を制御するための制御部（８
４）を備える。前記制御部（８４）は前記第１及び第２
ＮＯＲゲート（６０，６２）の出力論理信号等と第２制
御ライン（６８）からの読み取りイネーブル信号を入力
する第３ＮＯＲゲート（７２）を備える。前記第３ＮＯ
Ｒゲート（７２）は前記第１及び第２ＮＯＲゲート（６
０，６２）の出力論理信号等と前記読み取りイネーブル
信号をＮＯＲ演算し、前記ＮＯＲ演算された論理信号を
第１制御信号として前記基準論理電圧発生部（８２）及
びインバーター（７４）に供給する。
【００３７】前記第３ＮＯＲゲート（７２）で発生する
前記第１制御信号は、図５（Ｃ）に示すように、前記第
１及び第２ＮＯＲゲート（６０，６２）の出力論理信号
等と前記読み取りイネーブル信号が全てロー論理を有す
る場合（即ち、半導体メモリー装置が読み取りモードに
あり、前記第１及び第２入力ライン（６１，６３）に
“０”及び“１”の論理値を有するデータが入力されな
い際）にハイ論理を有する。逆に、前記読み取りイネー
ブル信号、前記第１ＮＯＲゲート（６０）の出力論理信
号及び／又は前記第２ＮＯＲゲート（６２）の出力論理
信号がハイ論理を有する場合（即ち、半導体メモリー装
置が記録モードにあるとか、前記第１及び第２入力ライ
ン（６１，６３）に“０”又は“１”の論理値を有する
データが入力された場合）、ロー論理を有する。前記イ
ンバーター（７４）は前記第３ＮＯＲゲート（７２）か
らの第１制御信号を反転させ、図５（Ｄ）に示すよう
に、反転した第１制御信号を第２制御信号として前記基
準論理電圧発生部（８２）に供給する。
前記第１制御信号は、図５（Ｃ）に示すように、前記第
１及び第２ＮＯＲゲート（６０，６２）の出力論理信号
等と前記読み取りイネーブル信号が全てロー論理を有す
る場合（即ち、半導体メモリー装置が読み取りモードに
あり、前記第１及び第２入力ライン（６１，６３）に
“０”及び“１”の論理値を有するデータが入力されな
い際）にハイ論理を有する。逆に、前記読み取りイネー
ブル信号、前記第１ＮＯＲゲート（６０）の出力論理信
号及び／又は前記第２ＮＯＲゲート（６２）の出力論理
信号がハイ論理を有する場合（即ち、半導体メモリー装
置が記録モードにあるとか、前記第１及び第２入力ライ
ン（６１，６３）に“０”又は“１”の論理値を有する
データが入力された場合）、ロー論理を有する。前記イ
ンバーター（７４）は前記第３ＮＯＲゲート（７２）か
らの第１制御信号を反転させ、図５（Ｄ）に示すよう
に、反転した第１制御信号を第２制御信号として前記基
準論理電圧発生部（８２）に供給する。
【００３８】さらに前記基準論理電圧発生部（８２）は
前記第１電源（Ｖcc）及び前記出力ライン（６８）の間
に接続したＰＭＯＳトランジスター（６８）と、前記出
力ライン（６９）及び前記第２電源（ＧＮＤ）の間に接
続したＮＭＯＳトランジスター（７０）を備える。前記
ＰＭＯＳトランジスター（６８）は前記インバーター
（７４）からのロー論理の第２制御信号によりターン−
オンされる。また、前記ＮＭＯＳトランジスター（７
０）は前記第３ＮＯＲゲート（７２）からのハイ論理の
第１制御信号により前記ＰＭＯＳトランジスター（６
８）と共にターン−オンされる。
前記第１電源（Ｖcc）及び前記出力ライン（６８）の間
に接続したＰＭＯＳトランジスター（６８）と、前記出
力ライン（６９）及び前記第２電源（ＧＮＤ）の間に接
続したＮＭＯＳトランジスター（７０）を備える。前記
ＰＭＯＳトランジスター（６８）は前記インバーター
（７４）からのロー論理の第２制御信号によりターン−
オンされる。また、前記ＮＭＯＳトランジスター（７
０）は前記第３ＮＯＲゲート（７２）からのハイ論理の
第１制御信号により前記ＰＭＯＳトランジスター（６
８）と共にターン−オンされる。
【００３９】結局、前記ＰＭＯＳトランジスター（６
８）及び前記ＮＭＯＳトランジスター（７０）は、読み
取りモードで前記第１及び第２入力ライン（６１，６
３）に“０”及び“１”のデータ信号が入力されない
間、第１電源電圧（Ｖcc）を分圧し、分圧された電圧
（Ｖｄ）を基準論理電圧として前記出力ライン（６９）
に供給する。前記ＰＭＯＳトランジスター（６８）及び
前記ＮＭＯＳトランジスター（７０）により分圧された
電圧（Ｖd ）は次の式（３）により決定される。
８）及び前記ＮＭＯＳトランジスター（７０）は、読み
取りモードで前記第１及び第２入力ライン（６１，６
３）に“０”及び“１”のデータ信号が入力されない
間、第１電源電圧（Ｖcc）を分圧し、分圧された電圧
（Ｖｄ）を基準論理電圧として前記出力ライン（６９）
に供給する。前記ＰＭＯＳトランジスター（６８）及び
前記ＮＭＯＳトランジスター（７０）により分圧された
電圧（Ｖd ）は次の式（３）により決定される。
【００４０】 Ｖd ＝Ｒ70・Ｖcc／（Ｒ68＋Ｒ70） … （３） 前記の式（３）において、Ｒ68及びＲ70は前記ＰＭＯＳ
トランジスター（６８）及び前記ＮＭＯＳトランジスタ
ー（７０）の抵抗値である。また、前記ＰＭＯＳトラン
ジスター（６８）とＮＭＯＳトランジスター（７０）は
前記分圧された電圧（Ｖd ）がＶcc／２の電圧レベルを
有するよう同じチャンネル幅を有する。
トランジスター（６８）及び前記ＮＭＯＳトランジスタ
ー（７０）の抵抗値である。また、前記ＰＭＯＳトラン
ジスター（６８）とＮＭＯＳトランジスター（７０）は
前記分圧された電圧（Ｖd ）がＶcc／２の電圧レベルを
有するよう同じチャンネル幅を有する。
【００４１】前記出力ライン（６９）に発生する出力デ
ータ信号は、図５（Ｅ）に示すように、前記第１及び第
２入力ライン（６１，６３）に“０”及び“１”の論理
値のデータが入力されなかった場合に前記分圧された電
圧（Ｖｄ）を維持する。さらに前記第１及び第２入力ラ
イン（６１，６３）に“１”の論理値を有するデータが
入力される場合、前記出力データ信号は第１電源電圧
（Ｖcc）を有する。また、前記出力データ信号は、前記
第１及び第２入力ライン（６１，６３）に“０”の論理
値を有するデータが入力された場合、第２電源電圧（Ｇ
ＮＤ）を有する。
ータ信号は、図５（Ｅ）に示すように、前記第１及び第
２入力ライン（６１，６３）に“０”及び“１”の論理
値のデータが入力されなかった場合に前記分圧された電
圧（Ｖｄ）を維持する。さらに前記第１及び第２入力ラ
イン（６１，６３）に“１”の論理値を有するデータが
入力される場合、前記出力データ信号は第１電源電圧
（Ｖcc）を有する。また、前記出力データ信号は、前記
第１及び第２入力ライン（６１，６３）に“０”の論理
値を有するデータが入力された場合、第２電源電圧（Ｇ
ＮＤ）を有する。
【００４２】図６に示された本発明の第４の実施例によ
るデータ出力バッファーは、基準論理電圧発生部（８
２）が第１ＮＯＲゲート（６０）の出力端子及び第２Ｎ
ＯＲゲート（６２）の出力端子の間に接続されたことを
除いては図４に示されたデータ出力バッファーと同じ構
成及び回路素子を備える。前記基準論理電圧発生部（８
２）前記第１ＮＯＲゲート（６０）の出力端子からの論
理信号を反転させるためのインバーター（７６）と、前
記インバーター（７６）及び前記出力ライン（６９）の
間に接続したＰＭＯＳトランジスター（７８）と、また
前記出力ライン（６９）及び前記第２ＮＯＲゲート（６
２）の出力端子の間に接続したＮＭＯＳトランジスター
（８０）を備える。
るデータ出力バッファーは、基準論理電圧発生部（８
２）が第１ＮＯＲゲート（６０）の出力端子及び第２Ｎ
ＯＲゲート（６２）の出力端子の間に接続されたことを
除いては図４に示されたデータ出力バッファーと同じ構
成及び回路素子を備える。前記基準論理電圧発生部（８
２）前記第１ＮＯＲゲート（６０）の出力端子からの論
理信号を反転させるためのインバーター（７６）と、前
記インバーター（７６）及び前記出力ライン（６９）の
間に接続したＰＭＯＳトランジスター（７８）と、また
前記出力ライン（６９）及び前記第２ＮＯＲゲート（６
２）の出力端子の間に接続したＮＭＯＳトランジスター
（８０）を備える。
【００４３】前記インバーター（７６）は、半導体メモ
リー装置が読み取りモードにあり、前記第１及び第２入
力ライン（６１，６３）に“０”及び“１”の論理値を
有するデータが入力されない場合、前記第１ＮＯＲゲー
ト（６０）の出力論理信号と前記第２ＮＯＲゲート（６
２）の出力論理信号が相反する論理電圧を有するように
する。前記ＰＭＯＳトランジスター（７８）は前記イン
バーター（７４）からのロー論理の第２制御信号により
ターン−オンされ、前記インバーター（７６）から前記
出力ライン（６９）側に伝送されるハイ論理電圧を低減
させる。さらに前記ＮＭＯＳトランジスター（８０）は
前記第３ＮＯＲゲート（７２）からハイ論理の第１制御
信号により前記ＰＭＯＳトランジスター（５２）と同時
にターン−オンされる。また、前記ＮＭＯＳトランジス
ター（８０）は前記第２ＮＯＲゲート（６２）から前記
出力ライン（６９）側に伝送されたロー論理電圧を低減
させる。
リー装置が読み取りモードにあり、前記第１及び第２入
力ライン（６１，６３）に“０”及び“１”の論理値を
有するデータが入力されない場合、前記第１ＮＯＲゲー
ト（６０）の出力論理信号と前記第２ＮＯＲゲート（６
２）の出力論理信号が相反する論理電圧を有するように
する。前記ＰＭＯＳトランジスター（７８）は前記イン
バーター（７４）からのロー論理の第２制御信号により
ターン−オンされ、前記インバーター（７６）から前記
出力ライン（６９）側に伝送されるハイ論理電圧を低減
させる。さらに前記ＮＭＯＳトランジスター（８０）は
前記第３ＮＯＲゲート（７２）からハイ論理の第１制御
信号により前記ＰＭＯＳトランジスター（５２）と同時
にターン−オンされる。また、前記ＮＭＯＳトランジス
ター（８０）は前記第２ＮＯＲゲート（６２）から前記
出力ライン（６９）側に伝送されたロー論理電圧を低減
させる。
【００４４】結局、前記ＰＭＯＳトランジスター（７
８）及びＮＭＯＳトランジスター（８０）は前記インバ
ーター（７６）からハイ論理の電圧（Ｖh ）及び前記第
２ＮＯＲゲート（６２）からのロー論理の電圧（Ｖl ）
間の電圧差を分圧し、分圧された電圧差（Ｖdc）を前記
出力端子（６９）側に伝送する。前記分圧された電圧差
（Ｖdc）は次の式（４）によりＶcc／２の電圧レベルを
有するよう決定される。
８）及びＮＭＯＳトランジスター（８０）は前記インバ
ーター（７６）からハイ論理の電圧（Ｖh ）及び前記第
２ＮＯＲゲート（６２）からのロー論理の電圧（Ｖl ）
間の電圧差を分圧し、分圧された電圧差（Ｖdc）を前記
出力端子（６９）側に伝送する。前記分圧された電圧差
（Ｖdc）は次の式（４）によりＶcc／２の電圧レベルを
有するよう決定される。
【００４５】 Ｖdc＝Ｒ80・（Ｖh −Ｖl ）／（Ｒ78＋Ｒ80） … （４） 前記式（４）において、Ｒ78及びＲ80は前記ＰＭＯＳ及
びＮＭＯＳトランジスター（７８，８０）の抵抗値であ
る。また、前記ＰＭＯＳ及びＮＭＯＳトランジスター
（７８，８０）のチャンネル幅は前記分圧された電圧差
（Ｖdc）がＶcc／２の電圧レベルを有するよう適切に設
けられる。
びＮＭＯＳトランジスター（７８，８０）の抵抗値であ
る。また、前記ＰＭＯＳ及びＮＭＯＳトランジスター
（７８，８０）のチャンネル幅は前記分圧された電圧差
（Ｖdc）がＶcc／２の電圧レベルを有するよう適切に設
けられる。
【００４６】図７には従来のデータ出力バッファーより
発生する出力データ信号（８６）と対比することができ
るよう、前記本発明によるデータ出力バッファーより発
生する出力データ信号（８８）を示す。本発明による出
力データ信号（８８）において、Ｖccの電圧レベルのハ
イ論理からＶcc／２の電圧レベルの基準論理への転移及
びＧＮＤの電圧レベルのロー論理からＶcc／２の電圧レ
ベルの基準論理への転移が明確に発生する。しかし、従
来のデータ出力バッファーの出力データ信号において
は、Ｖccの電圧レベルのハイ論理からハイインピーダン
スの基準論理レベルへの転移とＧＮＤの電圧レベルのロ
ー論理からハイインピーダンスの基準論理レベルへの転
移が明確に発生されない。このような理由により、本発
明のデータ出力バッファーの出力信号（８８）は前記従
来のデータ出力バッファーの出力データ信号（８６）に
比べずっと小さい基準論理からハイ論理及びロー論理へ
の転移電圧幅を有する。さらに、本発明のデータ出力バ
ッファーの出力データ信号（８８）は従来のデータ出力
バッファーの出力データ信号（８６）に比べ時間（Ｔ
ｄ）程小さい基準論理からハイ論理及びロー論理への転
移期間を有す。
発生する出力データ信号（８６）と対比することができ
るよう、前記本発明によるデータ出力バッファーより発
生する出力データ信号（８８）を示す。本発明による出
力データ信号（８８）において、Ｖccの電圧レベルのハ
イ論理からＶcc／２の電圧レベルの基準論理への転移及
びＧＮＤの電圧レベルのロー論理からＶcc／２の電圧レ
ベルの基準論理への転移が明確に発生する。しかし、従
来のデータ出力バッファーの出力データ信号において
は、Ｖccの電圧レベルのハイ論理からハイインピーダン
スの基準論理レベルへの転移とＧＮＤの電圧レベルのロ
ー論理からハイインピーダンスの基準論理レベルへの転
移が明確に発生されない。このような理由により、本発
明のデータ出力バッファーの出力信号（８８）は前記従
来のデータ出力バッファーの出力データ信号（８６）に
比べずっと小さい基準論理からハイ論理及びロー論理へ
の転移電圧幅を有する。さらに、本発明のデータ出力バ
ッファーの出力データ信号（８８）は従来のデータ出力
バッファーの出力データ信号（８６）に比べ時間（Ｔ
ｄ）程小さい基準論理からハイ論理及びロー論理への転
移期間を有す。
【００４７】
【発明の効果】前述したように、本発明は基準論理電圧
をハイ論理及びロー論理の間の電圧レベルに設け、出力
データ信号よりハイ論理及びロー論理からの基準論理へ
の転移が明確に発生されるようにすることができる。ま
た、本発明は出力データ信号の基準論理からハイ論理及
びロー論理への転移電圧幅を低減させることができ、出
力データ信号の基準論理からハイ論理及びロー論理への
転移期間を短くすることができる。前記利点により、本
発明は半導体メモリー装置の読み取り速度を向上させ得
る利点を提供する。
をハイ論理及びロー論理の間の電圧レベルに設け、出力
データ信号よりハイ論理及びロー論理からの基準論理へ
の転移が明確に発生されるようにすることができる。ま
た、本発明は出力データ信号の基準論理からハイ論理及
びロー論理への転移電圧幅を低減させることができ、出
力データ信号の基準論理からハイ論理及びロー論理への
転移期間を短くすることができる。前記利点により、本
発明は半導体メモリー装置の読み取り速度を向上させ得
る利点を提供する。
【図１】本発明の一実施例によるデータ出力バッファー
の回路図である。
の回路図である。
【図２】図１及び図３に示された回路の各部分の出力波
形図である。
形図である。
【図３】本発明の第２実施例によるデータ出力バッファ
ーの回路図である。
ーの回路図である。
【図４】本発明の第３実施例によるデータ出力バッファ
ーの回路図である。
ーの回路図である。
【図５】図４及び図６に示された回路の各部分に対する
出力波形図である。
出力波形図である。
【図６】本発明の第４実施例によるデータ出力バッファ
ーの回路図である。
ーの回路図である。
【図７】従来のデータ出力バッファー及び本発明の実施
例によるデータ出力バッファーの出力データ信号を対比
するための波形図である。
例によるデータ出力バッファーの出力データ信号を対比
するための波形図である。
【図８】従来のデータ出力バッファーの回路図である。
【図９】図８に示された回路の各部分の出力波形図であ
る。
る。
【図１０】異なる構成の従来のデータ出力バッファーの
回路図である。
回路図である。
【図１１】図１０に示された各部分の出力波形図であ
る。
る。
３０，３２，４６，５０，７４，７６…インバーター、
３４，４８…ＮＡＮＤゲート、３６，６０，６２，７２
…ＮＯＲゲート、３８…プル−アップ用ＰＭＯＳトラン
ジスター、４０，６６…プル−ダウン用ＮＭＯＳトラン
ジスター、４２，５２，６８，７８…ＰＭＯＳトランジ
スター、４４，５４，７０，８０…ＮＭＯＳトランジス
ター、６４…プル−アップ用ＮＭＯＳトランジスター。
３４，４８…ＮＡＮＤゲート、３６，６０，６２，７２
…ＮＯＲゲート、３８…プル−アップ用ＰＭＯＳトラン
ジスター、４０，６６…プル−ダウン用ＮＭＯＳトラン
ジスター、４２，５２，６８，７８…ＰＭＯＳトランジ
スター、４４，５４，７０，８０…ＮＭＯＳトランジス
ター、６４…プル−アップ用ＮＭＯＳトランジスター。
Claims (8)
- 【請求項１】 真偽データを入力するための第１入力手
段と、 補数データを入力するための第２入力手段と、 第１電源及び出力ラインの間に接続され、前記第１入力
手段からの前記真偽データにより駆動される制御用プル
ーアップインピーダンス手段と、 第２電源及び前記出力ラインの間に接続され、前記第２
入力手段からの前記補数データにより駆動される制御用
プルーダウンインピーダンス手段と、 前記出力ラインに基準論理の電圧を供給するための基準
論理電圧発生手段と、 前記第１入力手段からの前記真偽データ及び前記第２入
力手段からの前記補数データにより、前記基準論理電圧
発生手段を前記制御用プルーアップインピーダンス手段
及び前記制御用プルーダウンインピーダンス手段と補完
的に駆動するための制御手段とを備えたことを特徴とす
るデータ出力バッファー。 - 【請求項２】 前記基準論理電圧発生手段が前記電源電
圧及び第２電源電圧の電位差を分圧し、前記分圧した電
位差を前記出力ラインに供給することを特徴とする請求
項１記載のデータ出力バッファー。 - 【請求項３】 前記基準論理電圧発生手段が、前記第１
電源及び前記出力ラインの間に接続し前記制御手段の制
御下に駆動される第１ＭＯＳトランジスターと、前記出
力ライン及び第２電源の間に接続し前記制御手段の制御
下に駆動される第２ＭＯＳトランジスターとを備えたこ
とを特徴とする請求項２記載のデータ出力バッファー。 - 【請求項４】 前記第１及び第２トランジスターがチャ
ンネル幅において同じ値を有することを特徴とする請求
項３記載のデータ出力バッファー。 - 【請求項５】 前記制御手段が、前記第１入力手段から
の前記真偽データ及び前記第２入力手段からの補数デー
タを論理調合し、論理調合された信号を前記第１及び第
２ＭＯＳトランジスターに供給するための論理演算素子
を備えたことを特徴とする請求項４記載のデータ出力バ
ッファー。 - 【請求項６】 前記基準論理電圧発生手段が、前記第１
入力手段からの真偽データの論理値を反転させるための
反転手段と、制御手段の制御下に前記反転手段及び前記
第２入力手段からの論理信号等の間の電圧差を分圧し、
分圧された電圧差信号を前記出力ラインに供給する制御
用分圧手段を備えたことを特徴とする請求項１記載のデ
ータ出力バッファー。 - 【請求項７】 前記制御用分圧手段が、前記反転素子及
び前記出力ラインの間に接続し前記制御手段の制御下に
駆動される第１ＭＯＳトランジスターと、前記出力ライ
ン及び第２入力手段の間に接続し前記制御手段の制御下
に駆動される第２ＭＯＳトランジスターとを備えたこと
を特徴とする請求項６記載のデータ出力バッファー。 - 【請求項８】 前記第１ＭＯＳトランジスターがＰ形Ｍ
ＯＳトランジスターであり、 前記第２ＭＯＳトランジスターがＮ形ＭＯＳトランジス
ターであり、 前記制御手段が、前記第１入力手段からの前記真偽デー
タ及び前記第２入力手段からの前記補数データを論理調
合し、論理調合された信号を前記第１ＭＯＳトランジス
ターに供給するための論理演算素子と、前記論理演算素
子からの前記論理演算された信号を反転させ反転された
論理演算信号を前記第２ＭＯＳトランジスターに供給す
るための第２反転手段とを備えたことを特徴とする請求
項７記載のデータ出力バッファー。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019920027075A KR960006911B1 (ko) | 1992-12-31 | 1992-12-31 | 데이타 출력버퍼 |
| KR92-27075 | 1992-12-31 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06318860A JPH06318860A (ja) | 1994-11-15 |
| JP2868990B2 true JP2868990B2 (ja) | 1999-03-10 |
Family
ID=19348227
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5338302A Expired - Fee Related JP2868990B2 (ja) | 1992-12-31 | 1993-12-28 | データ出力バッファー |
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| Country | Link |
|---|---|
| US (1) | US5617043A (ja) |
| JP (1) | JP2868990B2 (ja) |
| KR (1) | KR960006911B1 (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3045071B2 (ja) * | 1996-05-30 | 2000-05-22 | 日本電気株式会社 | 差動信号生成回路 |
| US6097220A (en) | 1997-06-11 | 2000-08-01 | Intel Corporation | Method and circuit for recycling charge |
| KR100298182B1 (ko) * | 1997-06-24 | 2001-08-07 | 박종섭 | 반도체메모리소자의출력버퍼 |
| US6072342A (en) * | 1997-08-11 | 2000-06-06 | Intel Corporation | Timed one-shot active termination device |
| US6130563A (en) * | 1997-09-10 | 2000-10-10 | Integrated Device Technology, Inc. | Output driver circuit for high speed digital signal transmission |
| JP3178666B2 (ja) * | 1998-02-03 | 2001-06-25 | 日本電気株式会社 | ダイナミック型駆動回路 |
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| JP3415444B2 (ja) * | 1998-06-12 | 2003-06-09 | Ｎｅｃエレクトロニクス株式会社 | クロック制御方法および回路 |
| JP4198792B2 (ja) * | 1998-08-31 | 2008-12-17 | テキサス インスツルメンツ インコーポレイテツド | 信号線駆動回路 |
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| US6169419B1 (en) | 1998-09-10 | 2001-01-02 | Intel Corporation | Method and apparatus for reducing standby leakage current using a transistor stack effect |
| US20020000872A1 (en) | 1998-09-11 | 2002-01-03 | Yibin Ye | Method and apparatus for reducing standby leakage current using a leakage control transistor that receives boosted gate drive during an active mode |
| US6218857B1 (en) * | 1998-11-24 | 2001-04-17 | Vantis Corporation | Variable sized line driving amplifiers for input/output blocks (IOBs) in FPGA integrated circuits |
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| DE10059513B4 (de) | 2000-11-30 | 2008-05-08 | Qimonda Ag | Verfahren und Schaltungsanordnung zum Ansteuern eines Datentreibers |
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| KR101825114B1 (ko) * | 2011-11-07 | 2018-03-14 | 삼성전자주식회사 | 출력 버퍼와 상기 출력 버퍼를 포함하는 장치들 |
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| JPS63112893A (ja) * | 1986-10-28 | 1988-05-17 | Mitsubishi Electric Corp | 半導体集積回路 |
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-
1992
- 1992-12-31 KR KR1019920027075A patent/KR960006911B1/ko not_active IP Right Cessation
-
1993
- 1993-12-28 JP JP5338302A patent/JP2868990B2/ja not_active Expired - Fee Related
-
1995
- 1995-12-20 US US08/575,234 patent/US5617043A/en not_active Expired - Lifetime
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4983860A (en) | 1988-04-12 | 1991-01-08 | Samsung Electronics Co., Ltd. | Data output buffer for use in semiconductor device |
Also Published As
| Publication number | Publication date |
|---|---|
| US5617043A (en) | 1997-04-01 |
| KR940017201A (ko) | 1994-07-26 |
| KR960006911B1 (ko) | 1996-05-25 |
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