JP3077840B2 - 半導体集積回路の出力バッファ - Google Patents
半導体集積回路の出力バッファInfo
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- JP3077840B2 JP3077840B2 JP04004226A JP422692A JP3077840B2 JP 3077840 B2 JP3077840 B2 JP 3077840B2 JP 04004226 A JP04004226 A JP 04004226A JP 422692 A JP422692 A JP 422692A JP 3077840 B2 JP3077840 B2 JP 3077840B2
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Description
【０００１】
【産業上の利用分野】本発明は、半導体集積回路の出力
バッファに関し、特に、大電流駆動及び高速動作をする
半導体集積回路の出力バッファに関する。
バッファに関し、特に、大電流駆動及び高速動作をする
半導体集積回路の出力バッファに関する。
【０００２】
【従来の技術】従来、半導体集積回路の出力バッファと
しては、図５に示す回路がある。図５に示す半導体集積
回路の出力バッファは、入力信号Ｉ51を入力して、イン
バータ50で構成する駆動回路Ｇ51により、第１の電源
（以下Ｖddと記す）とソースが接続され出力端子Ｏ51と
ドレインが接続されるＰチャンネルＭＯＳトランジスタ
Ｐ50と、第２の電源（以下ＧＮＤと記す）とソースが接
続され出力端子Ｏ51とドレインが接続されるＮチャンネ
ルＭＯＳトランジスタＮ50とを相補的に切り換え、出力
端子Ｏ51を介して負荷を駆動する。駆動回路Ｇ51を構成
するＭＯＳトランジスタ，ＰチャンネルＭＯＳトランジ
スタＰ50及びＮチャンネルＭＯＳトランジスタＮ50の幾
何学的寸法は、入力信号Ｉ51の変化時に対する出力端子
Ｏ51における電圧レベルの変化時の時間差である遅延時
間と電流駆動能力との仕様を満たすように決定される。
しては、図５に示す回路がある。図５に示す半導体集積
回路の出力バッファは、入力信号Ｉ51を入力して、イン
バータ50で構成する駆動回路Ｇ51により、第１の電源
（以下Ｖddと記す）とソースが接続され出力端子Ｏ51と
ドレインが接続されるＰチャンネルＭＯＳトランジスタ
Ｐ50と、第２の電源（以下ＧＮＤと記す）とソースが接
続され出力端子Ｏ51とドレインが接続されるＮチャンネ
ルＭＯＳトランジスタＮ50とを相補的に切り換え、出力
端子Ｏ51を介して負荷を駆動する。駆動回路Ｇ51を構成
するＭＯＳトランジスタ，ＰチャンネルＭＯＳトランジ
スタＰ50及びＮチャンネルＭＯＳトランジスタＮ50の幾
何学的寸法は、入力信号Ｉ51の変化時に対する出力端子
Ｏ51における電圧レベルの変化時の時間差である遅延時
間と電流駆動能力との仕様を満たすように決定される。
【０００３】図６は、従来の半導体集積回路の出力バッ
ファを示すもう一つの例である。図６に示す従来の半導
体集積回路の出力バッファは、データバス等における双
方向入力回路に用いられる。図６に示す従来の半導体集
積回路の出力バッファにおける図５に示す出力バッファ
との相違は、出力制御入力信号Ｅ61により、Ｐチャンネ
ルＭＯＳトランジスタＰ60又はＮチャンネルＭＯＳトラ
ンジスタＮ60のどちらか一方が導通状態となるドライブ
状態と、その両方のトランジスタが非導通状態となるハ
イ・インピーダンス状態とに切り換えることである。ま
た、回路構成上の相違は、駆動回路Ｇ61においてインバ
ータ60，ＮＡＮＤゲート67及びＮＯＲゲート68が用いら
れ、これにより前記ドライブ状態と非導通状態との切り
換えを実現している。
ファを示すもう一つの例である。図６に示す従来の半導
体集積回路の出力バッファは、データバス等における双
方向入力回路に用いられる。図６に示す従来の半導体集
積回路の出力バッファにおける図５に示す出力バッファ
との相違は、出力制御入力信号Ｅ61により、Ｐチャンネ
ルＭＯＳトランジスタＰ60又はＮチャンネルＭＯＳトラ
ンジスタＮ60のどちらか一方が導通状態となるドライブ
状態と、その両方のトランジスタが非導通状態となるハ
イ・インピーダンス状態とに切り換えることである。ま
た、回路構成上の相違は、駆動回路Ｇ61においてインバ
ータ60，ＮＡＮＤゲート67及びＮＯＲゲート68が用いら
れ、これにより前記ドライブ状態と非導通状態との切り
換えを実現している。
【０００４】
【発明が解決しようとする課題】しかしながら、上記従
来の半導体集積回路の出力バッファでは、高速動作及び
大電流駆動の要求に対して、出力バッファを構成するＭ
ＯＳトランジスタの幾何学的寸法を調節することにより
ソース・ドレイン間抵抗を小さくすることで対応してい
る。このため、上記従来の半導体集積回路の出力バッフ
ァでは、出力端子において発生するノイズが電源に対し
て電位変化を与えるという問題点と、その出力バッファ
における導通状態にあるＭＯＳトランジスタのソース・
ドレイン間抵抗が小さいため、電源の電位変化の影響を
容易に受けて出力端子にノイズが発生し、その出力バッ
ファを有する半導体集積回路を誤動作させてしまうとい
う問題点とがある。
来の半導体集積回路の出力バッファでは、高速動作及び
大電流駆動の要求に対して、出力バッファを構成するＭ
ＯＳトランジスタの幾何学的寸法を調節することにより
ソース・ドレイン間抵抗を小さくすることで対応してい
る。このため、上記従来の半導体集積回路の出力バッフ
ァでは、出力端子において発生するノイズが電源に対し
て電位変化を与えるという問題点と、その出力バッファ
における導通状態にあるＭＯＳトランジスタのソース・
ドレイン間抵抗が小さいため、電源の電位変化の影響を
容易に受けて出力端子にノイズが発生し、その出力バッ
ファを有する半導体集積回路を誤動作させてしまうとい
う問題点とがある。
【０００５】本発明はかかる問題点に鑑みてなされたも
のであって、高速動作及び大電流駆動時において、出力
端子における電源へのノイズの発生を低減することがで
きて、かつ、共有する電源において発生したノイズの影
響を受け難い半導体集積回路の出力バッファを提供する
ことを目的とする。
のであって、高速動作及び大電流駆動時において、出力
端子における電源へのノイズの発生を低減することがで
きて、かつ、共有する電源において発生したノイズの影
響を受け難い半導体集積回路の出力バッファを提供する
ことを目的とする。
【０００６】
【課題を解決するための手段】本発明に係る半導体集積
回路の出力バッファは、第１の電源と出力端子との間に
ソースドレイン電流路が設けられる第１のＰチャンネル
ＭＯＳトランジスタと、第２の電源と出力端子との間に
ソースドレイン電流路が設けられる第１のＮチャンネル
ＭＯＳトランジスタとを有して出力端子に接続される負
荷を入力信号に応じて駆動する半導体集積回路の出力バ
ッファにおいて、第１のＰチャンネルＭＯＳトランジス
タに対して並列にソースドレイン電流路が接続された第
２のＰチャンネルＭＯＳトランジスタと、第１のＮチャ
ンネルＭＯＳトランジスタに対して並列にソースドレイ
ン電流路が接続された第２のＮチャンネルＭＯＳトラン
ジスタと、第２のＰチャンネルＭＯＳトランジスタのゲ
ートに接続され入力した第１の制御信号により入力信号
の第１の論理レベルから第２の論理電圧レベルへの変化
時にロウ・パルスを発生する回路と入力信号を遅延し電
圧レベルを反転する遅延回路とを切り換える第１の補助
駆動回路と、第２のＮチャンネルＭＯＳトランジスタの
ゲートに接続され入力した第２の制御信号により入力信
号の第１の論理レベルから第２の論理電圧レベルへの変
化時にハイ・パルスを発生する回路と入力信号を遅延し
電圧レベルを反転する遅延回路とを切り換える第２の補
助駆動回路とを有する。
回路の出力バッファは、第１の電源と出力端子との間に
ソースドレイン電流路が設けられる第１のＰチャンネル
ＭＯＳトランジスタと、第２の電源と出力端子との間に
ソースドレイン電流路が設けられる第１のＮチャンネル
ＭＯＳトランジスタとを有して出力端子に接続される負
荷を入力信号に応じて駆動する半導体集積回路の出力バ
ッファにおいて、第１のＰチャンネルＭＯＳトランジス
タに対して並列にソースドレイン電流路が接続された第
２のＰチャンネルＭＯＳトランジスタと、第１のＮチャ
ンネルＭＯＳトランジスタに対して並列にソースドレイ
ン電流路が接続された第２のＮチャンネルＭＯＳトラン
ジスタと、第２のＰチャンネルＭＯＳトランジスタのゲ
ートに接続され入力した第１の制御信号により入力信号
の第１の論理レベルから第２の論理電圧レベルへの変化
時にロウ・パルスを発生する回路と入力信号を遅延し電
圧レベルを反転する遅延回路とを切り換える第１の補助
駆動回路と、第２のＮチャンネルＭＯＳトランジスタの
ゲートに接続され入力した第２の制御信号により入力信
号の第１の論理レベルから第２の論理電圧レベルへの変
化時にハイ・パルスを発生する回路と入力信号を遅延し
電圧レベルを反転する遅延回路とを切り換える第２の補
助駆動回路とを有する。
【０００７】
【作用】本発明に係る半導体集積回路の出力バッファに
おいては、第１のＰチャンネルＭＯＳトランジスタに対
して並列に接続された第２のＰチャンネルＭＯＳトラン
ジスタと、前記第１のＮチャンネルＭＯＳトランジスタ
に対して並列に接続された第２のＮチャンネルＭＯＳト
ランジスタとを第１の補助駆動回路及び第２の補助駆動
回路により、制御信号に応じて制御する。そして、第２
のＰチャンネルＭＯＳトランジスタ及び第２のＮチャン
ネルＭＯＳトランジスタは、それぞれ入力信号の変化時
に対応して導通期間が制御される。これにより、本発明
に係る半導体集積回路の出力バッファは、高速動作時の
定常状態において共有する電源で発生したノイズの影響
を受け難くすることができ、また、大電流駆動時におけ
る出力変化による電源へのノイズの発生を低減すること
ができる。
おいては、第１のＰチャンネルＭＯＳトランジスタに対
して並列に接続された第２のＰチャンネルＭＯＳトラン
ジスタと、前記第１のＮチャンネルＭＯＳトランジスタ
に対して並列に接続された第２のＮチャンネルＭＯＳト
ランジスタとを第１の補助駆動回路及び第２の補助駆動
回路により、制御信号に応じて制御する。そして、第２
のＰチャンネルＭＯＳトランジスタ及び第２のＮチャン
ネルＭＯＳトランジスタは、それぞれ入力信号の変化時
に対応して導通期間が制御される。これにより、本発明
に係る半導体集積回路の出力バッファは、高速動作時の
定常状態において共有する電源で発生したノイズの影響
を受け難くすることができ、また、大電流駆動時におけ
る出力変化による電源へのノイズの発生を低減すること
ができる。
【０００８】
【実施例】次に、本発明の実施例について添付の図面を
参照して説明する。
参照して説明する。
【０００９】図１は、本発明の第１の実施例に係る半導
体集積回路の出力バッファを示す回路図である。図１に
示すように、電源ＶddとＧＮＤとの間には、第１の出力
回路を構成するＰチャンネルＭＯＳトランジスタＰ10と
ＮチャンネルＭＯＳトランジスタＮ10とが直列に接続さ
れている。ＰチャンネルＭＯＳトランジスタＰ10及びＮ
チャンネルＭＯＳトランジスタＮ10には、インバータ10
からなる駆動回路Ｇ11を介してそれぞれ入力信号Ｉ11が
与えられる。
体集積回路の出力バッファを示す回路図である。図１に
示すように、電源ＶddとＧＮＤとの間には、第１の出力
回路を構成するＰチャンネルＭＯＳトランジスタＰ10と
ＮチャンネルＭＯＳトランジスタＮ10とが直列に接続さ
れている。ＰチャンネルＭＯＳトランジスタＰ10及びＮ
チャンネルＭＯＳトランジスタＮ10には、インバータ10
からなる駆動回路Ｇ11を介してそれぞれ入力信号Ｉ11が
与えられる。
【００１０】一方、ＰチャンネルＭＯＳトランジスタＰ
10及びＮチャンネルＭＯＳトランジスタＮ10には、第２
の出力回路を構成するＰチャンネルＭＯＳトランジスタ
Ｐ11とＮチャンネルＭＯＳトランジスタＮ11との直列接
続回路が並列に接続される。ＰチャンネルＭＯＳトラン
ジスタＰ11のゲートには、本第１の実施例に係る半導体
集積回路の出力バッファの内部又は外部より入力する制
御信号Ｍ11により、入力信号Ｉ11における立ち上がり変
化時のみＰチャンネルＭＯＳトランジスタＰ11を導通状
態にさせるロウ・パルス発生回路と、入力信号Ｉ11にお
ける立ち上がり変化後にＰチャンネルＭＯＳトランジス
タＰ11を導通状態にさせる立ち下がり遅延回路とに切り
換えられる補助駆動回路Ｇ12の出力端子が接続されてい
る。補助駆動回路Ｇ12は、入力信号Ｉ11を遅延させる２
個のインバータの直列接続回路であるインバータ1と、
このインバータ1の出力と制御信号Ｍ11とを入力する排
他的論理和回路であるＥＸＯＲゲート3と、このＥＸＯ
Ｒゲート3の出力と入力信号Ｉ11とを入力するＮＡＮＤ
ゲート5とにより構成されている。
10及びＮチャンネルＭＯＳトランジスタＮ10には、第２
の出力回路を構成するＰチャンネルＭＯＳトランジスタ
Ｐ11とＮチャンネルＭＯＳトランジスタＮ11との直列接
続回路が並列に接続される。ＰチャンネルＭＯＳトラン
ジスタＰ11のゲートには、本第１の実施例に係る半導体
集積回路の出力バッファの内部又は外部より入力する制
御信号Ｍ11により、入力信号Ｉ11における立ち上がり変
化時のみＰチャンネルＭＯＳトランジスタＰ11を導通状
態にさせるロウ・パルス発生回路と、入力信号Ｉ11にお
ける立ち上がり変化後にＰチャンネルＭＯＳトランジス
タＰ11を導通状態にさせる立ち下がり遅延回路とに切り
換えられる補助駆動回路Ｇ12の出力端子が接続されてい
る。補助駆動回路Ｇ12は、入力信号Ｉ11を遅延させる２
個のインバータの直列接続回路であるインバータ1と、
このインバータ1の出力と制御信号Ｍ11とを入力する排
他的論理和回路であるＥＸＯＲゲート3と、このＥＸＯ
Ｒゲート3の出力と入力信号Ｉ11とを入力するＮＡＮＤ
ゲート5とにより構成されている。
【００１１】ＮチャンネルＭＯＳトランジスタＮ11のゲ
ートには、本第１の実施例に係る半導体集積回路の出力
バッファの内部又は外部より入力する制御信号Ｍ10によ
り、入力信号Ｉ11における立ち下がり変化時のみＮチャ
ンネルＭＯＳトランジスタＮ11を導通状態にさせるハイ
・パルス発生回路と、入力信号Ｉ11における立ち下がり
変化後にＮチャンネルＭＯＳトランジスタＮ11を導通状
態にさせる立ち上がり遅延回路とに切り換えられる補助
駆動回路Ｇ13の出力端子が接続されている。補助駆動回
路Ｇ13は、入力信号Ｉ11を遅延させる２個のインバータ
の直列接続回路であるインバータ2と、このインバータ2
の出力と制御信号Ｍ10とを入力する排他的論理和回路で
あるＥＸＯＲゲート4と、このＥＸＯＲゲート4の出力と
入力信号Ｉ11とを入力するＮＯＲゲート6とにより構成
されている。
ートには、本第１の実施例に係る半導体集積回路の出力
バッファの内部又は外部より入力する制御信号Ｍ10によ
り、入力信号Ｉ11における立ち下がり変化時のみＮチャ
ンネルＭＯＳトランジスタＮ11を導通状態にさせるハイ
・パルス発生回路と、入力信号Ｉ11における立ち下がり
変化後にＮチャンネルＭＯＳトランジスタＮ11を導通状
態にさせる立ち上がり遅延回路とに切り換えられる補助
駆動回路Ｇ13の出力端子が接続されている。補助駆動回
路Ｇ13は、入力信号Ｉ11を遅延させる２個のインバータ
の直列接続回路であるインバータ2と、このインバータ2
の出力と制御信号Ｍ10とを入力する排他的論理和回路で
あるＥＸＯＲゲート4と、このＥＸＯＲゲート4の出力と
入力信号Ｉ11とを入力するＮＯＲゲート6とにより構成
されている。
【００１２】次に、上述の如く構成された本発明の第１
の実施例に係る半導体集積回路の出力バッファの動作に
ついて説明する。図２は、図１に示す本発明の第１の実
施例に係る半導体集積回路の動作を示すタイミング図で
ある。先ず、制御信号Ｍ10及びＭ11を共にハイレベルと
して、補助駆動回路Ｇ12及びＧ13がパルス発生回路とし
て動作することのみを許可する。そして、入力信号Ｉ11
がＧＮＤレベルからＶddレベルに変化すると、駆動回路
Ｇ11によりＭＯＳトランジスタＰ10及びＮ10のゲート電
位がＧＮＤレベルに変化するので、ＰチャンネルＭＯＳ
トランジスタＰ10は導通状態に、ＮチャンネルＭＯＳト
ランジスタＮ10は非導通状態になる。同時に、補助駆動
回路Ｇ12によりＰチャンネルＭＯＳトランジスタＰ11の
ゲート電位がＧＮＤレベルに変化するので、Ｐチャンネ
ルＭＯＳトランジスタＰ11は導通状態になる。従って、
ＰチャンネルＭＯＳトランジスタＰ10，Ｐ11により出力
端子Ｏ11に接続された負荷は急速に充電されて、この出
力信号は高速に立ち上がる。
の実施例に係る半導体集積回路の出力バッファの動作に
ついて説明する。図２は、図１に示す本発明の第１の実
施例に係る半導体集積回路の動作を示すタイミング図で
ある。先ず、制御信号Ｍ10及びＭ11を共にハイレベルと
して、補助駆動回路Ｇ12及びＧ13がパルス発生回路とし
て動作することのみを許可する。そして、入力信号Ｉ11
がＧＮＤレベルからＶddレベルに変化すると、駆動回路
Ｇ11によりＭＯＳトランジスタＰ10及びＮ10のゲート電
位がＧＮＤレベルに変化するので、ＰチャンネルＭＯＳ
トランジスタＰ10は導通状態に、ＮチャンネルＭＯＳト
ランジスタＮ10は非導通状態になる。同時に、補助駆動
回路Ｇ12によりＰチャンネルＭＯＳトランジスタＰ11の
ゲート電位がＧＮＤレベルに変化するので、Ｐチャンネ
ルＭＯＳトランジスタＰ11は導通状態になる。従って、
ＰチャンネルＭＯＳトランジスタＰ10，Ｐ11により出力
端子Ｏ11に接続された負荷は急速に充電されて、この出
力信号は高速に立ち上がる。
【００１３】一方、入力信号Ｉ11がＶddレベルからＧＮ
Ｄレベルに変化すると、駆動回路Ｇ11によりＭＯＳトラ
ンジスタＰ10及びＮ10のゲート電位がＶddレベルに変化
するので、ＰチャンネルＭＯＳトランジスタＰ10は非導
通状態に、ＮチャンネルＭＯＳトランジスタＮ10は導通
状態になる。同時に、補助駆動回路Ｇ13によりＮチャン
ネルＭＯＳトランジスタＮ11のゲート電位がＶddレベル
に変化するので、ＮチャンネルＭＯＳトランジスタＮ11
は導通状態になる。従って、ＮチャンネルＭＯＳトラン
ジスタＮ10，Ｎ11により出力端子Ｏ11に接続された負荷
は急速に放電されて、この出力信号は高速に立ち下が
る。
Ｄレベルに変化すると、駆動回路Ｇ11によりＭＯＳトラ
ンジスタＰ10及びＮ10のゲート電位がＶddレベルに変化
するので、ＰチャンネルＭＯＳトランジスタＰ10は非導
通状態に、ＮチャンネルＭＯＳトランジスタＮ10は導通
状態になる。同時に、補助駆動回路Ｇ13によりＮチャン
ネルＭＯＳトランジスタＮ11のゲート電位がＶddレベル
に変化するので、ＮチャンネルＭＯＳトランジスタＮ11
は導通状態になる。従って、ＮチャンネルＭＯＳトラン
ジスタＮ10，Ｎ11により出力端子Ｏ11に接続された負荷
は急速に放電されて、この出力信号は高速に立ち下が
る。
【００１４】上記により、本第１の実施例に係る半導体
集積回路の出力バッファは、高速動作ができ、更に、高
速動作時の定常状態において共有する電源で発生したノ
イズの影響を受け難くい出力バッファとなる。
集積回路の出力バッファは、高速動作ができ、更に、高
速動作時の定常状態において共有する電源で発生したノ
イズの影響を受け難くい出力バッファとなる。
【００１５】次に、制御信号Ｍ10及びＭ11を共にロウレ
ベルとして、補助駆動回路Ｇ12及びＧ13が遅延回路とし
て動作することのみを許可する。そして、入力信号Ｉ11
がＧＮＤレベルからＶddレベルに変化すると、駆動回路
Ｇ11によりＭＯＳトランジスタＰ10及びＮ10のゲート電
位がＧＮＤレベルに変化するので、ＰチャンネルＭＯＳ
トランジスタＰ10は導通状態に、ＮチャンネルＭＯＳト
ランジスタＮ10は非導通状態になる。このとき、補助駆
動回路Ｇ12によりＰチャンネルＭＯＳトランジスタＰ11
のゲート電位がＰチャンネルＭＯＳトランジスタＰ10の
ゲート電位の変化時よりも遅れてＧＮＤレベルに変化す
るので、ＰチャンネルＭＯＳトランジスタＰ10とＰ11と
の導通期間にずれが生じて、出力端子Ｏ11に接続された
負荷は急速には充電されず、この出力信号はゆっくりと
立ち上がる。
ベルとして、補助駆動回路Ｇ12及びＧ13が遅延回路とし
て動作することのみを許可する。そして、入力信号Ｉ11
がＧＮＤレベルからＶddレベルに変化すると、駆動回路
Ｇ11によりＭＯＳトランジスタＰ10及びＮ10のゲート電
位がＧＮＤレベルに変化するので、ＰチャンネルＭＯＳ
トランジスタＰ10は導通状態に、ＮチャンネルＭＯＳト
ランジスタＮ10は非導通状態になる。このとき、補助駆
動回路Ｇ12によりＰチャンネルＭＯＳトランジスタＰ11
のゲート電位がＰチャンネルＭＯＳトランジスタＰ10の
ゲート電位の変化時よりも遅れてＧＮＤレベルに変化す
るので、ＰチャンネルＭＯＳトランジスタＰ10とＰ11と
の導通期間にずれが生じて、出力端子Ｏ11に接続された
負荷は急速には充電されず、この出力信号はゆっくりと
立ち上がる。
【００１６】一方、入力信号Ｉ11がＶddレベルからＧＮ
Ｄレベルに変化すると、駆動回路Ｇ11によりＭＯＳトラ
ンジスタＰ10及びＮ10のゲート電位がＶddレベルに変化
するので、ＰチャンネルＭＯＳトランジスタＰ10は非導
通状態に、ＮチャンネルＭＯＳトランジスタＮ10は導通
状態になる。このとき、補助駆動回路Ｇ13によりＮチャ
ンネルＭＯＳトランジスタＮ11のゲート電位がＮチャン
ネルＭＯＳトランジスタＮ10のゲート電位の変化時より
も遅れてＶddレベルに変化するので、ＮチャンネルＭＯ
ＳトランジスタＮ10とＮ11との導通期間にずれが生じ
て、出力端子Ｏ11に接続された負荷は急速には放電され
ず、この出力信号はゆっくりと立ち下がる。
Ｄレベルに変化すると、駆動回路Ｇ11によりＭＯＳトラ
ンジスタＰ10及びＮ10のゲート電位がＶddレベルに変化
するので、ＰチャンネルＭＯＳトランジスタＰ10は非導
通状態に、ＮチャンネルＭＯＳトランジスタＮ10は導通
状態になる。このとき、補助駆動回路Ｇ13によりＮチャ
ンネルＭＯＳトランジスタＮ11のゲート電位がＮチャン
ネルＭＯＳトランジスタＮ10のゲート電位の変化時より
も遅れてＶddレベルに変化するので、ＮチャンネルＭＯ
ＳトランジスタＮ10とＮ11との導通期間にずれが生じ
て、出力端子Ｏ11に接続された負荷は急速には放電され
ず、この出力信号はゆっくりと立ち下がる。
【００１７】上記により、本第１の実施例に係る半導体
集積回路の出力バッファは、大電流駆動時における出力
変化による電源へのノイズの発生を低減することができ
る。図３は、本発明の第２の実施例に係る半導体集積回
路の出力バッファを示す回路図である。図４は、図３に
示す本発明の第２の実施例に係る半導体集積回路の動作
を示すタイミング図である。本第２の実施例は、基本的
な構成において図１に示す第１の実施例と同様である。
本第２の実施例において第１の実施例と異なる主な構成
は、ＮＡＮＤゲート37で構成されＰチャンネルＭＯＳト
ランジスタＰ30を駆動する駆動回路Ｇ31と、ＮＯＲゲー
ト38とインバータ30で構成されＮチャンネルＭＯＳトラ
ンジスタＮ30を駆動する駆動回路Ｇ32とが構成されてい
る部分である。そして、駆動回路Ｇ31及びＧ32には、制
御信号Ｅ21が入力される。
集積回路の出力バッファは、大電流駆動時における出力
変化による電源へのノイズの発生を低減することができ
る。図３は、本発明の第２の実施例に係る半導体集積回
路の出力バッファを示す回路図である。図４は、図３に
示す本発明の第２の実施例に係る半導体集積回路の動作
を示すタイミング図である。本第２の実施例は、基本的
な構成において図１に示す第１の実施例と同様である。
本第２の実施例において第１の実施例と異なる主な構成
は、ＮＡＮＤゲート37で構成されＰチャンネルＭＯＳト
ランジスタＰ30を駆動する駆動回路Ｇ31と、ＮＯＲゲー
ト38とインバータ30で構成されＮチャンネルＭＯＳトラ
ンジスタＮ30を駆動する駆動回路Ｇ32とが構成されてい
る部分である。そして、駆動回路Ｇ31及びＧ32には、制
御信号Ｅ21が入力される。
【００１８】また、本第２の実施例では、Ｐチャンネル
ＭＯＳトランジスタＰ31を駆動する補助駆動回路Ｇ33
は、３入力ＮＡＮＤゲート35，２個のインバータの直列
接続回路であるインバータ31及びＥＸＯＲゲート32によ
り構成され、ＮＡＮＤゲート35には制御信号Ｅ21が入力
される。ＮチャンネルＭＯＳトランジスタＮ31を駆動す
る駆動回路Ｇ34は、３入力ＮＯＲゲート36，２個のイン
バータの直列接続回路であるインバータ32及びＥＸＯＲ
ゲート34により構成され、ＮＯＲゲート36にはインバー
タ30を介して制御信号Ｅ21の反転信号が入力される。
ＭＯＳトランジスタＰ31を駆動する補助駆動回路Ｇ33
は、３入力ＮＡＮＤゲート35，２個のインバータの直列
接続回路であるインバータ31及びＥＸＯＲゲート32によ
り構成され、ＮＡＮＤゲート35には制御信号Ｅ21が入力
される。ＮチャンネルＭＯＳトランジスタＮ31を駆動す
る駆動回路Ｇ34は、３入力ＮＯＲゲート36，２個のイン
バータの直列接続回路であるインバータ32及びＥＸＯＲ
ゲート34により構成され、ＮＯＲゲート36にはインバー
タ30を介して制御信号Ｅ21の反転信号が入力される。
【００１９】本第２の実施例によれば、制御信号Ｅ21が
Ｖddレベルの場合は、前述した第１の実施例と同様の動
作をし、制御信号Ｅ21がＧＮＤレベルの場合は、Ｐチャ
ンネルＭＯＳトランジスタＰ30，Ｐ31及びＮチャンネル
ＭＯＳトランジスタＮ30，Ｎ31が全て非導通状態とな
る。従って、本第２の実施例に係る半導体集積回路の出
力バッファは、第１の実施例に係る半導体集積回路の出
力バッファと同様に高速動作ができ、更に、高速動作時
の定常状態において共有する電源で発生したノイズの影
響を受けにくく、大電流駆動時における出力変化による
電源へのノイズの発生を低減することができると共に、
制御信号Ｅ21のみにより出力端子Ｏ31をハイ・インピー
ダンス状態にすることができる。これにより、本第２の
実施例に係る半導体集積回路の出力バッファは、データ
バス等における双方向入力回路に用いることができる。
Ｖddレベルの場合は、前述した第１の実施例と同様の動
作をし、制御信号Ｅ21がＧＮＤレベルの場合は、Ｐチャ
ンネルＭＯＳトランジスタＰ30，Ｐ31及びＮチャンネル
ＭＯＳトランジスタＮ30，Ｎ31が全て非導通状態とな
る。従って、本第２の実施例に係る半導体集積回路の出
力バッファは、第１の実施例に係る半導体集積回路の出
力バッファと同様に高速動作ができ、更に、高速動作時
の定常状態において共有する電源で発生したノイズの影
響を受けにくく、大電流駆動時における出力変化による
電源へのノイズの発生を低減することができると共に、
制御信号Ｅ21のみにより出力端子Ｏ31をハイ・インピー
ダンス状態にすることができる。これにより、本第２の
実施例に係る半導体集積回路の出力バッファは、データ
バス等における双方向入力回路に用いることができる。
【００２０】
【発明の効果】以上説明したように本発明に係る半導体
集積回路の出力バッファによれば、半導体集積回路の内
部又は外部より制御信号を入力することによって、高速
動作時の定常状態において共有する電源で発生したノイ
ズの影響を受け難くすることができ、また、大電流駆動
時における出力変化による電源へのノイズの発生を低減
することができる。
集積回路の出力バッファによれば、半導体集積回路の内
部又は外部より制御信号を入力することによって、高速
動作時の定常状態において共有する電源で発生したノイ
ズの影響を受け難くすることができ、また、大電流駆動
時における出力変化による電源へのノイズの発生を低減
することができる。
【図１】本発明の第１の実施例に係る半導体集積回路の
出力バッファを示す回路図である。
出力バッファを示す回路図である。
【図２】図１に示す本発明の第１の実施例に係る半導体
集積回路の動作を示すタイミング図である。
集積回路の動作を示すタイミング図である。
【図３】本発明の第２の実施例に係る半導体集積回路の
出力バッファを示す回路図である。
出力バッファを示す回路図である。
【図４】図３に示す本発明の第２の実施例に係る半導体
集積回路の動作を示すタイミング図である。
集積回路の動作を示すタイミング図である。
【図５】従来の半導体集積回路の出力バッファの一例を
示す回路図である。
示す回路図である。
【図６】従来の半導体集積回路の出力バッファであるも
う一つの例を示す回路図である。
う一つの例を示す回路図である。
Ｐ10，Ｐ11，Ｐ30，Ｐ31，Ｐ50，Ｐ60；ＰチャンネルＭ
ＯＳトランジスタ Ｎ10，Ｎ11，Ｎ30，Ｎ31，Ｎ50，Ｎ60；ＮチャンネルＭ
ＯＳトランジスタ Ｇ11，Ｇ31，Ｇ32，Ｇ51，Ｇ61；駆動回路 Ｇ12，Ｇ13，Ｇ33，Ｇ34；補助駆動回路 Ｉ11，Ｉ31，Ｉ51，Ｉ61；入力信号 Ｏ11，Ｏ31，Ｏ51，Ｏ61；出力端子 Ｅ31，Ｅ61，Ｍ10，Ｍ11，Ｍ30，Ｍ31；制御信号
ＯＳトランジスタ Ｎ10，Ｎ11，Ｎ30，Ｎ31，Ｎ50，Ｎ60；ＮチャンネルＭ
ＯＳトランジスタ Ｇ11，Ｇ31，Ｇ32，Ｇ51，Ｇ61；駆動回路 Ｇ12，Ｇ13，Ｇ33，Ｇ34；補助駆動回路 Ｉ11，Ｉ31，Ｉ51，Ｉ61；入力信号 Ｏ11，Ｏ31，Ｏ51，Ｏ61；出力端子 Ｅ31，Ｅ61，Ｍ10，Ｍ11，Ｍ30，Ｍ31；制御信号
Claims (1)
- 【請求項１】 第１の電源と出力端子との間にソースド
レイン電流路が設けられる第１のＰチャンネルＭＯＳト
ランジスタと、第２の電源と前記出力端子との間にソー
スドレイン電流路が設けられる第１のＮチャンネルＭＯ
Ｓトランジスタとを有して前記出力端子に接続される負
荷を入力信号に応じて駆動する半導体集積回路の出力バ
ッファにおいて、前記第１のＰチャンネルＭＯＳトラン
ジスタに対して並列にソースドレイン電流路が接続され
た第２のＰチャンネルＭＯＳトランジスタと、前記第１
のＮチャンネルＭＯＳトランジスタに対して並列にソー
スドレイン電流路が接続された第２のＮチャンネルＭＯ
Ｓトランジスタと、前記第２のＰチャンネルＭＯＳトラ
ンジスタのゲートに接続され入力した第１の制御信号に
より前記入力信号の第１の論理レベルから第２の論理電
圧レベルへの変化時にロウ・パルスを発生する回路と前
記入力信号を遅延し電圧レベルを反転する遅延回路とを
切り換える第１の補助駆動回路と、前記第２のＮチャン
ネルＭＯＳトランジスタのゲートに接続され入力した第
２の制御信号により前記入力信号の第１の論理レベルか
ら第２の論理電圧レベルへの変化時にハイ・パルスを発
生する回路と前記入力信号を遅延し電圧レベルを反転す
る遅延回路とを切り換える第２の補助駆動回路とを有す
ることを特徴とする半導体集積回路の出力バッファ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP04004226A JP3077840B2 (ja) | 1992-01-13 | 1992-01-13 | 半導体集積回路の出力バッファ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP04004226A JP3077840B2 (ja) | 1992-01-13 | 1992-01-13 | 半導体集積回路の出力バッファ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05191259A JPH05191259A (ja) | 1993-07-30 |
| JP3077840B2 true JP3077840B2 (ja) | 2000-08-21 |
Family
ID=11578669
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP04004226A Expired - Lifetime JP3077840B2 (ja) | 1992-01-13 | 1992-01-13 | 半導体集積回路の出力バッファ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3077840B2 (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5760620A (en) * | 1996-04-22 | 1998-06-02 | Quantum Effect Design, Inc. | CMOS limited-voltage-swing clock driver for reduced power driving high-frequency clocks |
| JP3076300B2 (ja) | 1998-04-20 | 2000-08-14 | 日本電気アイシーマイコンシステム株式会社 | 出力バッファ回路 |
| JP3152204B2 (ja) | 1998-06-02 | 2001-04-03 | 日本電気株式会社 | スルーレート出力回路 |
| KR100666177B1 (ko) * | 2005-09-30 | 2007-01-09 | 삼성전자주식회사 | 모드 레지스터 셋트를 이용하여 초기강화 드라이버의 임피던스 및 강도를 제어하는 출력 드라이버 |
| JP2008263456A (ja) * | 2007-04-12 | 2008-10-30 | Kawasaki Microelectronics Kk | 出力バッファ回路 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2674228B2 (ja) * | 1989-07-31 | 1997-11-12 | 日本電気株式会社 | 出力バッファ回路 |
-
1992
- 1992-01-13 JP JP04004226A patent/JP3077840B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH05191259A (ja) | 1993-07-30 |
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