JPH0362723A

JPH0362723A - 出力バッファ回路

Info

Publication number: JPH0362723A
Application number: JP1198603A
Authority: JP
Inventors: Yutaka Wabuka; 裕和深
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1989-07-31
Filing date: 1989-07-31
Publication date: 1991-03-18
Anticipated expiration: 2012-11-12
Also published as: JP2674228B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】［産業上の利用分野］本発明は、出力バッファ回路に関し、特に高速の信号処
理回路に好適の出力バッファ回路に関する。

［従来の技術］従来、この種の出力バッファとして、例えば第４図に示
す回路が知られている。

第４図において、インダクタンスＬ及び容量Ｃは、特性
インピーダンスＺ。の信号伝送路を等測的に表している
。この出力バッファ回路は、入力信号■３により、イン
バータ５１．５２及びインバータ５３．５４からなる駆
動回路Ｇ３゜及びＧ３゜を夫々介してＰチャネルトラン
ジスタＰ３１とＮチャネルトランジスタＮ　３１とを相
補的に切換え、特性インピーダンスＺ。の信号伝送路を
通して出力信号０３のレベルを制御するものとなってい
る。

［発明が解決しようとする課題］ところで、近年、ＬＳＩを使用したシステムの高速化に
伴い、出力バッファ回路には駆動能力が大きく、高速で
動作するものが要求されるようになってきた。この要求
に対処すべく、従来の出力バッファ回路では、出力信号
を切換えるためのトランジスタの幾何学的寸法を大きく
することがなされているが、かかる対応では信号伝送路
の特性インピーダンスに比べ、出力バッファの出力イン
ピーダンスが小さくなり、第５図に示されているように
、信号伝送路を通った出力信号に大きなオーバーシュー
ト及びアンダーシュートが発生し、これらに起因して誤
動作が発生するという問題点があった。

本発明はかかる問題点に鑑みてなされたものであって、
オーバーシュート及びアンダーシュートの発生を抑制す
ることができ、しかも高速動作が可能な出力バッファ回
路を提供することを目的とする。

［課題を解決するための手段］本発明に係る出力バッファ回路は、入力信号に従って信
号伝送路の特性インピーダンスを駆動すると共に、前記
信号伝送路の特性インピーダンスに等しい出力インピー
ダンスを有する相補対接続された第１及び第２のトラン
ジスタからなる第１の出力回路と、出力姻が前記信号伝
送路に接続され、相補対接続された第３及び第４のトラ
ンジスタからなる第２の出力回路と、前記入力信号の変
化時のみ前記第２の出力回路を能動状態にする制御回路
とを有することを特徴とする。

［作用］本発明によれば、信号伝送路を通った出力点の電圧は、
当初第１の出力回路のトランジスタと第２の出力回路の
トランジスタとを介して何れかのレベルに向かって上昇
又は下降するが、所定のレベルに近付くと、制御回路に
よって第２の出力回路のトランジスタが非導通状態とな
り、出力インピーダンスが信号伝送路の特性インピーダ
ンスと等しい第１の出力回路の一方のトランジスタのみ
を介して電流が供給されるので、出力点におけるオーバ
ーシュート及びアンダーシュートを低減することができ
る。しかも、本発明によれば、信号変化点では第１及び
第２の出力回路による低出力インピーダンスでの充放電
がなされるので、高速に動作させることができる。

［実施例］以下、本発明の実施例を添付の図面に基づいて説明する
。

第１図は本発明の第１の実施例に係る出力バッファ回路
の回路図である。

第１図において、インダクタンスＬ及び容量Ｃは、特性
インピーダンスＺ。の信号伝送路を等器内に表している
。

電源ＶＤＤと接地端子との間には、第１の出力回路を構
成するＰチャネルトランジスタＰ、とＮチャネルトラン
ジスタＮＩ□とが直列に接続されている。これらトラン
ジスタＰ＋＋＋Ｎ＋＋は、信号伝送路の特性インピーダ
ンス２゜と等しい出力インピーダンスを有し、その共通
接続されたドレインが前記信号伝送路に接続されている
。これらトランジスタＰ＋＋＋Ｎ＋＋の各ゲートには、
インバータ１１．１２の縦続回路からなる駆動回路Ｇ１
□及びインバータ１３．１’４の縦続回路からなる駆動
回路ＧＩ３を夫々介して入力信号１１が与えられている
。

一方、電源ＶＤＤと接地端子との間には、第２の出力回
路を構成するＰチャネルトランジスタＰ、２とＮチャネ
ルトランジスタＮ、□とが直列に接続されている。これ
らトランジスタＰ　１２１　Ｎ　１゜は、要求される出
力バッファ回路の遅延時間を満足する一ような幾何学的寸法に設定され、例えば高速性を高める
ため、低出力インピーダンスとなるように設定されてい
る。そして、これらトランジスタＰ１□＋ＮＩ２の共通
接続されたドレインも前記信号伝送路に接続されている
。

これらトランジスタＰ１□、Ｎ、２の各ゲートには、入
力信号■１の変化時のみトランジスタＰＩ２又はＮ　１
２を導通状態にさせる補助駆動回路Ｇ　Ｉ　Ｉ＋　Ｇ　
１４の出力が供給されている。補助駆動回路Ｇ１１は、
入力信号１１を反転させるインバータ１６．１７゜１８
の縦続回路と、その出力と上記入力信号■ユとを入力と
するＮＯＲゲート１５と、その出力を反転させるインバ
ータ１９とによって構成されている。補助駆動回路ＧＩ
４は、入力信号１１を反転させるインバータ２１，２２
．２３の縦続回路と、その出力と上記入力信号■１とを
入力とするＮＡＮＤゲート２０と、その出力を反転させ
るインバータ２４とによって構成されている。

第２図はこの出力バッファ回路の動作を示す波形図であ
る。

− 入力信号Ｉ、がＶＤ＋）レベルからＯレベルに変化する
と、駆動回路Ｇ１□ｌＧ＋３を介してトランジスタＰ＋
＋＋Ｎ＋＋の各ゲート電位が０レベルに変化するので、
トランジスタＰ、１がオン、トランジスタＮ１１がオフ
となる。同時に、補助駆動回路ＧｌｌのＮＯＲゲート１
５及びインバータ１８並びに補助駆動回路Ｇ　１４のＮ
ＡＮＤゲート２０及びインバータ２４を介してトランジ
スタＰ　１２１　Ｎ　１゜の各ゲート電位がＯレベルに
変化するので、トランジスタＰＩ２がオン、トランジス
タＮ１□がオフとなる。これにより、トランジスタＰ１
１１ＰＩ２によって信号伝送路が急速に充電され、出力
信号は速やかに立」二がる。

補助駆動回路Ｇ１１においては、入力信号ＩＩが立ち下
がってからインバータ１６〜１８による信号伝達遅延時
間だけ経た後に、インバータ１８の出力が立上がるので
、ＮＯＲゲート１５の出力は０レベルに反転し、インバ
ータ１９の出力はＶ　ＤＤレベルに反転する。これによ
り、トランジスタＰＩ２がオフする。また、補助駆動回
路Ｇ　１４においても、入力信号■１の立」二かり後、
インバータ２１〜２３の信号伝達遅延時間の後に、イン
バータ２３の出力がＶＤＤレベルに立上がるが、ＮＡＮ
Ｄゲー）２０の一方の入力端にはＯレベルが入力されて
いるので、ＮＡＮＤゲート２０の出力（■ＤＤレベル）
は変化しない。

このように、入力信号１１が立ち下がると、立ち下がり
時の過渡状態においては、トランジスタＰ１□＋Ｐ＋□
の両方がオンし、続いてトランジスタＰ、２がオフにな
るので、低出力インピーダンス駆動による高速動作が可
能で、しかも出力信号０１のオーバーシュート及びアン
ダーシュートを低減することができる。

一方、人力信号■１がＯレベルからＶ。Ｄレベルに変化
すると、駆動回路Ｇ　１２１　ＧｌＧを介してトランジ
スタＰ　ＩＩ＋　Ｎ　Ｉｆの各ゲート電位がＶＤＤレベ
ルに変化するので、トランジスタｐＨがオフ、トランジ
スタＮ１□がオンとなる。同時に、補助駆動回路Ｇｌｌ
のＮＯＲゲート１５及びインバータ１９並びに補助駆動
回路Ｇ１４のＮＡＮＤゲー）２０及びインバータ２４を
介してトランジスタＰ、２゜Ｎ　１２の各ゲート電位が
ＶＤＤレベルに変化するので、トランジスタＰ１゜がオ
フ、トランジスタＮ１２がオンとなる。これにより、ト
ランジスタＮ、１゜ＮＩ２によって信号伝送路が急速に
放電され、出力信号は速やかに立下がる。

補助駆動回路Ｇ１４においては、入力信号■１が立ち上
がってからインバータ２１〜２３による信号伝達遅延時
間だけ経た後に、インバータ２３の出力が立下がるので
、ＮＡＮＤゲート２０の出力はＶＤＤレベルに反転し、
インバータ２４の出力はＯレベルに反転する。これによ
り、トランジスタＮ、２がオフする。また、補助駆動回
路Ｇｌｌにおいても、入力信号１１の立上がり後、イン
バータ１６〜１８の信号伝達遅延時間の後に、インバー
タ１９の出力がＯレベルに立下がるが、ＮＯＲゲート１
５の一方の入力端にはｖＤＤレベルが入力されているの
で、ＮＯＲゲート１５の出力（Ｏレベル）は変化しない
。

このように、入力信号Ｉ、が立ち上がった場合、−〇− その過渡状態においては、トランジスタＮ、、、　Ｎ１
゜の両方がオンし、続いてトランジスタＮＩ２がオフに
なるので、低出力インピーダンス駆動による高速動作が
可能で、しかも出力信号Ｏ１のオーバーシュート及びア
ンダーシュートを低減することができる。

第３図は本発明の第２の実施例に係る出カバソファ回路
を示す回路図である。

基本的な構成は第１図の回路と同様であるが、この実施
例では、ＰチャネルトランジスタＰ２＋を駆動する駆動
回路Ｇ２゜が、ＮＯＲゲート３１及びインバータ３２で
構成され、ＮチャネルトランジスタＮ２１を駆動する駆
動回路Ｇ２３が、ＮＡＮＤゲート３３及びインバータ３
４で構成されている。

そして、これら各駆動回路Ｇ２゜、Ｇ２３のＮＯＲゲー
ト３１及びＮＡＮＤゲート３３の各一方の入力として夫
々制御信号Ｃ２＋ＩＣ／Ｑ。が与えられている。

また、ＰチャネルトランジスタＰ２２を駆動する補助駆
動回路Ｇ２□が、３人力ＮＯＲゲート及びインバータ３
６．３７．３８．３９によって構成さ１〇− れ、ＮチャネルトランジスタＮ２□を駆動する補助駆動
回路Ｇ２４が、３人力ＮＯＲゲート４０及びインバータ
４１，４２，４３．４４によって構成されている。そし
て、これら各駆動回路Ｇ２．。

Ｇ２４を構成するＮＯＲゲート３５及びＮＡＮＤゲ−）
４０の各−つの入力として夫々制御信号Ｃ２，。

Ｃ２□が与えられている。

この実施例によれば、制御信号Ｃ２１がＯレベル、制御
信号Ｃ２゜がＶＤＤレベルの場合に前述した第１の実施
例と同様の動作をし、制御信号Ｃ２１がＶＤＤレベル、
制御信号Ｃ２２がＯレベルの場合、トランジスタＰ２□
＋Ｐ２□、　Ｎ２．、　Ｎ２□は全てオフとなる。

［発明の効果］以上説明したように、本発明によれば、入力信号の変化
時には、第１及び第２の出力回路が動作して出力信号を
速やかに変化させ、定常状態では信号伝送路と同一の出
力インピーダンスの第１の出力回路のみが動作するので
、出力信号のオーバーシュート及びアンダーシュートを
十分抑制しつつ、高速動作が可能になる。

【図面の簡単な説明】

第１図は本発明の第１の実施例に係る出力バッファ回路
の回路図、第２図は同回路の動作波形図、第３図は本発
明の第２の実施例に係る出力バノファ回路の回路図、第
４図は従来の出力バッファ回路の回路図、第５図は同回
路の動作波形図である。

Claims

【特許請求の範囲】

（１）入力信号に従って信号伝送路の特性インピーダン
スを駆動すると共に、前記信号伝送路の特性インピーダ
ンスに等しい出力インピーダンスを有する相補対接続さ
れた第１及び第２のトランジスタからなる第１の出力回
路と、出力端が前記信号伝送路に接続され、相補対接続
された第３及び第４のトランジスタからなる第２の出力
回路と、前記入力信号の変化時のみ前記第２の出力回路
を能動状態にする制御回路とを有することを特徴とする
出力バッファ回路。