JPS62142417A - 論理回路 - Google Patents
論理回路Info
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- JPS62142417A JPS62142417A JP60284012A JP28401285A JPS62142417A JP S62142417 A JPS62142417 A JP S62142417A JP 60284012 A JP60284012 A JP 60284012A JP 28401285 A JP28401285 A JP 28401285A JP S62142417 A JPS62142417 A JP S62142417A
- Authority
- JP
- Japan
- Prior art keywords
- output
- signal
- circuit
- mos transistor
- output terminal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/003—Modifications for increasing the reliability for protection
- H03K19/00346—Modifications for eliminating interference or parasitic voltages or currents
- H03K19/00361—Modifications for eliminating interference or parasitic voltages or currents in field effect transistor circuits
Landscapes
- Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
- Mathematical Physics (AREA)
- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の技術分野］
この発明はＭＯＳトランジスタを使用した論理回路に係
り、特に集積回路の出力段の出力バッファとして使用さ
れる論理回路に関する。
り、特に集積回路の出力段の出力バッファとして使用さ
れる論理回路に関する。
［発明の技術的背景］
半導体集積回路の出力段に使用される出力バッフ７回路
として、従来では第１２図に示すようなＣＭＯＳインバ
ータが良く知られている。周知のようにこのＣＭＯＳイ
ンバータは高電位側の電源ｖＤＤと出力端子４０との間
にＰチャネルのＭＯＳトランジスタ４１を、出力端子４
０と基準電位となる低電位側の電源Ｖｓｓとの間にＮチ
ャネルのＭＯＳトランジスタ４２をそれぞれ挿入し、両
トランジスタ４１．４２のゲートを接続し、ここに駆動
信号ＩＮを供給するようにしたものである。
として、従来では第１２図に示すようなＣＭＯＳインバ
ータが良く知られている。周知のようにこのＣＭＯＳイ
ンバータは高電位側の電源ｖＤＤと出力端子４０との間
にＰチャネルのＭＯＳトランジスタ４１を、出力端子４
０と基準電位となる低電位側の電源Ｖｓｓとの間にＮチ
ャネルのＭＯＳトランジスタ４２をそれぞれ挿入し、両
トランジスタ４１．４２のゲートを接続し、ここに駆動
信号ＩＮを供給するようにしたものである。
［背景技術の問題点］
ところで、近年、集積回路を初めとする半導体装置はそ
の製造技術の向上により高速動作が可能になり、これに
伴い出力信号の高速化も当然のことながら要求されるよ
うになってきた。ここで上記第１２図の出力バッファを
使用した回路の動作を考える。出力信号の高速化とは例
えば５Ｖにな５一 つでいた出力信＠０ＬＪＴを急速にＯｖに、あるいはこ
れと反対に０■になっていた出力信号を急速に５■に設
定することを意味する。このように出力信号ＯＵＴの電
位を急速に変化させるためには、トランジスタ４１と４
２のチャネル幅などを大きくすることによりそれぞれの
出力インピーダンスを十分に下げ、出力端子４０に接続
されている外部負荷を等価的に示した第１２図中のキャ
パシタ４３の充、放電を高速に行なう必要がある。
の製造技術の向上により高速動作が可能になり、これに
伴い出力信号の高速化も当然のことながら要求されるよ
うになってきた。ここで上記第１２図の出力バッファを
使用した回路の動作を考える。出力信号の高速化とは例
えば５Ｖにな５一 つでいた出力信＠０ＬＪＴを急速にＯｖに、あるいはこ
れと反対に０■になっていた出力信号を急速に５■に設
定することを意味する。このように出力信号ＯＵＴの電
位を急速に変化させるためには、トランジスタ４１と４
２のチャネル幅などを大きくすることによりそれぞれの
出力インピーダンスを十分に下げ、出力端子４０に接続
されている外部負荷を等価的に示した第１２図中のキャ
パシタ４３の充、放電を高速に行なう必要がある。
ところで、電源■ＤＤ及び基準の電ＩＩＶｓｓを供給す
る配線には自己インダクタンスが存在している。第１２
図中の４４及び４５はこの自己インダクタンス成分を等
価的に示したものである。上記トランジスタ４１及び４
２の出力インピーダンスの主成分は抵抗であり、高速化
のためこれらトランジスタの出力インピーダンスを低下
させると、相対的に上記自己インダクタンス成分４４．
４５が大きくなってくる。すると、出力信号０ＬＩＴを
高電位から低電位に変化させるとき、外部電源の基準電
位点４６からみてトランジスタ４２が接続されている内
部のＶｓｓ用配線の所定の回路点４７に大きなノイズが
発生する。第１３図は駆動信号ＩＮをＯｖから５ｖに上
昇させたときの、出力端子４０の出力信号ＯＵＴ及びＶ
ｓｓ用配線の上記回路点４７における信号ＶＧＮＤそれ
ぞれの波形を示したものである。
る配線には自己インダクタンスが存在している。第１２
図中の４４及び４５はこの自己インダクタンス成分を等
価的に示したものである。上記トランジスタ４１及び４
２の出力インピーダンスの主成分は抵抗であり、高速化
のためこれらトランジスタの出力インピーダンスを低下
させると、相対的に上記自己インダクタンス成分４４．
４５が大きくなってくる。すると、出力信号０ＬＩＴを
高電位から低電位に変化させるとき、外部電源の基準電
位点４６からみてトランジスタ４２が接続されている内
部のＶｓｓ用配線の所定の回路点４７に大きなノイズが
発生する。第１３図は駆動信号ＩＮをＯｖから５ｖに上
昇させたときの、出力端子４０の出力信号ＯＵＴ及びＶ
ｓｓ用配線の上記回路点４７における信号ＶＧＮＤそれ
ぞれの波形を示したものである。
ところで、上記内部のＶｓｓ用配線は同一集積回路内の
他の信号線、例えば入力信号線やクロック信号線に対す
る基準電位配線として共通に使用されている。このため
、Ｖｓｅ用配線に上記のようなノイズが発生すると、上
記入力信号線やクロツタ信号線上の信号のレベルが誤っ
て認識され、集積回路が誤動作を引き起こす原因となる
。
他の信号線、例えば入力信号線やクロック信号線に対す
る基準電位配線として共通に使用されている。このため
、Ｖｓｅ用配線に上記のようなノイズが発生すると、上
記入力信号線やクロツタ信号線上の信号のレベルが誤っ
て認識され、集積回路が誤動作を引き起こす原因となる
。
近年、集積回路、特にＬＳＩでは高機能化のためにバス
の本数が増加する傾向にある。このため、基準電位配線
を共有し、同時にスイッチングする信号線の本数が増加
する。これにより、前記した出力インピーダンスの抵抗
成分が減少するため、基準電位配線に発生するノイズは
これに比例して増加する傾向にある。そしてこのことが
現在のＬＳＩを設計する上での一つのネックとなってい
る。このような問題点を解決する一つの対策として、信
号線毎に出力タイミングを調整するという手法が考えら
れるが、データのピット毎に出力タイミングが異なるの
はあまり好ましくない。さらにまた、基準電位配線の数
を増加させることにより上記インダクタンス成分４４．
４５を減少させることも考えられるが、この方法では集
積回路の外部ピン数が増加するために望ましくない。
の本数が増加する傾向にある。このため、基準電位配線
を共有し、同時にスイッチングする信号線の本数が増加
する。これにより、前記した出力インピーダンスの抵抗
成分が減少するため、基準電位配線に発生するノイズは
これに比例して増加する傾向にある。そしてこのことが
現在のＬＳＩを設計する上での一つのネックとなってい
る。このような問題点を解決する一つの対策として、信
号線毎に出力タイミングを調整するという手法が考えら
れるが、データのピット毎に出力タイミングが異なるの
はあまり好ましくない。さらにまた、基準電位配線の数
を増加させることにより上記インダクタンス成分４４．
４５を減少させることも考えられるが、この方法では集
積回路の外部ピン数が増加するために望ましくない。
［発明の目的］
この発明は上記のような事情を考慮してなされたもので
あり、その目的は集積回路化する際に外部ピン数を増加
させることなしに、基準電位に発生するノイズのレベル
を大幅に減少させることができる論理回路を提供するこ
とにある。
あり、その目的は集積回路化する際に外部ピン数を増加
させることなしに、基準電位に発生するノイズのレベル
を大幅に減少させることができる論理回路を提供するこ
とにある。
［発明の概要］
上記目的を達成するため、この発明にあっては、基準電
位に発生するノイズは基準電位配線に存在するインダク
タンス成分とここに流れる電流の変化分の積に比例して
いることに着目し、このインダクタンス成分に流れる電
流の変化分を小さくすることによってノイズの発生を抑
制するようにしたものである。すなわち、入力信号に応
じた論理信号を出力端子から出力する第１の出力回路を
設け、上記入力信号を信号遅延手段によって所定期間遅
延し、第２の出力回路の出力端子を上記第１の出力回路
の出力端子に接続し、上記入力信号と上記信号遅延手段
の遅延出力信号の値が異なるときには第２の出力回路の
出力状態を高インピーダンス状態に設定し、等しいとき
には上記入力信号に応じた論理信号を出力端子から出力
させるようにしている。これにより、入力信号のレベル
が変化した後の所定期間では第２の出力回路の出力イン
ピーダンスが高インピーダンスとなり、この期間では第
１の出力回路の出力信号のみで、すなわち小さな電流で
負荷回路を駆動するようにしている。
位に発生するノイズは基準電位配線に存在するインダク
タンス成分とここに流れる電流の変化分の積に比例して
いることに着目し、このインダクタンス成分に流れる電
流の変化分を小さくすることによってノイズの発生を抑
制するようにしたものである。すなわち、入力信号に応
じた論理信号を出力端子から出力する第１の出力回路を
設け、上記入力信号を信号遅延手段によって所定期間遅
延し、第２の出力回路の出力端子を上記第１の出力回路
の出力端子に接続し、上記入力信号と上記信号遅延手段
の遅延出力信号の値が異なるときには第２の出力回路の
出力状態を高インピーダンス状態に設定し、等しいとき
には上記入力信号に応じた論理信号を出力端子から出力
させるようにしている。これにより、入力信号のレベル
が変化した後の所定期間では第２の出力回路の出力イン
ピーダンスが高インピーダンスとなり、この期間では第
１の出力回路の出力信号のみで、すなわち小さな電流で
負荷回路を駆動するようにしている。
［発明の実施例］
以下、図面を参照してこの発明の詳細な説明する。
第３図はこの発明の論理回路に使用される出力−〇−
回路の構成を示す回路図である。この出力回路は、＾電
位側の電源ＶＤＤと出力端子１０との間に２個のＰチャ
ネルのＭＯＳトランジスタ１１及び１２を直列に挿入し
、かつ出力端子１０と低電位側の基準の電１１１Ｖｓｓ
との間に２個のＮチャネルのＭＯＳトランジスタ１３及
び１４を直列に挿入し、一方のＰチャネルＭＯＳトラン
ジスタ１２と一方のＮチャネルＭＯＳトランジスタ１３
のゲートを接続してここに入力信＠Ｘを供給し、他方の
ＰチャネルＭＯＳトランジスタ１１と他方のＮチャネル
ＭＯ８トランジスタ１４のゲートを接続してここに入力
信号Ｙを供給するようにしたものである。
位側の電源ＶＤＤと出力端子１０との間に２個のＰチャ
ネルのＭＯＳトランジスタ１１及び１２を直列に挿入し
、かつ出力端子１０と低電位側の基準の電１１１Ｖｓｓ
との間に２個のＮチャネルのＭＯＳトランジスタ１３及
び１４を直列に挿入し、一方のＰチャネルＭＯＳトラン
ジスタ１２と一方のＮチャネルＭＯＳトランジスタ１３
のゲートを接続してここに入力信＠Ｘを供給し、他方の
ＰチャネルＭＯＳトランジスタ１１と他方のＮチャネル
ＭＯ８トランジスタ１４のゲートを接続してここに入力
信号Ｙを供給するようにしたものである。
第４図は上記第３図回路の入力信号Ｘ、Ｙと出力信号Ｏ
ＵＴの真理値状態をまとめて示す図である。ここで例え
ば、入力信号Ｘ、Ｙが共に“０″レベルにされていると
き、２個のＰチャネルＭＯＳトランジスタ１１及び１２
が共にオン状態になり、２個のＮチャネルＭＯＳトラン
ジスタ１３及び１４が共にオフ状態になるために、出力
信号０ＬＩＴは“１”レベルになる。
ＵＴの真理値状態をまとめて示す図である。ここで例え
ば、入力信号Ｘ、Ｙが共に“０″レベルにされていると
き、２個のＰチャネルＭＯＳトランジスタ１１及び１２
が共にオン状態になり、２個のＮチャネルＭＯＳトラン
ジスタ１３及び１４が共にオフ状態になるために、出力
信号０ＬＩＴは“１”レベルになる。
入力信号Ｘ１Ｙが共に“１″レベルにされているときに
は上記の場合とは反対に、２個のＮチャネルＭＯＳトラ
ンジスタ１３及び１４が共にオン状態になり、２個のＰ
チャネルＭＯＳトランジスタ１１及び１２が共にオフ状
態になるために、出力信号ＯＵＴは“０”レベルになる
。
は上記の場合とは反対に、２個のＮチャネルＭＯＳトラ
ンジスタ１３及び１４が共にオン状態になり、２個のＰ
チャネルＭＯＳトランジスタ１１及び１２が共にオフ状
態になるために、出力信号ＯＵＴは“０”レベルになる
。
入力信号Ｘが゛′１″レベルでＹが６゛０”レベルにさ
れているとき、もしくはＸが“０″レベルでＹが“１”
レベルにされているときは、それぞれ２個のＰチャネル
及びＮチャネルＭＯＳトランジスタのいずれか片方ずつ
がオフ状態になるために、出力信号ＯＵＴは高インピー
ダンス状態（これを７で示す）になる。
れているとき、もしくはＸが“０″レベルでＹが“１”
レベルにされているときは、それぞれ２個のＰチャネル
及びＮチャネルＭＯＳトランジスタのいずれか片方ずつ
がオフ状態になるために、出力信号ＯＵＴは高インピー
ダンス状態（これを７で示す）になる。
すなわち、上記出力回路は、二つの入力信号×、Ｙの値
が等しいときにはその値の反対のレベルの信号を出力し
、信号Ｘ、Ｙの値が異なるときには出力状態が高インピ
ーダンス状態になる。
が等しいときにはその値の反対のレベルの信号を出力し
、信号Ｘ、Ｙの値が異なるときには出力状態が高インピ
ーダンス状態になる。
第５図は上記第３図の出力回路における一方の入力信号
Ｙを、他方の入力信号Ｘを遅延回路１５により遅延して
形成するようにした出力回路の回路図である。ここで遅
延回路１５は例えばインバータを偶数個、縦続接続して
構成されている。この出力回路では、第６図のタイミン
グチャートに示すように、入力信号Ｘと遅延された信号
Ｙとが等しい値のときに出力信号ＯＵＴは入力信号Ｘの
反対の論理レベルにされ、上記遅延回路１５における信
号遅延期間内では入力信号Ｘと遅延された信号Ｙとが異
なる値となり、出力信号ＯＵＴは第６図中の破線で示す
ように高インピーダンス状態にされる。
Ｙを、他方の入力信号Ｘを遅延回路１５により遅延して
形成するようにした出力回路の回路図である。ここで遅
延回路１５は例えばインバータを偶数個、縦続接続して
構成されている。この出力回路では、第６図のタイミン
グチャートに示すように、入力信号Ｘと遅延された信号
Ｙとが等しい値のときに出力信号ＯＵＴは入力信号Ｘの
反対の論理レベルにされ、上記遅延回路１５における信
号遅延期間内では入力信号Ｘと遅延された信号Ｙとが異
なる値となり、出力信号ＯＵＴは第６図中の破線で示す
ように高インピーダンス状態にされる。
従って、この出力回路では、入力信号Ｘが゛′Ｏ″レベ
ルから“１″レベルに、もしくは“１″レベルから゛Ｏ
″レベルに変化し、これから遅延回路１５の信号遅延期
間が終了するまでの間ではｖＤＤとＶｓｓとの間には電
流は流れない。
ルから“１″レベルに、もしくは“１″レベルから゛Ｏ
″レベルに変化し、これから遅延回路１５の信号遅延期
間が終了するまでの間ではｖＤＤとＶｓｓとの間には電
流は流れない。
第１図は上記第５図に示すような構成の出力回路を使用
したこの発明の一実施例に係る論理回路の回路図である
。この実施例回路では上記第５図に示すような構成の出
力回路１６、遅延回路１５の他にＰチャネルＭＯＳトラ
ンジスタ１７及びＮチャネルＭＯＳトランジスタ１８か
らなるＣＭＯＳインバータ１９が設けられる。上記ＣＭ
ＯＳインバータ１９の出力端子は上記出力回路１６の出
力端子に共通に接続され、この共通接続点に集積回路と
しての出力端子１０が設けられる。そして上記出力回路
１６の前記入力信号Ｘに相当する信号として集積回路外
部に出力するための駆動信号ＩＮが供給され、上記ＣＭ
ＯＳインバータ１９にもこの信号ＩＮが供給される。
したこの発明の一実施例に係る論理回路の回路図である
。この実施例回路では上記第５図に示すような構成の出
力回路１６、遅延回路１５の他にＰチャネルＭＯＳトラ
ンジスタ１７及びＮチャネルＭＯＳトランジスタ１８か
らなるＣＭＯＳインバータ１９が設けられる。上記ＣＭ
ＯＳインバータ１９の出力端子は上記出力回路１６の出
力端子に共通に接続され、この共通接続点に集積回路と
しての出力端子１０が設けられる。そして上記出力回路
１６の前記入力信号Ｘに相当する信号として集積回路外
部に出力するための駆動信号ＩＮが供給され、上記ＣＭ
ＯＳインバータ１９にもこの信号ＩＮが供給される。
次に上記のような構成の回路の動作を第２図のタイミン
グチャートを用いて説明する。まず、駆動信号ＩＮが“
０″レベルにされているとき、ＣＭＯＳインバータ１９
ではＰチャネルＭＯＳトランジスタ１７がオン状態にな
っているので、その出力信号０ＵＴＩは“１″レベルに
なっている。さらに遅延回路１５の出力信号ＩＮＤは゛
０″レベルになっており、出力回路１６に対する二つの
入力信号は共に゛０″レベルになっているので、この出
力回路１６の出力信号０ＵＴ２も゛１゛ルベルになって
いる。従って、このとき、集積回路の出力端子１０から
は″゛１″１″レベルＯＵＴが出力されている。なお、
ＣＭＯＳインバータ１９と出力回路１６とは出力端子が
接続されており、それぞれの出力信号０ＵＴ１と０ＵＴ
２とは実際には同じものになるが、第２図では両出力端
子が接続されていない状態のときのものが示されている
。
グチャートを用いて説明する。まず、駆動信号ＩＮが“
０″レベルにされているとき、ＣＭＯＳインバータ１９
ではＰチャネルＭＯＳトランジスタ１７がオン状態にな
っているので、その出力信号０ＵＴＩは“１″レベルに
なっている。さらに遅延回路１５の出力信号ＩＮＤは゛
０″レベルになっており、出力回路１６に対する二つの
入力信号は共に゛０″レベルになっているので、この出
力回路１６の出力信号０ＵＴ２も゛１゛ルベルになって
いる。従って、このとき、集積回路の出力端子１０から
は″゛１″１″レベルＯＵＴが出力されている。なお、
ＣＭＯＳインバータ１９と出力回路１６とは出力端子が
接続されており、それぞれの出力信号０ＵＴ１と０ＵＴ
２とは実際には同じものになるが、第２図では両出力端
子が接続されていない状態のときのものが示されている
。
次に、駆動信号ＩＮが゛１″レベルに反転する。
これに伴いＣＭＯＳインバータ１９ではＮチャネルＭＯ
８トランジスタ１８が直ちにオン状態になり、その出力
信号０ＵＴ１は″゛１″１″レベル０″レベルに反転す
る。他方、遅延回路１５の出力信号ＩＮｏはまだ゛０″
レベルのままであり、出力回路１６に対する二つの入力
信号は一方（ＩＮ）が１１１１Ｔレベル、他方（遅延回
路１５の出力信号ＩＮｏ）が“Ｏ″レベルなっているの
で、この出力回路１６の出力信号０ＬＪＴ２は第２図に
破線で示すように高インピーダンス状態になっている。
８トランジスタ１８が直ちにオン状態になり、その出力
信号０ＵＴ１は″゛１″１″レベル０″レベルに反転す
る。他方、遅延回路１５の出力信号ＩＮｏはまだ゛０″
レベルのままであり、出力回路１６に対する二つの入力
信号は一方（ＩＮ）が１１１１Ｔレベル、他方（遅延回
路１５の出力信号ＩＮｏ）が“Ｏ″レベルなっているの
で、この出力回路１６の出力信号０ＬＪＴ２は第２図に
破線で示すように高インピーダンス状態になっている。
従って、このとき、集積回路の出力端子１０からはＣＭ
ＯＳインバータ１９からの゛Ｏ″レベル信号のみが出力
される。このときの電流供給能力はＣＭＯＳインバータ
１９内のＮチャネルＭＯＳトランジスタ１８のみのもの
であり、この値が比較的小さいために出力信号ＯＵＴは
なだらかに゛１″レベルから″′Ｏ″レベルに低下する
。
ＯＳインバータ１９からの゛Ｏ″レベル信号のみが出力
される。このときの電流供給能力はＣＭＯＳインバータ
１９内のＮチャネルＭＯＳトランジスタ１８のみのもの
であり、この値が比較的小さいために出力信号ＯＵＴは
なだらかに゛１″レベルから″′Ｏ″レベルに低下する
。
次に所定期間が経過し、遅延回路１５の出力信号ＩＮＤ
が″１″レベルに反転すると、出力回路１６に対する二
つの入力信号が共に゛１″ルベルになる。このため、そ
の後、出力回路１６の出力信号０ＬＩＴ２は゛０″レベ
ルになる。すなわち、このとき出力回路１６内の直列接
続された２個のＮチャネルＭＯ８トランジスタ１３及び
１４もオン状態となり、出力端子１０に対する電流供給
能力（放電能力）はＣＭＯＳインバータ１９のみの場合
よりも大幅に増加する。このため、この後、出力信号０
ＬＩＴは十分に“ＯＩＴレベルに設定される。
が″１″レベルに反転すると、出力回路１６に対する二
つの入力信号が共に゛１″ルベルになる。このため、そ
の後、出力回路１６の出力信号０ＬＩＴ２は゛０″レベ
ルになる。すなわち、このとき出力回路１６内の直列接
続された２個のＮチャネルＭＯ８トランジスタ１３及び
１４もオン状態となり、出力端子１０に対する電流供給
能力（放電能力）はＣＭＯＳインバータ１９のみの場合
よりも大幅に増加する。このため、この後、出力信号０
ＬＩＴは十分に“ＯＩＴレベルに設定される。
次に、駆動信号ＩＮが“１″レベルから“０″レベルに
反転する。これに伴いＣＭＯＳインバータ１９ではＰチ
ャネルＭＯ８ｌ−ランジスタ１７が直ちにオン状態にな
り、その出力信号０ＬＩＴ１は゛°Ｏ″レベルから１１
１１＋レベルに反転する。他方、遅延回路１５の遅延信
号ＩＮｏはまだ゛１″レベルのままであり、出力回路１
６に対する二つの入力信号は一方（ＩＮ）が゛０″レベ
ル、他方（遅延回路１５の出力信号ＩＮＤ）が゛１″レ
ベルになっているので、出力回路１６の出力信号０ＵＴ
２は再び高インピーダンス状態になる。従って、このと
き、集積回路の出力端子１０から４−１ ＣＭ ０８イ
ンバータ１９からの“１″レベル信が出力される。この
ときの電流供給能力はＣＭＯＳインバータ１９内のＰチ
ャネルＭＯＳトランジスタ１７のみのものであり、この
値は比較的小さいために出力信号ＯＵＴはなだらかに１
１０１＋レベルから゛′１″レベルに上昇する。
反転する。これに伴いＣＭＯＳインバータ１９ではＰチ
ャネルＭＯ８ｌ−ランジスタ１７が直ちにオン状態にな
り、その出力信号０ＬＩＴ１は゛°Ｏ″レベルから１１
１１＋レベルに反転する。他方、遅延回路１５の遅延信
号ＩＮｏはまだ゛１″レベルのままであり、出力回路１
６に対する二つの入力信号は一方（ＩＮ）が゛０″レベ
ル、他方（遅延回路１５の出力信号ＩＮＤ）が゛１″レ
ベルになっているので、出力回路１６の出力信号０ＵＴ
２は再び高インピーダンス状態になる。従って、このと
き、集積回路の出力端子１０から４−１ ＣＭ ０８イ
ンバータ１９からの“１″レベル信が出力される。この
ときの電流供給能力はＣＭＯＳインバータ１９内のＰチ
ャネルＭＯＳトランジスタ１７のみのものであり、この
値は比較的小さいために出力信号ＯＵＴはなだらかに１
１０１＋レベルから゛′１″レベルに上昇する。
次に所定期間が経過し、遅延回路１５の遅延信号ＩＮｏ
が゛０″レベルに反転すると、出力回路１６に対する二
つの入力信号は共に゛０″レベルになるので、その後、
この出り回路１６の出力信号０ＵＴ２は１１１９ルベル
になる。すなわち、このとき出力回路１６内で直列接続
された２個のＰチャネルＭＯＳトランジスタ１１及び１
２もオン状態となり、出力端子１０に対する電流供給能
力（放電能力）はＣＭＯＳインバータ１９のみの場合よ
りも大幅に増加する。このため、この後、出力信号ＯＵ
Ｔは十分に“１″レベルに設定される。
が゛０″レベルに反転すると、出力回路１６に対する二
つの入力信号は共に゛０″レベルになるので、その後、
この出り回路１６の出力信号０ＵＴ２は１１１９ルベル
になる。すなわち、このとき出力回路１６内で直列接続
された２個のＰチャネルＭＯＳトランジスタ１１及び１
２もオン状態となり、出力端子１０に対する電流供給能
力（放電能力）はＣＭＯＳインバータ１９のみの場合よ
りも大幅に増加する。このため、この後、出力信号ＯＵ
Ｔは十分に“１″レベルに設定される。
このように上記実施例回路では、駆動信号ＩＮのレベル
が変化し、ｖＤＤ配線もしくはＶｓｓ配線に大きな電流
が流れてノイズが発生し易い過渡期間にＣＭＯＳインバ
ータ１９のみを動作させ、出力回路１６の出力は高イン
ピーダンス状態にして、ＣＭＯＳインバータ１９により
比較的小さな電流を流して出力信号ＯＵＴのレベル設定
を行ない、上記過渡期間が経過した後は出力回路１６も
動作させてＣＭＯＳインバータ１９と出力回路１６とで
出力信号ＯＵＴのレベル設定を行なうようにしたもので
ある。これにより、出力端子１０の数を増加することな
しに、電源Ｖｓａの配線に発生するノイズのレベルを大
幅に減少させることができる。このようにこの実施例回
路では、シンク電流能力などの静的な電流供給能力は維
持し、また適度なスイッチ速度を維持しつつ不必要に急
激な電流が流れることを避けることができるので、ノイ
ズの発生を大幅に減少させることができる。従来回路に
おいて１０ＭＴｏで外部に信号を出力する場合、８本に
つき１組のＶＤＤ配線とＶｓｓ配線が必要であったもの
が、上記実施例回路によれば約３０本につき１組のｖＤ
Ｄ配線とＶｓｓ配線を設けてもノイズの発生は大幅に抑
制することができた。
が変化し、ｖＤＤ配線もしくはＶｓｓ配線に大きな電流
が流れてノイズが発生し易い過渡期間にＣＭＯＳインバ
ータ１９のみを動作させ、出力回路１６の出力は高イン
ピーダンス状態にして、ＣＭＯＳインバータ１９により
比較的小さな電流を流して出力信号ＯＵＴのレベル設定
を行ない、上記過渡期間が経過した後は出力回路１６も
動作させてＣＭＯＳインバータ１９と出力回路１６とで
出力信号ＯＵＴのレベル設定を行なうようにしたもので
ある。これにより、出力端子１０の数を増加することな
しに、電源Ｖｓａの配線に発生するノイズのレベルを大
幅に減少させることができる。このようにこの実施例回
路では、シンク電流能力などの静的な電流供給能力は維
持し、また適度なスイッチ速度を維持しつつ不必要に急
激な電流が流れることを避けることができるので、ノイ
ズの発生を大幅に減少させることができる。従来回路に
おいて１０ＭＴｏで外部に信号を出力する場合、８本に
つき１組のＶＤＤ配線とＶｓｓ配線が必要であったもの
が、上記実施例回路によれば約３０本につき１組のｖＤ
Ｄ配線とＶｓｓ配線を設けてもノイズの発生は大幅に抑
制することができた。
第７図ないし第９図はそれぞれ前記第１図に示す出力回
路の他の構成を示す回路図である。第７図の出力回路は
、高電位側の電？１ｉＶｏｏと出力端子２０との間にＰ
チャネルのＭＯＳトランジスタ２１を、出力端子２０と
低電位側の基準の電ＩＶａ ｓとの間にＮチャネルのＭ
Ｏ８トランジスタ２２をそれぞれ挿入し、入力信号Ｘ及
びＹをオアゲート回路２３に供給し、このオアゲート回
路２３の出力信号を上記ＰチャネルＭＯＳトランジスタ
２１のゲートに供給し、入力信＠Ｘ及びＹをアンドゲー
ト回路２４に供給し、このアンドゲート回路２４の出力
信号を上記ＮチャネルＭＯＳトランジスタ２２のゲート
に供給するようにしたものである。この回路における入
出力信号の真理値状態は前記第４図のものと同様である
。例えば、入力信＠Ｘ及びＹが共に“１”レベルのとき
、オアゲート回路２３とアンドゲート回路２４の出力信
号が共に″１″レベルになり、ＰチャネルＭＯＳトラン
ジスタ２１がオフ状態に、ＮチャネルＭＯ８トランジス
タ２２がオン状態になる。この結果、出力信号０ＬＩＴ
は゛０″レベルになる。
路の他の構成を示す回路図である。第７図の出力回路は
、高電位側の電？１ｉＶｏｏと出力端子２０との間にＰ
チャネルのＭＯＳトランジスタ２１を、出力端子２０と
低電位側の基準の電ＩＶａ ｓとの間にＮチャネルのＭ
Ｏ８トランジスタ２２をそれぞれ挿入し、入力信号Ｘ及
びＹをオアゲート回路２３に供給し、このオアゲート回
路２３の出力信号を上記ＰチャネルＭＯＳトランジスタ
２１のゲートに供給し、入力信＠Ｘ及びＹをアンドゲー
ト回路２４に供給し、このアンドゲート回路２４の出力
信号を上記ＮチャネルＭＯＳトランジスタ２２のゲート
に供給するようにしたものである。この回路における入
出力信号の真理値状態は前記第４図のものと同様である
。例えば、入力信＠Ｘ及びＹが共に“１”レベルのとき
、オアゲート回路２３とアンドゲート回路２４の出力信
号が共に″１″レベルになり、ＰチャネルＭＯＳトラン
ジスタ２１がオフ状態に、ＮチャネルＭＯ８トランジス
タ２２がオン状態になる。この結果、出力信号０ＬＩＴ
は゛０″レベルになる。
１８図の出力回路は、高電位側の電ａｌＶｏｏと出力端
子２０との間にＰチャネルのＭｏＳトランジスタ２１を
、出力端子２０と低電位側の基準の電源Ｖｓｓとの間に
ＮチャネルのＭｏＳトランジスタ２２をそれぞれ挿入し
、入力信号Ｘ及びＹをナンドゲート回路２５に供給し、
このナンドゲート回路２５の出力信号を上記Ｐチャネル
Ｍｏｓトランジスタ２１のゲートに供給し、入力信号Ｘ
及びＹをノアゲート回路２６に供給し、このノアゲート
回路２６の出力信号を上記ＮチャネルＭＯ８トランジス
タ２２のゲートに供給するようにしたものである。この
回路における入出力信号の真理値状態は前記第４図のも
のとは反対になる。すなわち、例えば、入力信号Ｘ及び
Ｙが共に゛１″レベルのとき、ナンドゲート回路２５と
ノアゲート回路２Ｂの出力信号は共に゛Ｏ″レベルにな
り、ＰチャネルＭＯＳトランジスタ２１がオン状態に、
ＮチャネルＭＯＳトランジスタ２２がオフ状態になるの
で、このときの出力信号は第４図の場合とは反対に゛１
″レベルになる。また、入力信号Ｘ及びＹが共に゛０″
レベルのとき、ナンドゲート回路２５とノアゲート回路
２６の出力信号は共に゛１″レベルになり、Ｐチャネル
ＭＯＳトランジスタ２１がオフ状態に、ＮチャネルＭＯ
Ｓトランジスタ２２がオン状態になり、このときの出力
信号は１１０ ＄ルーベルになる。さらに、入力信号Ｘ
が“０″レベルで入力信号Ｙが゛１″レベルもしくは入
力信号Ｘが゛１″レベルで入力信号Ｙが“Ｏ″レベルと
き、ナンドゲート回路２５の出力信号は゛１″レベル、
ノアゲート回路２６の出力信号は１１０ ＩＩレベルに
なり、ＰチャネルＭＯＳトランジスタ２１及びＮチャネ
ルＭＯＳトランジスタ２２が共にオフ状態になる。従っ
て、このとき出力信号ＯＵＴは高インピーダンス状態に
なる。
子２０との間にＰチャネルのＭｏＳトランジスタ２１を
、出力端子２０と低電位側の基準の電源Ｖｓｓとの間に
ＮチャネルのＭｏＳトランジスタ２２をそれぞれ挿入し
、入力信号Ｘ及びＹをナンドゲート回路２５に供給し、
このナンドゲート回路２５の出力信号を上記Ｐチャネル
Ｍｏｓトランジスタ２１のゲートに供給し、入力信号Ｘ
及びＹをノアゲート回路２６に供給し、このノアゲート
回路２６の出力信号を上記ＮチャネルＭＯ８トランジス
タ２２のゲートに供給するようにしたものである。この
回路における入出力信号の真理値状態は前記第４図のも
のとは反対になる。すなわち、例えば、入力信号Ｘ及び
Ｙが共に゛１″レベルのとき、ナンドゲート回路２５と
ノアゲート回路２Ｂの出力信号は共に゛Ｏ″レベルにな
り、ＰチャネルＭＯＳトランジスタ２１がオン状態に、
ＮチャネルＭＯＳトランジスタ２２がオフ状態になるの
で、このときの出力信号は第４図の場合とは反対に゛１
″レベルになる。また、入力信号Ｘ及びＹが共に゛０″
レベルのとき、ナンドゲート回路２５とノアゲート回路
２６の出力信号は共に゛１″レベルになり、Ｐチャネル
ＭＯＳトランジスタ２１がオフ状態に、ＮチャネルＭＯ
Ｓトランジスタ２２がオン状態になり、このときの出力
信号は１１０ ＄ルーベルになる。さらに、入力信号Ｘ
が“０″レベルで入力信号Ｙが゛１″レベルもしくは入
力信号Ｘが゛１″レベルで入力信号Ｙが“Ｏ″レベルと
き、ナンドゲート回路２５の出力信号は゛１″レベル、
ノアゲート回路２６の出力信号は１１０ ＩＩレベルに
なり、ＰチャネルＭＯＳトランジスタ２１及びＮチャネ
ルＭＯＳトランジスタ２２が共にオフ状態になる。従っ
て、このとき出力信号ＯＵＴは高インピーダンス状態に
なる。
第９図の出力回路は、高電位側の電源ＶＤＤと出力端子
２０との間にＮチャネルのＭｏＳトランジスタ２７を、
出力端子２０と低電位側の基準の電源Ｖｓｓとの間にも
ＮチャネルのＭＯＳトランジスタ２８をそれぞれ挿入し
、入力信号Ｘ及びＹをノアゲート回路２９に供給し、こ
のノアゲート回路２９の出力信号を一方のＮチャネルＭ
ｏＳトランジスタ２７のゲートに供給し、入力信号Ｘ及
びＹをアンドゲート回路３０に供給し、このアンドゲー
ト回路３゜の出力信号を他方のＮチャネルＭＯＳトラン
ジスタ２８のゲートに供給するようにしたものである。
２０との間にＮチャネルのＭｏＳトランジスタ２７を、
出力端子２０と低電位側の基準の電源Ｖｓｓとの間にも
ＮチャネルのＭＯＳトランジスタ２８をそれぞれ挿入し
、入力信号Ｘ及びＹをノアゲート回路２９に供給し、こ
のノアゲート回路２９の出力信号を一方のＮチャネルＭ
ｏＳトランジスタ２７のゲートに供給し、入力信号Ｘ及
びＹをアンドゲート回路３０に供給し、このアンドゲー
ト回路３゜の出力信号を他方のＮチャネルＭＯＳトラン
ジスタ２８のゲートに供給するようにしたものである。
そしてこの回路における入出力信号の真理値状態は前記
第４図のものと同様になる。例えば、入力信号Ｘ及びＹ
が共に″１″レベルのとき、ノアゲート回路２９の出力
信号は０１ルベルに、アンドゲート回路３０の出力信号
は“１″レベルになる。
第４図のものと同様になる。例えば、入力信号Ｘ及びＹ
が共に″１″レベルのとき、ノアゲート回路２９の出力
信号は０１ルベルに、アンドゲート回路３０の出力信号
は“１″レベルになる。
これにより、一方のＮチャネルＭＯＳトランジスタ２１
がオフ状態に、他方のＮチャネルＭＯＳトランジスタ２
８がオン状態になり、出力信号ＯＵＴは“０”レベルに
なる。
がオフ状態に、他方のＮチャネルＭＯＳトランジスタ２
８がオン状態になり、出力信号ＯＵＴは“０”レベルに
なる。
第１０図はこの発明の他の実施例による論理回路の構成
を示す回路図である。この実施例回路は出力回路１６と
して上記第８図に示すものを使用するようにしたもので
ある。この実施例回路では出力回路１６の入出力信号が
同位相であり、ＣＭＯＳインバータ１９の入出力信号が
逆位相であり、駆動信号ＩＮに対する出力回路１６とＣ
ＭＯＳインバータ１９の出力信号レベルが異なるため、
ＣＭＯＳインバータ１９の入力側にインバータ３１を設
け、このインバータ３１により駆動信号ＩＮを反転して
ＣＭＯＳインバータ１９に供給するようにしている。
を示す回路図である。この実施例回路は出力回路１６と
して上記第８図に示すものを使用するようにしたもので
ある。この実施例回路では出力回路１６の入出力信号が
同位相であり、ＣＭＯＳインバータ１９の入出力信号が
逆位相であり、駆動信号ＩＮに対する出力回路１６とＣ
ＭＯＳインバータ１９の出力信号レベルが異なるため、
ＣＭＯＳインバータ１９の入力側にインバータ３１を設
け、このインバータ３１により駆動信号ＩＮを反転して
ＣＭＯＳインバータ１９に供給するようにしている。
第１１図はこの発明の応用例の構成を示す回路図である
。この応用例回路では上記第８図で示される出力回路を
１６Ａと１６Ｂの二つ設け、前記駆動信号ＩＮの過渡期
間おいてこの二つの出力回路１６Ａ、１６Ｂをそれぞれ
タイミングをずらせて順次動作を開始させるようにした
ものである。さらに、この回路全体を信号の出力機能の
みではなく信号の入力機能も持つような入出力バッファ
とするためにイネーブル信号ＥＮで二つの出力回路１６
Ａ１１６Ｂ及びＣＭＯＳインバータ１９の動作を制御す
るようにしたものである。すなわち、上記両出力回路１
６Ａ、１６Ｂの出力端子はＣＭＯＳインバータ１９の出
力端子に共通に接続されている。さらにこの回路全体を
人出力バッファとするために、出力回路１６Ａ、１６３
内のナンドゲート回路２５及びノアゲート回路２６がそ
れぞれ３人力のものにａ換えられ、さらにＣＭＯＳイン
バータ１９のＰチャネルＭＯＳトランジスタ１７のゲー
トに２人力のナンドゲート回路３２が、ＮチャネルＭＯ
Ｓトランジスタ１８のゲートに２人力のノアゲート回路
３３がそれぞれ設けられている。そして上記ナンドグー
１〜回路２５．３２にはイネーブル信号ＥＮが並列に供
給され、ノアゲート回路２６．３３にはこのイネーブル
信号ＥＮがインバータ３４を介して並列に供給される。
。この応用例回路では上記第８図で示される出力回路を
１６Ａと１６Ｂの二つ設け、前記駆動信号ＩＮの過渡期
間おいてこの二つの出力回路１６Ａ、１６Ｂをそれぞれ
タイミングをずらせて順次動作を開始させるようにした
ものである。さらに、この回路全体を信号の出力機能の
みではなく信号の入力機能も持つような入出力バッファ
とするためにイネーブル信号ＥＮで二つの出力回路１６
Ａ１１６Ｂ及びＣＭＯＳインバータ１９の動作を制御す
るようにしたものである。すなわち、上記両出力回路１
６Ａ、１６Ｂの出力端子はＣＭＯＳインバータ１９の出
力端子に共通に接続されている。さらにこの回路全体を
人出力バッファとするために、出力回路１６Ａ、１６３
内のナンドゲート回路２５及びノアゲート回路２６がそ
れぞれ３人力のものにａ換えられ、さらにＣＭＯＳイン
バータ１９のＰチャネルＭＯＳトランジスタ１７のゲー
トに２人力のナンドゲート回路３２が、ＮチャネルＭＯ
Ｓトランジスタ１８のゲートに２人力のノアゲート回路
３３がそれぞれ設けられている。そして上記ナンドグー
１〜回路２５．３２にはイネーブル信号ＥＮが並列に供
給され、ノアゲート回路２６．３３にはこのイネーブル
信号ＥＮがインバータ３４を介して並列に供給される。
また、二つの出力回路１６Ａ、１６Ｂをタイミングをず
らせて順次動作させるために、駆動信号ＩＮを遅延する
２段の遅延回路１５Ａ、１５Ｂが設けられ、初段の遅延
回路１５Ａの遅延信号が一方の出力回路１６Ａ内のナン
ドゲート回路２５及びノアゲート回路２６にそれぞれ供
給され、後段の遅延回路１５Ｂの遅延信号が他方の出力
回路１６Ｂ内のナンドゲート回路２５及びノアゲート回
路２６にそれぞれ供給されている。
らせて順次動作させるために、駆動信号ＩＮを遅延する
２段の遅延回路１５Ａ、１５Ｂが設けられ、初段の遅延
回路１５Ａの遅延信号が一方の出力回路１６Ａ内のナン
ドゲート回路２５及びノアゲート回路２６にそれぞれ供
給され、後段の遅延回路１５Ｂの遅延信号が他方の出力
回路１６Ｂ内のナンドゲート回路２５及びノアゲート回
路２６にそれぞれ供給されている。
この回路ではイネーブル信号ＥＮが“′１″レベルにさ
れると、ナンドゲート回路２５．３２及びノアゲート回
路２６．３３がそれぞれ開いて、ＣＭＯＳインバータ１
９、二つの出力回路１６Ａ、１６Ｂが動作可能となり、
この回路は出力バッファとして動作する。他方、イネー
ブル信号ＥＮが１１０１＋レベルにされると、ナンドゲ
ート回路２５．３２及びノアゲート回路２６．３３がそ
れぞれ閉じ、全てのＭＯＳトランジスタがオフ状態にな
る。このため、出力端子１０が高インピーダンス状態に
なるので、出力端子１０から信号を入力することが可能
となる。
れると、ナンドゲート回路２５．３２及びノアゲート回
路２６．３３がそれぞれ開いて、ＣＭＯＳインバータ１
９、二つの出力回路１６Ａ、１６Ｂが動作可能となり、
この回路は出力バッファとして動作する。他方、イネー
ブル信号ＥＮが１１０１＋レベルにされると、ナンドゲ
ート回路２５．３２及びノアゲート回路２６．３３がそ
れぞれ閉じ、全てのＭＯＳトランジスタがオフ状態にな
る。このため、出力端子１０が高インピーダンス状態に
なるので、出力端子１０から信号を入力することが可能
となる。
また、前記第８図に示す回路を単独で使用し、入力信号
Ｙとして信号Ｘを適度に遅延したものを供給することに
より、信号Ｘの変化時に出力信号を常に一定時間高イン
ピーダンス状態にして、外部から入力される若干遅れた
信号とのタイミングの重なりによる衝突を避けることが
できる。
Ｙとして信号Ｘを適度に遅延したものを供給することに
より、信号Ｘの変化時に出力信号を常に一定時間高イン
ピーダンス状態にして、外部から入力される若干遅れた
信号とのタイミングの重なりによる衝突を避けることが
できる。
［発明の効果］
以上説明したようにこの発明によれば、集積回路化する
際に外部ビン数を増加させることなしに、基準電位に発
生するノイズのレベルを大幅に減少させることができる
論理回路を提供することができる。
際に外部ビン数を増加させることなしに、基準電位に発
生するノイズのレベルを大幅に減少させることができる
論理回路を提供することができる。
第１図はこの発明の一実施例に係る論理回路の回路図、
第２図は上記実施回路のタイミングチャート、第３図は
上記実施例回路で使用される出力回路の回路図、第４図
は上記第３図回路の真理値状態をまとめて示す図、第５
図は上記第３図の出力回路と遅延回路とを組合わせて構
成した出力回路の回路図、第６図は第５図回路のタイミ
ングチャート、第７図ないし第９図はそれぞれ第１図の
出力回路の他の構成を示す回路図、第１０図はこの発明
の他の実施例による論理回路の構成を示す回路図、第１
１図はこの発明の応用例の構成を示１０、２０・・・出
力端子、１１．１２．１７．２１・・・ＰチャネルＭＯ
Ｓトランジスタ、１３．１４．１８．２２．２７．２８
・・・ＮチャネルＭＯＳトランジスタ、１５・・・遅延
回路、１６・・・出力回路、１９・・・ＣＭＯＳインバ
ータ、２３・・・オアゲート回路、２４．３０・・・ア
ンドゲート回路、２５・・・ナンドゲート回路、２６．
２９・・・ノアゲート回路。 出願人代理人 弁理士 鈴江武彦 −２６＝ （× Ｘ＞フ トー
第２図は上記実施回路のタイミングチャート、第３図は
上記実施例回路で使用される出力回路の回路図、第４図
は上記第３図回路の真理値状態をまとめて示す図、第５
図は上記第３図の出力回路と遅延回路とを組合わせて構
成した出力回路の回路図、第６図は第５図回路のタイミ
ングチャート、第７図ないし第９図はそれぞれ第１図の
出力回路の他の構成を示す回路図、第１０図はこの発明
の他の実施例による論理回路の構成を示す回路図、第１
１図はこの発明の応用例の構成を示１０、２０・・・出
力端子、１１．１２．１７．２１・・・ＰチャネルＭＯ
Ｓトランジスタ、１３．１４．１８．２２．２７．２８
・・・ＮチャネルＭＯＳトランジスタ、１５・・・遅延
回路、１６・・・出力回路、１９・・・ＣＭＯＳインバ
ータ、２３・・・オアゲート回路、２４．３０・・・ア
ンドゲート回路、２５・・・ナンドゲート回路、２６．
２９・・・ノアゲート回路。 出願人代理人 弁理士 鈴江武彦 −２６＝ （× Ｘ＞フ トー
Claims (7)
- （１）入力信号に応じた論理信号を出力端子から出力す
る第１の出力回路と、 上記入力信号を所定期間遅延する信号遅延手段と、 出力端子が上記第１の出力回路の出力端子に接続され、
上記入力信号と上記信号遅延手段の遅延出力信号の値が
異なるときには出力状態が高インピーダンス状態となり
、等しいときには上記入力信号に応じた論理信号を出力
端子から出力する第２の出力回路とを具備したことを特
徴とする論理回路。 - （２）前記第２の出力回路は、前記入力信号と前記信号
遅延手段の遅延出力信号の値が等しいときにはその入力
信号の反転論理信号を出力端子から出力するように構成
されている特許請求の範囲第１項に記載の論理回路。 - （３）前記第２の出力回路は、電源の一方と出力端子と
の間に直列に挿入され、ゲートに前記入力信号と前記信
号遅延手段の遅延出力信号がそれぞれ供給される第１極
性の２個のＭＯＳトランジスタと、 電源の他方と出力端子との間に直列に挿入され、ゲート
に前記入力信号と前記信号遅延手段の遅延出力信号がそ
れぞれ供給される第２極性の２個のＭＯＳトランジスタ
とで構成されている特許請求の範囲第１項に記載の論理
回路。 - （４）前記第２の出力回路は、電源の一方と出力端子と
の間に挿入された第１極性の第１ＭＯＳトランジスタと
、 電源の他方と出力端子との間に挿入された第２極性の第
２ＭＯＳトランジスタと、 前記入力信号及び前記信号遅延手段の遅延出力信号が供
給され、その出力信号が上記第１ＭＯＳトランジスタの
ゲートに供給されるノアゲート回路と、 前記入力信号及び前記信号遅延手段の遅延出力信号が供
給され、その出力信号が上記第２ＭＯＳトランジスタの
ゲートに供給されるアンドゲート回路とで構成されてい
る特許請求の範囲第１項に記載の論理回路。 - （５）前記第２の出力回路は、電源の一方と出力端子と
の間に挿入された第１極性の第１ＭＯＳトランジスタと
、 電源の他方と出力端子との間に挿入された第２極性の第
２ＭＯＳトランジスタと、 前記入力信号及び前記信号遅延手段の遅延出力信号が供
給され、その出力信号が上記第１ＭＯＳトランジスタの
ゲートに供給されるナンドゲート回路と、 前記入力信号及び前記信号遅延手段の遅延出力信号が供
給され、その出力信号が上記第２ＭＯＳトランジスタの
ゲートに供給されるノアゲート回路とで構成されている
特許請求の範囲第１項に記載の論理回路。 - （６）前記第２の出力回路は、電源の一方と出力端子と
の間及び電源の他方と出力端子との間にそれぞれ挿入さ
れた同一極性の第１及び第２ＭＯＳトランジスタと、 前記入力信号及び前記信号遅延手段の遅延出力信号が供
給され、出力信号が上記第１ＭＯＳトランジスタのゲー
トに供給されるノアゲート回路と、前記入力信号及び前
記信号遅延手段の遅延出力信号が供給され、出力信号が
上記第２ＭＯＳトランジスタのゲートに供給されるアン
ドゲート回路とで構成されている特許請求の範囲第１項
に記載の論理回路。 - （７）前記第１の出力回路は、電源の一方と出力端子と
の間に挿入された第１極性の第１ＭＯＳトランジスタと
、 電源の他方と出力端子との間に挿入されゲートが上記第
１ＭＯＳトランジスタと共通に接続された第２極性の第
２ＭＯＳトランジスタとで構成されている特許請求の範
囲第１項に記載の論理回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60284012A JPH0710044B2 (ja) | 1985-12-17 | 1985-12-17 | 論理回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60284012A JPH0710044B2 (ja) | 1985-12-17 | 1985-12-17 | 論理回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62142417A true JPS62142417A (ja) | 1987-06-25 |
| JPH0710044B2 JPH0710044B2 (ja) | 1995-02-01 |
Family
ID=17673152
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60284012A Expired - Lifetime JPH0710044B2 (ja) | 1985-12-17 | 1985-12-17 | 論理回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0710044B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0292112A (ja) * | 1988-09-29 | 1990-03-30 | Nec Corp | 出力バッファ回路 |
| JPH02165724A (ja) * | 1988-12-19 | 1990-06-26 | Sharp Corp | デジタル集積回路 |
| JPH0766711A (ja) * | 1993-08-27 | 1995-03-10 | Nec Corp | 出力回路 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58196726A (ja) * | 1982-05-12 | 1983-11-16 | Hitachi Ltd | Ｍｏｓ出力回路 |
| JPS59175218A (ja) * | 1983-03-24 | 1984-10-04 | Fujitsu Ltd | Ｃｍｏｓインバ−タ |
-
1985
- 1985-12-17 JP JP60284012A patent/JPH0710044B2/ja not_active Expired - Lifetime
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58196726A (ja) * | 1982-05-12 | 1983-11-16 | Hitachi Ltd | Ｍｏｓ出力回路 |
| JPS59175218A (ja) * | 1983-03-24 | 1984-10-04 | Fujitsu Ltd | Ｃｍｏｓインバ−タ |
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|---|---|---|---|---|
| JPH0292112A (ja) * | 1988-09-29 | 1990-03-30 | Nec Corp | 出力バッファ回路 |
| JPH02165724A (ja) * | 1988-12-19 | 1990-06-26 | Sharp Corp | デジタル集積回路 |
| JPH0766711A (ja) * | 1993-08-27 | 1995-03-10 | Nec Corp | 出力回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0710044B2 (ja) | 1995-02-01 |
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