JPH03223918A - 出力回路 - Google Patents
出力回路Info
- Publication number
- JPH03223918A JPH03223918A JP2284864A JP28486490A JPH03223918A JP H03223918 A JPH03223918 A JP H03223918A JP 2284864 A JP2284864 A JP 2284864A JP 28486490 A JP28486490 A JP 28486490A JP H03223918 A JPH03223918 A JP H03223918A
- Authority
- JP
- Japan
- Prior art keywords
- output
- circuit
- bus
- circuits
- control signal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 238000001514 detection method Methods 0.000 claims abstract description 5
- 230000004913 activation Effects 0.000 claims 3
- 230000007257 malfunction Effects 0.000 abstract description 4
- 230000001934 delay Effects 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 7
- 230000000694 effects Effects 0.000 description 2
- 230000000295 complement effect Effects 0.000 description 1
- 239000004177 patent blue V Substances 0.000 description 1
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
- G11C7/1057—Data output buffers, e.g. comprising level conversion circuits, circuits for adapting load
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/51—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used
- H03K17/56—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices
- H03K17/687—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices the devices being field-effect transistors
- H03K17/693—Switching arrangements with several input- or output-terminals, e.g. multiplexers, distributors
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/003—Modifications for increasing the reliability for protection
- H03K19/00346—Modifications for eliminating interference or parasitic voltages or currents
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C2207/00—Indexing scheme relating to arrangements for writing information into, or reading information out from, a digital store
- G11C2207/10—Aspects relating to interfaces of memory device to external buses
- G11C2207/108—Wide data ports
Landscapes
- Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
- Mathematical Physics (AREA)
- Logic Circuits (AREA)
- Dram (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は出力回路に関し、特に大電流によって駆動する
必要があり、かつ同時に出力の値が変化する複数のバス
出力回路に関する。
必要があり、かつ同時に出力の値が変化する複数のバス
出力回路に関する。
従来、この種の出力回路は、第５図に示すように、内部
バスＩＢＯ〜ＩＢ７からの信号とバス出力回路をアクテ
ィブにする出力制御信号ＥＮＢＬの反転信号とを入力す
るＮＡＮＤｌ ３と、ＮＡＮＤｌ３の出力を入力する二
段のインバータ群１５と、前記内部バスＩＢＯ〜ＩＢ７
と出力制御信号ＥＮＥＬとを入力するＮＯＲ１４と、１
４の出力を入力する二段のインバータ群１６と、ＮＡＮ
Ｄｌ３に接続しているインバータ群１５の出力をＰチャ
ネル型ＭＯ８）ランジスタのゲート端に接続し、ＮＯＲ
１４に接続しているインバータ群１６の出力をＮチャネ
ル型ＭＯ８）ランジスタのゲート端に接続している外部
回路を駆動する相補性ＭＯＳトランジスタ（以下ＣＭＯ
３と略す）１１で構成され、外部出力端子ＥＢＯに内部
信号ＩＢＯを出力する。このような回路構成のバス出力
回路がバスの数だけ繰り返される構成となっている。
バスＩＢＯ〜ＩＢ７からの信号とバス出力回路をアクテ
ィブにする出力制御信号ＥＮＢＬの反転信号とを入力す
るＮＡＮＤｌ ３と、ＮＡＮＤｌ３の出力を入力する二
段のインバータ群１５と、前記内部バスＩＢＯ〜ＩＢ７
と出力制御信号ＥＮＥＬとを入力するＮＯＲ１４と、１
４の出力を入力する二段のインバータ群１６と、ＮＡＮ
Ｄｌ３に接続しているインバータ群１５の出力をＰチャ
ネル型ＭＯ８）ランジスタのゲート端に接続し、ＮＯＲ
１４に接続しているインバータ群１６の出力をＮチャネ
ル型ＭＯ８）ランジスタのゲート端に接続している外部
回路を駆動する相補性ＭＯＳトランジスタ（以下ＣＭＯ
３と略す）１１で構成され、外部出力端子ＥＢＯに内部
信号ＩＢＯを出力する。このような回路構成のバス出力
回路がバスの数だけ繰り返される構成となっている。
この第５図のタイミングチャートを第６図に示す。
この第６図のタイミングチャートから分かる様に制御信
号ＥＮＢＬがＬＯＷレベルに変化すると、外部バスＥＢ
Ｏ〜ＥＢ７がすべて同時に変化し、内部バス信号ＥＢＯ
〜ＥＢ７を出力することになる。
号ＥＮＢＬがＬＯＷレベルに変化すると、外部バスＥＢ
Ｏ〜ＥＢ７がすべて同時に変化し、内部バス信号ＥＢＯ
〜ＥＢ７を出力することになる。
〔発明が解決しようとする課題］
上述した従来のバス出力回路は、出力の制御信号がアク
ティブとなり、内部バスのデータが外部に出力される場
合、瞬間的に外部回路駆動用の０ＭＯ８を介して駆動電
流が流れるため、次のような内部電源の電圧変動を引き
起こす。
ティブとなり、内部バスのデータが外部に出力される場
合、瞬間的に外部回路駆動用の０ＭＯ８を介して駆動電
流が流れるため、次のような内部電源の電圧変動を引き
起こす。
（１） 外部バスがＨＩＧＨレベルに変化したときに
は、ＬＳＩ内部の正の電源のレベルが瞬間的に低下する
。
は、ＬＳＩ内部の正の電源のレベルが瞬間的に低下する
。
（２）外部バスがＬＯＷレベルに変化したときには、Ｌ
ＳＩ内部の負の電源のレベルが瞬間的に上昇する。
ＳＩ内部の負の電源のレベルが瞬間的に上昇する。
例えば、８ビツトのバスで、各ビットの外部バス端子に
３００ ｐｐの付加容量ＣＬがあり、スルーレート−を
４Ｖ／１０ｎｓとした場合、１Ｔ ビットの外部バス端子がアクティブになった瞬間に流れ
る電流１はおよそ、 ＝３００ｐＦ＊（４Ｖ／１０１０ｎ５）＝１２０となる
。
３００ ｐｐの付加容量ＣＬがあり、スルーレート−を
４Ｖ／１０ｎｓとした場合、１Ｔ ビットの外部バス端子がアクティブになった瞬間に流れ
る電流１はおよそ、 ＝３００ｐＦ＊（４Ｖ／１０１０ｎ５）＝１２０となる
。
従って、８ビツトの外部バスが瞬時にアクティブになっ
た場合の総電流は、 １２０ｍＡ、＊８ビットー９６０ｍＡ となり、電源の電圧変動は、電圧布線抵抗ＲＬに対して
第１表のようになる。
た場合の総電流は、 １２０ｍＡ、＊８ビットー９６０ｍＡ となり、電源の電圧変動は、電圧布線抵抗ＲＬに対して
第１表のようになる。
このため、この正及び負の電源の電圧変動により、内部
回路の論理が反転し、回路が誤動作する可能性がある。
回路の論理が反転し、回路が誤動作する可能性がある。
本発明のバス出力回路は、外部回路駆動用回路と、内部
バス信号と前記外部回路駆動用回路の出力を制御する出
力制御信号を入力とし、前記外部回路駆動用回路が出力
状態を示す出力検出信号を出力とする前記外部回路駆動
用回路を制御する制御回路から構成されるバス出力回路
を最小単位構成とし、他の内部バス信号に対して前記同
様のバス出力回路を複数個繰り返す構成を取り、バス出
力回路の検出信号を次段の出力制御信号とすることによ
り、上述の課題を解決するものである。
バス信号と前記外部回路駆動用回路の出力を制御する出
力制御信号を入力とし、前記外部回路駆動用回路が出力
状態を示す出力検出信号を出力とする前記外部回路駆動
用回路を制御する制御回路から構成されるバス出力回路
を最小単位構成とし、他の内部バス信号に対して前記同
様のバス出力回路を複数個繰り返す構成を取り、バス出
力回路の検出信号を次段の出力制御信号とすることによ
り、上述の課題を解決するものである。
次に、本発明について図面を参照して説明する。
第１図は本発明の一実施例である。ＥＮＢＬは出力回路
をアクティブにする出力制御信号、ＩＢＯは内部バス、
ＥＢＯは外部バスである。１１は外部回路駆動用の０Ｍ
Ｏ８，１２は出力制御信号ＥＮＢＬを反転するインバー
タ、１３は内部バスＩＢＯと制御信号ＥＮＢＬの反転信
号とのＮＡＮＤゲート、１４は内部バスＩＢＯと出力制
御信号ＥＮＢＬとのＮＯＲゲート、１５．１６は前記Ｎ
ＡＮＤ１３及び前記ＮＯＲ１４の出力に接続する２段の
インバータ群で、インバータ群１５は前記− ０ＭＯ８１１のＰチャネル型ＭＯ８）ランジスタのゲー
ト端に接続し、インバータ群１６は前記ＣＭＯ８ＩＩの
Ｎチャネル型ＭＯ８）ランジスタのゲート端に接続して
いる。また、インバータ群１５．１６の出力は１７の排
他的論理和（以下ＥＸＯＲと略す）にも接続して、この
ＥＸＯ’Ｒの出力が次段の出力制御信号として入力され
ている。
をアクティブにする出力制御信号、ＩＢＯは内部バス、
ＥＢＯは外部バスである。１１は外部回路駆動用の０Ｍ
Ｏ８，１２は出力制御信号ＥＮＢＬを反転するインバー
タ、１３は内部バスＩＢＯと制御信号ＥＮＢＬの反転信
号とのＮＡＮＤゲート、１４は内部バスＩＢＯと出力制
御信号ＥＮＢＬとのＮＯＲゲート、１５．１６は前記Ｎ
ＡＮＤ１３及び前記ＮＯＲ１４の出力に接続する２段の
インバータ群で、インバータ群１５は前記− ０ＭＯ８１１のＰチャネル型ＭＯ８）ランジスタのゲー
ト端に接続し、インバータ群１６は前記ＣＭＯ８ＩＩの
Ｎチャネル型ＭＯ８）ランジスタのゲート端に接続して
いる。また、インバータ群１５．１６の出力は１７の排
他的論理和（以下ＥＸＯＲと略す）にも接続して、この
ＥＸＯ’Ｒの出力が次段の出力制御信号として入力され
ている。
以下、バスの数だけ同様の回路構成のノく入出力回路が
繰り返されている。
繰り返されている。
次に、本発明の詳細な説明する。まず出力制御信号ＥＮ
Ｂ ＬがＨＩＧＨレベルの時には、内部ノ（スＩＢＯの
状態に関係なくＣＭＯ８ＩＩのＰチャネル型ＭＯ８）ラ
ンジスタのゲート端がＨＩＧＨレベルとなりＰチャネル
型ＭＯ８）ランジスタはＯＦＦし、Ｎチャネル型ＭＯ８
）ランジスタのゲート端はＬＯＷレベルとなりＮチャネ
ル型ＭＯＳトランジスタもＯＦＦするため、外部ノくス
ＥＢＯはハイインピーダンス状態となる。またインノく
一タ群１５の出力がＨＩＣＨＩＣ用で、インノく一タ群
１６の出力がＬＯＷレベルなのでＥＸＯＲ１７一 はＨＩ Ｇ Ｈレベルになり、次段以降のバス出力回路
の外部バスＥＢＩ〜ＥＢ７も同様にノ・イインピーダン
スとなる。
Ｂ ＬがＨＩＧＨレベルの時には、内部ノ（スＩＢＯの
状態に関係なくＣＭＯ８ＩＩのＰチャネル型ＭＯ８）ラ
ンジスタのゲート端がＨＩＧＨレベルとなりＰチャネル
型ＭＯ８）ランジスタはＯＦＦし、Ｎチャネル型ＭＯ８
）ランジスタのゲート端はＬＯＷレベルとなりＮチャネ
ル型ＭＯＳトランジスタもＯＦＦするため、外部ノくス
ＥＢＯはハイインピーダンス状態となる。またインノく
一タ群１５の出力がＨＩＣＨＩＣ用で、インノく一タ群
１６の出力がＬＯＷレベルなのでＥＸＯＲ１７一 はＨＩ Ｇ Ｈレベルになり、次段以降のバス出力回路
の外部バスＥＢＩ〜ＥＢ７も同様にノ・イインピーダン
スとなる。
次に出力制御信号ＥＮＢＬがＬＯＷレベルに変化すると
、ＮＡＮＤｌ ３とＮＯＲ１４は内部バスＩＢＯを入力
とするとインバータと等価になる。
、ＮＡＮＤｌ ３とＮＯＲ１４は内部バスＩＢＯを入力
とするとインバータと等価になる。
内部バスＩＢＯがＨＩＧＨレベルの時は、インバータ群
１５とインバータ群１６は共にＬＯＷレベルとなり、０
ＭＯ８１１のＰチャネル型ＭＯＳトランジスタがＯＮし
て外部バスＥＢＯがＨＩ Ｇ Ｈノベルになり、また、
内部バスＩＢＯがＬ ＯＷ ＋〜ルベル時は、０ＭＯ８
１１のＮチャネル型ＭＯＳトランジスタがＯＮして外部
バスＥＢＯがＬ ＯＷレベルになり、内部バスＩＢＯの
信号が出力される。このとき、ＥＸＯＲ１７はＬＯＷレ
ベルに変化し、次段のバス出力回路の出力制御信号とし
゛Ｃ入力され、ＮＡＮＤ２３とＮ０Ｒ２４がインバータ
と等価になり、内部バスＩＢ１の信号が外部バスＦＢＩ
に出力される。以下、出力の制御信号である前段のＥＸ
ＯＲが順次ＬＯＷレベルに変化１〜て内部バスの信号が
外部バスに出力される。この時のタイミンクチャートを
第２図に示す。ゲートの遅延があるため、出力制御信号
Ｅ Ｎ Ｂ Ｔ、がＬＯＷレベルに変化してからＥＸＯ
Ｒ１７がＬＯＷレベルニ変化するまで［ＥＸＯＲ１７と
ＮＡＮＤ １３とインバータ群１５、または、ＥＸＯＲ
１フインバータ２２とＮ０Ｒ１，４とインバータ群１６
のゲートの伝搬遅延時間がかかる。そのため外部バスＥ
ＢＯとＥ１３１は同時に変化せず、ゲートの伝搬遅延時
間差をもって変化する。同様に全ての外部バスが、この
伝搬遅延時間差をもって変化する。
１５とインバータ群１６は共にＬＯＷレベルとなり、０
ＭＯ８１１のＰチャネル型ＭＯＳトランジスタがＯＮし
て外部バスＥＢＯがＨＩ Ｇ Ｈノベルになり、また、
内部バスＩＢＯがＬ ＯＷ ＋〜ルベル時は、０ＭＯ８
１１のＮチャネル型ＭＯＳトランジスタがＯＮして外部
バスＥＢＯがＬ ＯＷレベルになり、内部バスＩＢＯの
信号が出力される。このとき、ＥＸＯＲ１７はＬＯＷレ
ベルに変化し、次段のバス出力回路の出力制御信号とし
゛Ｃ入力され、ＮＡＮＤ２３とＮ０Ｒ２４がインバータ
と等価になり、内部バスＩＢ１の信号が外部バスＦＢＩ
に出力される。以下、出力の制御信号である前段のＥＸ
ＯＲが順次ＬＯＷレベルに変化１〜て内部バスの信号が
外部バスに出力される。この時のタイミンクチャートを
第２図に示す。ゲートの遅延があるため、出力制御信号
Ｅ Ｎ Ｂ Ｔ、がＬＯＷレベルに変化してからＥＸＯ
Ｒ１７がＬＯＷレベルニ変化するまで［ＥＸＯＲ１７と
ＮＡＮＤ １３とインバータ群１５、または、ＥＸＯＲ
１フインバータ２２とＮ０Ｒ１，４とインバータ群１６
のゲートの伝搬遅延時間がかかる。そのため外部バスＥ
ＢＯとＥ１３１は同時に変化せず、ゲートの伝搬遅延時
間差をもって変化する。同様に全ての外部バスが、この
伝搬遅延時間差をもって変化する。
このように時間差をもってバスが変化することにより、
ある瞬間に電源ラインに流れる電流を小さくできる為、
電源ラインの電圧変動を小さく抑えることが出来る。こ
の実施例を用いると、瞬間的に流れる電流量は、１／８
となり、電圧変動を１／８に抑えることが出来る。
ある瞬間に電源ラインに流れる電流を小さくできる為、
電源ラインの電圧変動を小さく抑えることが出来る。こ
の実施例を用いると、瞬間的に流れる電流量は、１／８
となり、電圧変動を１／８に抑えることが出来る。
次に、第３図に本発明の第二の実施例を示す。
なお、第１図の同一の部分については同一の符号を付し
て、回路の詳細な説明は省略する。
て、回路の詳細な説明は省略する。
まず、第３図に示す第二の実施例の第１図の第一の実施
例との相違点は、第一の実施例では第１ビツトに出力制
御信号ＥＮＢＬを入力し、以降のビットの制御信号とし
ては前のビットの外部駆動用の０ＭＯ８のＰチャネル型
ＭＯ８）ランジスタのゲート端への入力信号とＮチャネ
ル型ＭＯ３）ランジスタのゲート端への入力信号のＥＸ
ＯＲを使用しているのに対し、第二の実施例では第１ビ
ツトと第２ビツトの出力の制御信号として出力制御信号
ＥＮＢＬを使用し、次の２ビツトへの出力制御信号とし
ては第２ビツトの外部駆動用の０ＭＯ８２１のＰチャネ
ル型ＭＯ８）ランジスタのゲート端への入力信号とＮチ
ャネル型ＭＯＳトランジスタのゲート端への入力信号の
ＥＸＯＲ２７を使用している点である。この時のタイミ
ングチャートを第４図に示す。外部バスＥＢＯとＥＢｌ
が同時に変化し、その徒弟−の実施例と同様のゲート伝
搬遅延時間差をもって外部バスＥＢ２とＥＢ３が同時に
変化する。以下同様にこの時間差をもって、外部バスは
２ビツトずつ変化していく。
例との相違点は、第一の実施例では第１ビツトに出力制
御信号ＥＮＢＬを入力し、以降のビットの制御信号とし
ては前のビットの外部駆動用の０ＭＯ８のＰチャネル型
ＭＯ８）ランジスタのゲート端への入力信号とＮチャネ
ル型ＭＯ３）ランジスタのゲート端への入力信号のＥＸ
ＯＲを使用しているのに対し、第二の実施例では第１ビ
ツトと第２ビツトの出力の制御信号として出力制御信号
ＥＮＢＬを使用し、次の２ビツトへの出力制御信号とし
ては第２ビツトの外部駆動用の０ＭＯ８２１のＰチャネ
ル型ＭＯ８）ランジスタのゲート端への入力信号とＮチ
ャネル型ＭＯＳトランジスタのゲート端への入力信号の
ＥＸＯＲ２７を使用している点である。この時のタイミ
ングチャートを第４図に示す。外部バスＥＢＯとＥＢｌ
が同時に変化し、その徒弟−の実施例と同様のゲート伝
搬遅延時間差をもって外部バスＥＢ２とＥＢ３が同時に
変化する。以下同様にこの時間差をもって、外部バスは
２ビツトずつ変化していく。
９
このように外部バスを２ビツトずつ変化させることによ
り、全てのバスの状態が決まるまでの遅延を第一の実施
例の半分にすることができるため、全てのバスの状態が
決まるまでの遅延を小さくして、かつ第一の実施例と同
様電源ラインの電圧変動を小さくすることができるとい
う利点がある。
り、全てのバスの状態が決まるまでの遅延を第一の実施
例の半分にすることができるため、全てのバスの状態が
決まるまでの遅延を小さくして、かつ第一の実施例と同
様電源ラインの電圧変動を小さくすることができるとい
う利点がある。
したがって、この第二の実施例は特にバス幅の大きな回
路に対して有効である。この第二の実施例を用いると、
従来例に対して瞬間的な電流を１／４に抑えることがで
き、すなわち、電源変動を１／４に抑えられる。
路に対して有効である。この第二の実施例を用いると、
従来例に対して瞬間的な電流を１／４に抑えることがで
き、すなわち、電源変動を１／４に抑えられる。
以上説明したように本発明は、複数のバス出力回路にお
いて、出力の制御信号がアクティブになってから、ゲー
トの遅延を利用してバスをある時間差をもって順に変化
させることによって、外部回路を駆動する電流が一時に
流れることを防ぎ、ＬＳＩ内部の電源ラインの電圧変動
を小さくすることができる。このため、電源ラインの電
圧変動による内部回路の誤動作を防ぐことができるとい
１０ う効果がある。
いて、出力の制御信号がアクティブになってから、ゲー
トの遅延を利用してバスをある時間差をもって順に変化
させることによって、外部回路を駆動する電流が一時に
流れることを防ぎ、ＬＳＩ内部の電源ラインの電圧変動
を小さくすることができる。このため、電源ラインの電
圧変動による内部回路の誤動作を防ぐことができるとい
１０ う効果がある。
４
第１図は本発明の第一の実施例の回路図、第２図は第一
の実施例のタイミングチャート図、第３図は本発明の第
二の実施例の回路図、第４図は第二の実施例のタイミン
グチャート図、第５図は従来例の回路図、第６図は従来
例のタイミングチャート図である。 ＶＤＤ・・・・・・正の電源、ＥＮＢＬ・・・・・・出
力制御信号、ＩＢＯ〜ＩＢ７・・・・・・内部バス、Ｅ
ＢＯ〜ＥＢ７・・・・・・外部バス、１１，２１．．８
１・・・・・・外部回路駆動用相補性ＭＯ８）ランジス
タ、１２，２２．３２・・・・・・制御信号反転用イン
バータ、１３，２３．８３・・・・・・ＮＡＮＤ、１４
，２４．８４・・・・・・ＮＯＲ，１５゜１６．２５，
２６，８５．８６・・・・・・２段のインバータ群。
の実施例のタイミングチャート図、第３図は本発明の第
二の実施例の回路図、第４図は第二の実施例のタイミン
グチャート図、第５図は従来例の回路図、第６図は従来
例のタイミングチャート図である。 ＶＤＤ・・・・・・正の電源、ＥＮＢＬ・・・・・・出
力制御信号、ＩＢＯ〜ＩＢ７・・・・・・内部バス、Ｅ
ＢＯ〜ＥＢ７・・・・・・外部バス、１１，２１．．８
１・・・・・・外部回路駆動用相補性ＭＯ８）ランジス
タ、１２，２２．３２・・・・・・制御信号反転用イン
バータ、１３，２３．８３・・・・・・ＮＡＮＤ、１４
，２４．８４・・・・・・ＮＯＲ，１５゜１６．２５，
２６，８５．８６・・・・・・２段のインバータ群。
Claims (1)
- 駆動回路と、出力すべきデータ信号および出力活性化信
号を受け前記出力活性化信号がアクティブレベルのとき
に前記データ信号を前記駆動回路に供給する手段と、前
記駆動回路が動作状態を示す検出信号を発生する手段と
を有する出力単位回路を複数段備え、前段の出力単位回
路からの前記検出信号を次段の出力単位回路へ前記出力
活性化信号として供給することを特徴とする出力回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31987189 | 1989-12-08 | ||
| JP1-319871 | 1989-12-08 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03223918A true JPH03223918A (ja) | 1991-10-02 |
| JP2639207B2 JP2639207B2 (ja) | 1997-08-06 |
Family
ID=18115169
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2284864A Expired - Lifetime JP2639207B2 (ja) | 1989-12-08 | 1990-10-23 | 出力回路 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5194763A (ja) |
| EP (1) | EP0431624B1 (ja) |
| JP (1) | JP2639207B2 (ja) |
| DE (1) | DE69013301T2 (ja) |
Families Citing this family (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5404056A (en) * | 1992-04-28 | 1995-04-04 | Kabushiki Kaisha Toshiba | Semiconductor integrated circuit device with independently operable output buffers |
| US5331228A (en) * | 1992-07-31 | 1994-07-19 | Sgs-Thomson Microelectronics, Inc. | Output driver circuit |
| EP0586207B1 (en) * | 1992-08-31 | 1997-03-26 | STMicroelectronics, Inc. | Integrated circuit output driver |
| DE4422784C2 (de) * | 1994-06-29 | 1999-05-27 | Texas Instruments Deutschland | Schaltungsanordnung mit wenigstens einer Schaltungseinheit wie einem Register, einer Speicherzelle, einer Speicheranordnung oder dergleichen |
| KR0143578B1 (ko) * | 1995-05-24 | 1998-08-17 | 김주용 | 멀티비트 집적회로의 출력 버퍼 동작 제어 회로 |
| JPH0981289A (ja) * | 1995-09-20 | 1997-03-28 | Fujitsu Ltd | データ伝送方式及びデータ伝送回路 |
| US5874833A (en) * | 1997-02-03 | 1999-02-23 | International Business Machines Corporation | True/complement output bus for reduced simulataneous switching noise |
| US6380770B1 (en) * | 1998-10-08 | 2002-04-30 | National Semiconductor Corporation | Low ground bounce and low power supply bounce output driver with dual, interlocked, asymmetric delay lines |
| US8030968B1 (en) * | 2010-04-07 | 2011-10-04 | Intel Corporation | Staged predriver for high speed differential transmitter |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6410722A (en) * | 1987-07-02 | 1989-01-13 | Mitsubishi Electric Corp | Logical integrated circuit |
Family Cites Families (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5723356B2 (ja) * | 1973-07-24 | 1982-05-18 | ||
| JPS594234A (ja) * | 1982-06-30 | 1984-01-11 | Hitachi Ltd | 半導体集積回路装置 |
| NL8203148A (nl) * | 1982-08-10 | 1984-03-01 | Philips Nv | Geintegreerde logische schakeling met snelle aftastbesturing. |
| JPS59148426A (ja) * | 1983-02-15 | 1984-08-25 | Nec Corp | 同時動作タイミング制御回路 |
| JPS59212027A (ja) * | 1983-05-18 | 1984-11-30 | Toshiba Corp | 半導体集積回路の出力回路 |
| JPS60224328A (ja) * | 1984-04-23 | 1985-11-08 | Nec Corp | 半導体集積回路 |
| JPS61121523A (ja) * | 1984-11-16 | 1986-06-09 | Mitsubishi Electric Corp | 論理集積回路装置 |
| US4724340A (en) * | 1986-11-21 | 1988-02-09 | Motorola, Inc. | Output circuit in which induced switching noise is reduced by presetting pairs of output lines to opposite logic states |
| KR960006286B1 (ko) * | 1987-02-25 | 1996-05-13 | 가부시기가이샤 히다찌세이사꾸쇼 | 출력 회로 |
| US4860491A (en) * | 1987-12-18 | 1989-08-29 | Panuski William R | Potter's grate |
| US4825101A (en) * | 1988-02-11 | 1989-04-25 | Advanced Micro Devices, Inc. | Full-level, fast CMOS output buffer |
| JPH01238217A (ja) * | 1988-03-18 | 1989-09-22 | Toshiba Corp | 半導体集積回路の誤動作防止回路 |
| US5059818A (en) * | 1990-06-01 | 1991-10-22 | Advanced Micro Devices, Inc. | Self-regulating clock generator |
-
1990
- 1990-10-23 JP JP2284864A patent/JP2639207B2/ja not_active Expired - Lifetime
- 1990-12-04 US US07/622,069 patent/US5194763A/en not_active Expired - Fee Related
- 1990-12-06 EP EP90123459A patent/EP0431624B1/en not_active Expired - Lifetime
- 1990-12-06 DE DE69013301T patent/DE69013301T2/de not_active Expired - Fee Related
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6410722A (en) * | 1987-07-02 | 1989-01-13 | Mitsubishi Electric Corp | Logical integrated circuit |
Also Published As
| Publication number | Publication date |
|---|---|
| DE69013301D1 (de) | 1994-11-17 |
| EP0431624A3 (en) | 1991-09-04 |
| US5194763A (en) | 1993-03-16 |
| EP0431624B1 (en) | 1994-10-12 |
| DE69013301T2 (de) | 1995-04-27 |
| JP2639207B2 (ja) | 1997-08-06 |
| EP0431624A2 (en) | 1991-06-12 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP6266514B2 (ja) | 電荷注入を含む差動シリアル信号を伝達する装置および方法 | |
| US7408482B2 (en) | Integrated circuit devices having data inversion circuits therein with multi-bit prefetch structures and methods of operating same | |
| US5805505A (en) | Circuit and method for converting a pair of input signals into a level-limited output signal | |
| US6583659B1 (en) | Reduced clock-skew in a multi-output clock driver by selective shorting together of clock pre-outputs | |
| US6639424B2 (en) | Combined dynamic logic gate and level shifter and method employing same | |
| JPH07141875A (ja) | ラッチ制御型出力ドライバ | |
| US6870776B2 (en) | Data output circuit in combined SDR/DDR semiconductor memory device | |
| US6459320B2 (en) | Impedance matching circuit for semiconductor memory device | |
| JPH03223918A (ja) | 出力回路 | |
| JP2004015434A (ja) | 多数決回路 | |
| JPH0389624A (ja) | 半導体集積回路 | |
| JPH1173775A (ja) | 半導体記憶装置の出力回路 | |
| JP3573687B2 (ja) | データ一時記憶装置 | |
| JP3857697B2 (ja) | 半導体集積回路、半導体記憶装置及び半導体記憶装置のテスト方法 | |
| KR19980052695A (ko) | 반도체 메모리 장치의 데이터 출력버퍼 제어회로 | |
| JPH0831180A (ja) | 半導体記憶装置 | |
| US6958629B2 (en) | Single stage, level restore circuit with mixed signal inputs | |
| JPH07221605A (ja) | ラッチ回路並びにそれを用いたレジスタ回路およびパイプライン処理回路 | |
| JP3282852B2 (ja) | 半導体集積回路装置 | |
| JPH11177408A (ja) | Ｃｍｏｓドライバ回路 | |
| JPS62142417A (ja) | 論理回路 | |
| JPH03127511A (ja) | 出力バッファ回路 | |
| JP2954193B1 (ja) | 出力バッファ回路 | |
| JP2934265B2 (ja) | 相補型ｍｏｓ出力回路 | |
| JPH1065514A (ja) | クロック駆動回路 |