JP2954193B1 - 出力バッファ回路 - Google Patents
出力バッファ回路Info
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Abstract
【要約】
【課題】 ノイズを抑制し、かつ、出力のスピードを速
くする。 【解決手段】 本発明は、トランスファゲート１と、こ
れのソースにドレインが接続されたトランスファゲート
２と、トランスファゲート１、２のゲートにそれぞれ抵
抗３、４を介して接続され出力信号を入力端子で受けて
この出力信号を選択的にトランスファゲート１、２のゲ
ートに与えるゲート回路５と、トランスファゲート１、
２の接続点に接続されているデータ出力線６と、共通放
電線１２と、データ出力線６に保持されるＮ−１回目の
出力データの電圧レベルとゲート回路５の入力端子にお
けるＮ回目の出力信号の電圧レベルを比較してこれらの
電圧レベルの差がある時に電圧レベル差検出信号を発生
する比較検出回路と、電圧レベル差検出信号を受けた時
にのみデータ出力線６と共通放電線１２とを接続する接
続回路とを有する。
くする。 【解決手段】 本発明は、トランスファゲート１と、こ
れのソースにドレインが接続されたトランスファゲート
２と、トランスファゲート１、２のゲートにそれぞれ抵
抗３、４を介して接続され出力信号を入力端子で受けて
この出力信号を選択的にトランスファゲート１、２のゲ
ートに与えるゲート回路５と、トランスファゲート１、
２の接続点に接続されているデータ出力線６と、共通放
電線１２と、データ出力線６に保持されるＮ−１回目の
出力データの電圧レベルとゲート回路５の入力端子にお
けるＮ回目の出力信号の電圧レベルを比較してこれらの
電圧レベルの差がある時に電圧レベル差検出信号を発生
する比較検出回路と、電圧レベル差検出信号を受けた時
にのみデータ出力線６と共通放電線１２とを接続する接
続回路とを有する。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置等にお
いてデータを出力する出力バッファ回路に関する。
いてデータを出力する出力バッファ回路に関する。
【０００２】
【従来の技術】従来の出力バッファ回路として図７に示
すものが知られている。この従来の出力バッファ回路
は、Ｐチャネル形のトランスファゲート１０１と、トラ
ンスファゲート１０１のソースにドレインが接続された
Ｎチャネル形のトランスファゲート１０２と、トランス
ファゲート１０１、１０２のゲートにそれぞれ抵抗１０
３、１０４を介して接続され出力信号を入力端子で受け
てこの出力信号を選択的にトランスファゲート１０１、
１０２のゲートに与えるゲート回路１０５と、トランス
ファゲート１０１、１０２の接続点に接続されているデ
ータ出力線１０６とを有している。
すものが知られている。この従来の出力バッファ回路
は、Ｐチャネル形のトランスファゲート１０１と、トラ
ンスファゲート１０１のソースにドレインが接続された
Ｎチャネル形のトランスファゲート１０２と、トランス
ファゲート１０１、１０２のゲートにそれぞれ抵抗１０
３、１０４を介して接続され出力信号を入力端子で受け
てこの出力信号を選択的にトランスファゲート１０１、
１０２のゲートに与えるゲート回路１０５と、トランス
ファゲート１０１、１０２の接続点に接続されているデ
ータ出力線１０６とを有している。
【０００３】ゲート回路１０５は、ＮＡＮＤ回路１０７
と、ＮＯＲ回路１０８と、インバータ１０９とを有して
いる。ＮＡＮＤ回路１０７の出力端子は、トランスファ
ゲート１０１のゲートに接続されている。ＮＡＮＤ回路
１０７は、出力信号としてのＳＡ出力信号およびクロッ
ク信号を受ける。ＮＯＲ回路１０８の出力端子は、トラ
ンスファゲート１０２のゲートに接続されている。ＮＯ
Ｒ回路１０８は、出力信号としてのＳＡ出力信号を受け
るとともにクロック信号をインバータ１０９を介して受
ける。
と、ＮＯＲ回路１０８と、インバータ１０９とを有して
いる。ＮＡＮＤ回路１０７の出力端子は、トランスファ
ゲート１０１のゲートに接続されている。ＮＡＮＤ回路
１０７は、出力信号としてのＳＡ出力信号およびクロッ
ク信号を受ける。ＮＯＲ回路１０８の出力端子は、トラ
ンスファゲート１０２のゲートに接続されている。ＮＯ
Ｒ回路１０８は、出力信号としてのＳＡ出力信号を受け
るとともにクロック信号をインバータ１０９を介して受
ける。
【０００４】
【発明が解決しようとする課題】しかしながら、従来の
出力バッファ回路は、トライステートタイプでありデー
タを読み出す直前の状態はＮ−１回目の出力信号（デー
タ）を保持した状態でＨｉ−Ｚとなっているため、Ｎ回
目の出力信号が反転する場合には出力波形をフルスイン
グさせなければならない。この際に、従来の出力バッフ
ァ回路は、最終段のスイッチングのときの電流変化率
（ｄｉ／ｄｔ）が大きいとノイズを発生してしまうた
め、第１および第２のトランスファゲート１０１、１０
２のゲートにそれぞれ抵抗１０３、１０４を接続するこ
とでノイズの発生を極力抑えていた。このことにより、
従来の出力バッファ回路においては、ある程度ノイズは
抑制できるが出力のスピードが遅いという問題がある。
出力バッファ回路は、トライステートタイプでありデー
タを読み出す直前の状態はＮ−１回目の出力信号（デー
タ）を保持した状態でＨｉ−Ｚとなっているため、Ｎ回
目の出力信号が反転する場合には出力波形をフルスイン
グさせなければならない。この際に、従来の出力バッフ
ァ回路は、最終段のスイッチングのときの電流変化率
（ｄｉ／ｄｔ）が大きいとノイズを発生してしまうた
め、第１および第２のトランスファゲート１０１、１０
２のゲートにそれぞれ抵抗１０３、１０４を接続するこ
とでノイズの発生を極力抑えていた。このことにより、
従来の出力バッファ回路においては、ある程度ノイズは
抑制できるが出力のスピードが遅いという問題がある。
【０００５】本発明の目的は、ノイズを抑制することが
でき、かつ、出力のスピードを速くすることができる出
力バッファ回路を提供することにある。
でき、かつ、出力のスピードを速くすることができる出
力バッファ回路を提供することにある。
【０００６】
【課題を解決するための手段】上記課題を解決するため
に、本発明の第１のものは、第１のトランスファゲート
と、第１のトランスファゲートのソースにドレインが接
続された第２のトランスファゲートと、第１および第２
のトランスファゲートのゲートにそれぞれ抵抗を介して
接続され出力信号を入力端子で受けて出力信号を選択的
に第１および第２のトランスファゲートのゲートに与え
るゲート回路と、第１および第２のトランスファゲート
の接続点に接続されているデータ出力線と、共通放電線
と、データ出力線に保持されるＮ−１回目の出力データ
の電圧レベルとゲート回路の入力端子におけるＮ回目の
出力信号の電圧レベルを比較してこれらの電圧レベルの
差がある時に電圧レベル差検出信号を発生する比較検出
手段と、比較検出手段の電圧レベル差検出信号を受けた
時にのみデータ出力線と共通放電線とを接続する接続手
段とを有することを特徴とする。
に、本発明の第１のものは、第１のトランスファゲート
と、第１のトランスファゲートのソースにドレインが接
続された第２のトランスファゲートと、第１および第２
のトランスファゲートのゲートにそれぞれ抵抗を介して
接続され出力信号を入力端子で受けて出力信号を選択的
に第１および第２のトランスファゲートのゲートに与え
るゲート回路と、第１および第２のトランスファゲート
の接続点に接続されているデータ出力線と、共通放電線
と、データ出力線に保持されるＮ−１回目の出力データ
の電圧レベルとゲート回路の入力端子におけるＮ回目の
出力信号の電圧レベルを比較してこれらの電圧レベルの
差がある時に電圧レベル差検出信号を発生する比較検出
手段と、比較検出手段の電圧レベル差検出信号を受けた
時にのみデータ出力線と共通放電線とを接続する接続手
段とを有することを特徴とする。
【０００７】本発明の第２のものは、第１のトランスフ
ァゲートと、第１のトランスファゲートのソースにドレ
インが接続された第２のトランスファゲートと、第１お
よび第２のトランスファゲートのゲートにそれぞれ抵抗
を介して接続され出力信号を入力端子で受けてこの出力
信号を選択的に第１および第２のトランスファゲートの
ゲートに与えるゲート回路と、第１および第２のトラン
スファゲートの接続点に接続されているデータ出力線
と、共通放電線と、データ出力線と共通放電線にそれぞ
れソースおよびドレインが接続された第３のトランスフ
ァゲートおよび第４のトランスファゲートと、データ出
力線に保持されるＮ−１回目の出力データの電圧レベル
が低いレベルでありゲート回路の入力端子におけるＮ回
目の出力信号の電圧レベルが高いレベルである時におい
てデータ出力線の電圧レベルが第１の基準電圧以下であ
る時間に第３のトランスファゲートを導通してデータ出
力線と共通放電線とを接続する第１の接続手段と、デー
タ出力線に保持されるＮ−１回目の出力データの電圧レ
ベルが高いレベルでありゲート回路の入力端子における
Ｎ回目の出力信号の電圧レベルが低いレベルである時に
おいてデータ出力線の電圧レベルが第１の基準電圧より
高い第２の基準電圧以上である時間に第４のトランスフ
ァゲートを導通してデータ出力線と共通放電線とを接続
する第２の接続手段とを有することを特徴とする。
ァゲートと、第１のトランスファゲートのソースにドレ
インが接続された第２のトランスファゲートと、第１お
よび第２のトランスファゲートのゲートにそれぞれ抵抗
を介して接続され出力信号を入力端子で受けてこの出力
信号を選択的に第１および第２のトランスファゲートの
ゲートに与えるゲート回路と、第１および第２のトラン
スファゲートの接続点に接続されているデータ出力線
と、共通放電線と、データ出力線と共通放電線にそれぞ
れソースおよびドレインが接続された第３のトランスフ
ァゲートおよび第４のトランスファゲートと、データ出
力線に保持されるＮ−１回目の出力データの電圧レベル
が低いレベルでありゲート回路の入力端子におけるＮ回
目の出力信号の電圧レベルが高いレベルである時におい
てデータ出力線の電圧レベルが第１の基準電圧以下であ
る時間に第３のトランスファゲートを導通してデータ出
力線と共通放電線とを接続する第１の接続手段と、デー
タ出力線に保持されるＮ−１回目の出力データの電圧レ
ベルが高いレベルでありゲート回路の入力端子における
Ｎ回目の出力信号の電圧レベルが低いレベルである時に
おいてデータ出力線の電圧レベルが第１の基準電圧より
高い第２の基準電圧以上である時間に第４のトランスフ
ァゲートを導通してデータ出力線と共通放電線とを接続
する第２の接続手段とを有することを特徴とする。
【０００８】
【発明の実施の形態】次に、本発明の実施の形態を図面
に基づいて詳細に説明する。図１は、本発明の第１の実
施の形態としての出力バッファ回路ＢＦ１を示してい
る。本発明の第１の実施の形態としての出力バッファ回
路ＢＦ１は、Ｐチャネル形のトランスファゲートと１、
トランスファゲート１のソースにドレインが接続された
Ｎチャネル形のトランスファゲート２と、トランスファ
ゲート１、２のゲートにそれぞれ抵抗３、４を介して接
続され出力信号としてのＳＡ出力信号を入力端子で受け
てこの出力信号を選択的にトランスファゲート１、２の
ゲートに与えるゲート回路５と、トランスファゲート
１、２の接続点に接続されているデータ出力線６とを有
している。
に基づいて詳細に説明する。図１は、本発明の第１の実
施の形態としての出力バッファ回路ＢＦ１を示してい
る。本発明の第１の実施の形態としての出力バッファ回
路ＢＦ１は、Ｐチャネル形のトランスファゲートと１、
トランスファゲート１のソースにドレインが接続された
Ｎチャネル形のトランスファゲート２と、トランスファ
ゲート１、２のゲートにそれぞれ抵抗３、４を介して接
続され出力信号としてのＳＡ出力信号を入力端子で受け
てこの出力信号を選択的にトランスファゲート１、２の
ゲートに与えるゲート回路５と、トランスファゲート
１、２の接続点に接続されているデータ出力線６とを有
している。
【０００９】ゲート回路５は、ＮＡＮＤ回路７と、ＮＯ
Ｒ回路８と、インバータ９を有している。ＮＡＮＤ回路
７の出力端子は、トランスファゲート１のゲートに接続
されている。ＮＡＮＤ回路７は、第１の入力端子で出力
信号としてのＳＡ出力信号を受け、かつ、第２の入力端
子でクロック信号を受ける。ＮＯＲ回路８の出力端子
は、トランスファゲート２のゲートに接続されている。
ＮＯＲ回路８は、第１の入力端子でＳＡ出力信号を受け
るとともに第２の入力端子でクロック信号をインバータ
９を介して受ける。
Ｒ回路８と、インバータ９を有している。ＮＡＮＤ回路
７の出力端子は、トランスファゲート１のゲートに接続
されている。ＮＡＮＤ回路７は、第１の入力端子で出力
信号としてのＳＡ出力信号を受け、かつ、第２の入力端
子でクロック信号を受ける。ＮＯＲ回路８の出力端子
は、トランスファゲート２のゲートに接続されている。
ＮＯＲ回路８は、第１の入力端子でＳＡ出力信号を受け
るとともに第２の入力端子でクロック信号をインバータ
９を介して受ける。
【００１０】本発明の第１の実施の形態としての出力バ
ッファ回路は、さらにＮチャネル形のトランスファゲー
ト１０と、Ｐチャネル形のトランスファゲート１１と、
共通放電線１２と、インバータ１３と、ＮＡＮＤ回路１
４と、ＮＯＲ回路１５と、インバータ１６と、インバー
タ１７と、ＮＯＲ回路１８と、ＮＡＮＤ回路１９とを有
している。インバータ１３は、閾値１（閾値１＝ＶＩ
Ｈ）を有している。インバータ１７は、閾値１より高い
閾値２（閾値２＝ＶＩＬ）を有している。共通放電線１
２は、２つのコンデンサ２０、２１との間に接続されて
いる。コンデンサ２０は、静電容量Ｃ１を有し、電圧Ｖ
ｃｃを供給する電源回路に接続されている。コンデンサ
２１は、静電容量Ｃ２を有し、接地されている。
ッファ回路は、さらにＮチャネル形のトランスファゲー
ト１０と、Ｐチャネル形のトランスファゲート１１と、
共通放電線１２と、インバータ１３と、ＮＡＮＤ回路１
４と、ＮＯＲ回路１５と、インバータ１６と、インバー
タ１７と、ＮＯＲ回路１８と、ＮＡＮＤ回路１９とを有
している。インバータ１３は、閾値１（閾値１＝ＶＩ
Ｈ）を有している。インバータ１７は、閾値１より高い
閾値２（閾値２＝ＶＩＬ）を有している。共通放電線１
２は、２つのコンデンサ２０、２１との間に接続されて
いる。コンデンサ２０は、静電容量Ｃ１を有し、電圧Ｖ
ｃｃを供給する電源回路に接続されている。コンデンサ
２１は、静電容量Ｃ２を有し、接地されている。
【００１１】トランスファゲート１０は、ドレインがデ
ータ出力線６に接続され、ソースが共通放電線１２に接
続され、かつ、ゲートがＮＯＲ回路１５の出力端子に接
続されている。トランスファゲート１１は、ドレインが
データ出力線６に接続され、ソースが共通放電線１２に
接続され、かつ、ゲートがＮＯＲ回路１９の出力端子に
接続されている。
ータ出力線６に接続され、ソースが共通放電線１２に接
続され、かつ、ゲートがＮＯＲ回路１５の出力端子に接
続されている。トランスファゲート１１は、ドレインが
データ出力線６に接続され、ソースが共通放電線１２に
接続され、かつ、ゲートがＮＯＲ回路１９の出力端子に
接続されている。
【００１２】インバータ１３は、データ出力線６とＮＡ
ＮＤ回路１４の第１の入力端子との間に接続されてい
る。ＮＡＮＤ回路１４の第２の入力端子は、ＮＡＮＤ回
路７の第１の入力端子に接続され、ＳＡ出力信号を受け
る。ＮＡＮＤ回路１４の出力端子は、ＮＯＲ回路１５の
第１の入力端子に接続されている。ＮＯＲ回路１５の第
２の入力端子とＮＡＮＤ回路７の第１の入力端子との間
には、インバータ１６が接続されている。ＮＯＲ回路１
５の第２の入力端子は、インバータ１６を介してクロッ
ク信号を受ける。インバータ１７は、データ出力線６と
ＮＯＲ回路１８の第１の入力端子との間に接続されてい
る。ＮＯＲ回路１８の第２の入力端子は、ＮＡＮＤ回路
７の第１の入力端子に接続され、ＳＡ出力信号を受け
る。ＮＯＲ回路１８の出力端子は、ＮＡＮＤ回路１９の
第１の入力端子に接続されている。ＮＡＮＤ回路１９の
第２の入力端子は、ＮＡＮＤ回路７の第２の入力端子に
接続されている。ＮＡＮＤ回路１９の第２の入力端子
は、クロック信号を受ける。
ＮＤ回路１４の第１の入力端子との間に接続されてい
る。ＮＡＮＤ回路１４の第２の入力端子は、ＮＡＮＤ回
路７の第１の入力端子に接続され、ＳＡ出力信号を受け
る。ＮＡＮＤ回路１４の出力端子は、ＮＯＲ回路１５の
第１の入力端子に接続されている。ＮＯＲ回路１５の第
２の入力端子とＮＡＮＤ回路７の第１の入力端子との間
には、インバータ１６が接続されている。ＮＯＲ回路１
５の第２の入力端子は、インバータ１６を介してクロッ
ク信号を受ける。インバータ１７は、データ出力線６と
ＮＯＲ回路１８の第１の入力端子との間に接続されてい
る。ＮＯＲ回路１８の第２の入力端子は、ＮＡＮＤ回路
７の第１の入力端子に接続され、ＳＡ出力信号を受け
る。ＮＯＲ回路１８の出力端子は、ＮＡＮＤ回路１９の
第１の入力端子に接続されている。ＮＡＮＤ回路１９の
第２の入力端子は、ＮＡＮＤ回路７の第２の入力端子に
接続されている。ＮＡＮＤ回路１９の第２の入力端子
は、クロック信号を受ける。
【００１３】図１の出力バッファ回路において、インバ
ータ１３および１７は、データ出力線６の出力信号を入
力として受ける。インバータ１３は閾値１を有してい
る。Ｎ−１回目のＳＡ出力信号の電圧レベルが低いレベ
ル（ＬＯＷレベル）であり、Ｎ回目のＳＡ出力信号の電
圧レベルが高いレベル（ＨＩＧＨレベル）となる時に、
インバータ１３とＮＡＮＤ回路１４とＮＯＲ回路１５と
インバータ１６とからなる回路は、データ出力線６の電
圧レベルがＧＮＤ（０）から閾値１になるまでの時間に
データ出力線６と共通放電線１２とを結ぶトランスファ
ゲート１０のゲートを導通（ＯＮ）させる。
ータ１３および１７は、データ出力線６の出力信号を入
力として受ける。インバータ１３は閾値１を有してい
る。Ｎ−１回目のＳＡ出力信号の電圧レベルが低いレベ
ル（ＬＯＷレベル）であり、Ｎ回目のＳＡ出力信号の電
圧レベルが高いレベル（ＨＩＧＨレベル）となる時に、
インバータ１３とＮＡＮＤ回路１４とＮＯＲ回路１５と
インバータ１６とからなる回路は、データ出力線６の電
圧レベルがＧＮＤ（０）から閾値１になるまでの時間に
データ出力線６と共通放電線１２とを結ぶトランスファ
ゲート１０のゲートを導通（ＯＮ）させる。
【００１４】また、インバータ１７は、閾値２を有して
いる。Ｎ−１回目のＳＡ出力信号の電圧レベルがＨＩＧ
Ｈレベルであり、Ｎ回目のＳＡ出力信号の電圧レベルが
ＬＯＷレベルとなる時に、インバータ１７とＮＯＲ回路
１８とＮＡＮＤ回路１９とからなる回路は、データ出力
線６の電圧レベルが閾値２になるまでの時間にデータ出
力線６と共通放電線１２とを結ぶトランスファゲート１
１のゲートを導通（ＯＮ）させる。
いる。Ｎ−１回目のＳＡ出力信号の電圧レベルがＨＩＧ
Ｈレベルであり、Ｎ回目のＳＡ出力信号の電圧レベルが
ＬＯＷレベルとなる時に、インバータ１７とＮＯＲ回路
１８とＮＡＮＤ回路１９とからなる回路は、データ出力
線６の電圧レベルが閾値２になるまでの時間にデータ出
力線６と共通放電線１２とを結ぶトランスファゲート１
１のゲートを導通（ＯＮ）させる。
【００１５】閾値１のインバータ１３の出力およびＮ回
目のＳＡ出力信号を受けるＮＡＮＤ回路１４はデータ出
力線６の電圧レベルがＧＮＤ（０）から閾値１になるま
での時間にＬＯＷレベルの信号を出力し、この出力信号
およびクロック信号を受けるＮＯＲ回路１５は、クロッ
ク信号が活性化している時間であり、かつ、データ出力
線６の電圧レベルがＧＮＤ（０）から閾値１になるまで
の時間にＨＩＧＨレベルの信号を出力してトランスファ
ゲート１０を導通（ＯＮ）させる。
目のＳＡ出力信号を受けるＮＡＮＤ回路１４はデータ出
力線６の電圧レベルがＧＮＤ（０）から閾値１になるま
での時間にＬＯＷレベルの信号を出力し、この出力信号
およびクロック信号を受けるＮＯＲ回路１５は、クロッ
ク信号が活性化している時間であり、かつ、データ出力
線６の電圧レベルがＧＮＤ（０）から閾値１になるまで
の時間にＨＩＧＨレベルの信号を出力してトランスファ
ゲート１０を導通（ＯＮ）させる。
【００１６】また、閾値２のインバータ１７の出力信号
およびＮ回目のＳＡ出力信号を受けるＮＯＲ回路１８
は、データ出力線６の電圧レベルがＶｃｃから閾値２に
なるまでの時間にＨＩＧＨレベルの信号を出力し、この
出力信号およびクロック信号を受けるＮＡＮＤ回路１９
は、クロック信号が活性化している時間であり、かつ、
データ出力線６の電圧レベルがＶｃｃから閾値２になる
までの時間にＬＯＷレベルの信号を出力してトランスフ
ァゲート１１を導通（ＯＮ）させる。複数の出力バッフ
ァ回路ＢＦ１が半導体装置（図示せず）の出力部に配置
されいる。この場合に、図１に示すように、複数の出力
バッファ回路ＢＦ１は、共通放電線１２を共通に用いて
いる。
およびＮ回目のＳＡ出力信号を受けるＮＯＲ回路１８
は、データ出力線６の電圧レベルがＶｃｃから閾値２に
なるまでの時間にＨＩＧＨレベルの信号を出力し、この
出力信号およびクロック信号を受けるＮＡＮＤ回路１９
は、クロック信号が活性化している時間であり、かつ、
データ出力線６の電圧レベルがＶｃｃから閾値２になる
までの時間にＬＯＷレベルの信号を出力してトランスフ
ァゲート１１を導通（ＯＮ）させる。複数の出力バッフ
ァ回路ＢＦ１が半導体装置（図示せず）の出力部に配置
されいる。この場合に、図１に示すように、複数の出力
バッファ回路ＢＦ１は、共通放電線１２を共通に用いて
いる。
【００１７】次に、本発明の第２の実施の形態を図２に
基づいて詳細に説明する。本発明の第２の実施の形態に
おいては、本発明の第１の実施の形態と同じ構成要素に
は同じ符号が付されている。図２に示すように、本発明
の第２の実施の形態としての出力バッファ回路ＢＦ２
は、Ｐチャネル形のトランスファゲート１、Ｎチャネル
形のトランスファゲート２と、抵抗３、４と、ゲート回
路５と、データ出力線６と、共通放電線１２と、コンデ
ンサ２０、２１とを有している。
基づいて詳細に説明する。本発明の第２の実施の形態に
おいては、本発明の第１の実施の形態と同じ構成要素に
は同じ符号が付されている。図２に示すように、本発明
の第２の実施の形態としての出力バッファ回路ＢＦ２
は、Ｐチャネル形のトランスファゲート１、Ｎチャネル
形のトランスファゲート２と、抵抗３、４と、ゲート回
路５と、データ出力線６と、共通放電線１２と、コンデ
ンサ２０、２１とを有している。
【００１８】本発明の第２の実施の形態としての出力バ
ッファ回路ＢＦ２は、さらにＮチャネル形のトランスフ
ァゲート２２と、Ｐチャネル形のトランスファゲート２
３と、ヒステリシスインバータ２４と、ＥＯＲ回路２５
と、インバータ２６と、インバータ２７とを有してい
る。トランスファゲート２２は、ドレインがデータ出力
線６に接続され、ソースが共通放電線１２に接続され、
かつ、ゲートがＥＯＲ回路２５の出力端子に接続されて
いる。トランスファゲート２３は、ドレインがデータ出
力線６に接続され、ソースが共通放電線１２に接続さ
れ、かつ、ゲートがＥＯＲ回路２５の出力端子にインバ
ータ２６を介して接続されている。ヒステリシスインバ
ータ２４は、データ出力線６とＥＯＲ回路２５の第１の
入力端子との間に接続されている。ヒステリシスインバ
ータ２４は、閾値１（閾値１＝ＶＩＨ）およびこれより
高い閾値２（閾値２＝ＶＩＬ）を有している。ＥＯＲ回
路２５の第２の入力端子は、ＮＡＮＤ回路７の第１の入
力端子にインバータ２７を介して接続されている。
ッファ回路ＢＦ２は、さらにＮチャネル形のトランスフ
ァゲート２２と、Ｐチャネル形のトランスファゲート２
３と、ヒステリシスインバータ２４と、ＥＯＲ回路２５
と、インバータ２６と、インバータ２７とを有してい
る。トランスファゲート２２は、ドレインがデータ出力
線６に接続され、ソースが共通放電線１２に接続され、
かつ、ゲートがＥＯＲ回路２５の出力端子に接続されて
いる。トランスファゲート２３は、ドレインがデータ出
力線６に接続され、ソースが共通放電線１２に接続さ
れ、かつ、ゲートがＥＯＲ回路２５の出力端子にインバ
ータ２６を介して接続されている。ヒステリシスインバ
ータ２４は、データ出力線６とＥＯＲ回路２５の第１の
入力端子との間に接続されている。ヒステリシスインバ
ータ２４は、閾値１（閾値１＝ＶＩＨ）およびこれより
高い閾値２（閾値２＝ＶＩＬ）を有している。ＥＯＲ回
路２５の第２の入力端子は、ＮＡＮＤ回路７の第１の入
力端子にインバータ２７を介して接続されている。
【００１９】ＥＯＲ回路２５は、Ｐチャネル形のトラン
スファゲート２８と、Ｎチャネル形のトランスファゲー
ト２９と、Ｐチャネル形のトランスファゲート３０と、
Ｎチャネル形のトランスファゲート３１と、Ｐチャネル
形のトランスファゲート３２と、Ｎチャネル形のトラン
スファゲート３３とからなる。トランスファゲート２８
のソースは、トランスファゲート２９のドレインに接続
されている。トランスファゲート２８とトランスファゲ
ート２９とには、所定の電圧が与えられている。トラン
スファゲート２８とトランスファゲート２９のゲート
は、ヒステリシスインバータ２４を介してデータ出力線
６に接続されている。トランスファゲート３０とトラン
スファゲート３１のドレインは、ＮＡＮＤ回路７の第１
の入力端子にインバータ２７を介して接続されている。
トランスファゲート３０とトランスファゲート３１のソ
ースは、トランスファゲート２２のゲートに接続され、
かつ、トランスファゲート２３のゲートにインバータ２
６を介して接続されている。トランスファゲート３０の
ゲートは、ヒステリシスインバータ２４を介してデータ
出力線６に接続されている。トランスファゲート３１の
ゲートは、トランスファゲート２８のソースとトランス
ファゲート２９のドレインの接続点に接続されている。
トランスファゲート３２のドレインは、トランスファゲ
ート３３のソースに接続されている。トランスファゲー
ト３３のドレインは、トランスファゲート２８のソース
とトランスファゲート２９のドレインの接続点に接続さ
れている。トランスファゲート３２のソースは、ヒステ
リシスインバータ２４を介してデータ出力線６に接続さ
れている。トランスファゲート３２のゲートとトランス
ファゲート３３のゲートは、ヒステリシスインバータ２
４を介してデータ出力線６に接続されている。トランス
ファゲート３２のドレインとトランスファゲート３３の
ソースの接続点は、トランスファゲート２２のゲートに
接続され、かつ、トランスファゲート２３のゲートにイ
ンバータ２６を介して接続されている。
スファゲート２８と、Ｎチャネル形のトランスファゲー
ト２９と、Ｐチャネル形のトランスファゲート３０と、
Ｎチャネル形のトランスファゲート３１と、Ｐチャネル
形のトランスファゲート３２と、Ｎチャネル形のトラン
スファゲート３３とからなる。トランスファゲート２８
のソースは、トランスファゲート２９のドレインに接続
されている。トランスファゲート２８とトランスファゲ
ート２９とには、所定の電圧が与えられている。トラン
スファゲート２８とトランスファゲート２９のゲート
は、ヒステリシスインバータ２４を介してデータ出力線
６に接続されている。トランスファゲート３０とトラン
スファゲート３１のドレインは、ＮＡＮＤ回路７の第１
の入力端子にインバータ２７を介して接続されている。
トランスファゲート３０とトランスファゲート３１のソ
ースは、トランスファゲート２２のゲートに接続され、
かつ、トランスファゲート２３のゲートにインバータ２
６を介して接続されている。トランスファゲート３０の
ゲートは、ヒステリシスインバータ２４を介してデータ
出力線６に接続されている。トランスファゲート３１の
ゲートは、トランスファゲート２８のソースとトランス
ファゲート２９のドレインの接続点に接続されている。
トランスファゲート３２のドレインは、トランスファゲ
ート３３のソースに接続されている。トランスファゲー
ト３３のドレインは、トランスファゲート２８のソース
とトランスファゲート２９のドレインの接続点に接続さ
れている。トランスファゲート３２のソースは、ヒステ
リシスインバータ２４を介してデータ出力線６に接続さ
れている。トランスファゲート３２のゲートとトランス
ファゲート３３のゲートは、ヒステリシスインバータ２
４を介してデータ出力線６に接続されている。トランス
ファゲート３２のドレインとトランスファゲート３３の
ソースの接続点は、トランスファゲート２２のゲートに
接続され、かつ、トランスファゲート２３のゲートにイ
ンバータ２６を介して接続されている。
【００２０】データ出力線６に保持されるＮ−１回目の
出力データがヒステリシスインバータ２４により反転さ
れ出力される出力信号の電圧レベルとＳＡ出力信号のＮ
回目の出力信号がインバータ２７により反転され出力さ
れる出力信号の電圧レベルが不一致となる時間にＥＯＲ
回路２５がトランスファゲート２２、２３のゲートを駆
動しのデータ出力線６と共通放電線１２をショート（接
続）させる。
出力データがヒステリシスインバータ２４により反転さ
れ出力される出力信号の電圧レベルとＳＡ出力信号のＮ
回目の出力信号がインバータ２７により反転され出力さ
れる出力信号の電圧レベルが不一致となる時間にＥＯＲ
回路２５がトランスファゲート２２、２３のゲートを駆
動しのデータ出力線６と共通放電線１２をショート（接
続）させる。
【００２１】まず、Ｎ−１回目のデータ出力線６に保持
される電圧レベルがＬＯＷレベルでありＮ回目のＳＡ出
力信号の電圧レベルがＨＩＧＨレベルとなる場合、ＥＯ
Ｒ回路２５はＨＩＧＨレベルの信号を出力しトランスフ
ァゲート２２、２３が開きデータ出力線６と共通放電線
１２がショートされる。データ出力線６における出力信
号の電圧レベルが閾値１以上となると、ヒステリシスイ
ンバータ２４の出力信号がＨＩＧＨレベルからＬＯＷレ
ベルに反転しＥＯＲ回路２５の出力信号がＬＯＷレベル
となりトランスファゲート２２、２３が閉じる。
される電圧レベルがＬＯＷレベルでありＮ回目のＳＡ出
力信号の電圧レベルがＨＩＧＨレベルとなる場合、ＥＯ
Ｒ回路２５はＨＩＧＨレベルの信号を出力しトランスフ
ァゲート２２、２３が開きデータ出力線６と共通放電線
１２がショートされる。データ出力線６における出力信
号の電圧レベルが閾値１以上となると、ヒステリシスイ
ンバータ２４の出力信号がＨＩＧＨレベルからＬＯＷレ
ベルに反転しＥＯＲ回路２５の出力信号がＬＯＷレベル
となりトランスファゲート２２、２３が閉じる。
【００２２】また、Ｎ−１回目のデータ出力線６に保持
される電圧レベルがＨＩＧＨレベルでありＮ回目のＳＡ
出力信号の電圧レベルがＬＯＷレベルとなる場合、ＥＯ
Ｒ回路２５はＨＩＧＨレベルの信号を出力しトランスフ
ァゲート２２、２３が開きデータ出力線６と共通放電線
１２がショートされる。データ出力線６の出力信号の電
圧レベルが閾値２以下となると、ヒステリシスインバー
タ２４の出力信号がＬＯＷレベルからＨＩＧＨレベルに
反転しＥＯＲ回路２５の出力信号がＬＯＷレベルとなり
トランスファゲート２２、２３が閉じる。
される電圧レベルがＨＩＧＨレベルでありＮ回目のＳＡ
出力信号の電圧レベルがＬＯＷレベルとなる場合、ＥＯ
Ｒ回路２５はＨＩＧＨレベルの信号を出力しトランスフ
ァゲート２２、２３が開きデータ出力線６と共通放電線
１２がショートされる。データ出力線６の出力信号の電
圧レベルが閾値２以下となると、ヒステリシスインバー
タ２４の出力信号がＬＯＷレベルからＨＩＧＨレベルに
反転しＥＯＲ回路２５の出力信号がＬＯＷレベルとなり
トランスファゲート２２、２３が閉じる。
【００２３】次に、本発明の第３の実施の形態を図３に
基づいて詳細に説明する。本発明の第３の実施の形態に
おいては、本発明の第１の実施の形態と同じ構成要素に
は同じ符号が付されている。図３に示すように、本発明
の第３の実施の形態としての出力バッファ回路は、図１
の出力バッファ回路ＢＦ１に電流のリークの補償用の中
間電圧発生回路３４を追加してなる。中間電圧発生回路
３４は、共通放電線６に接続されている。中間電圧発生
回路３４は、Ｐチャネル形のトランスファゲート３５、
３６、３７と、Ｎチャネル形のトランスファゲート３
８、３９、４０とを有している。トランスファゲート３
５のドレインは、電源回路（図示せず）に接続されてい
る。トランスファゲート４０のゲートには、インバータ
４１が接続されている。トランスファゲート３５〜４０
は、ソースドレインが接続されている。トランスファゲ
ート３６、３７は、それぞれゲートとソースが接続され
ている。トランスファゲート３８、３９は、それぞれゲ
ートとドレインが接続されている。トランスファゲート
３５のゲートは、クロック信号を受ける。トランスファ
ゲート４０のゲートは、インバータ４１を介してクロッ
ク信号を受ける。トランスファゲート３７、３８のゲー
トは、共通放電線６に接続されている。
基づいて詳細に説明する。本発明の第３の実施の形態に
おいては、本発明の第１の実施の形態と同じ構成要素に
は同じ符号が付されている。図３に示すように、本発明
の第３の実施の形態としての出力バッファ回路は、図１
の出力バッファ回路ＢＦ１に電流のリークの補償用の中
間電圧発生回路３４を追加してなる。中間電圧発生回路
３４は、共通放電線６に接続されている。中間電圧発生
回路３４は、Ｐチャネル形のトランスファゲート３５、
３６、３７と、Ｎチャネル形のトランスファゲート３
８、３９、４０とを有している。トランスファゲート３
５のドレインは、電源回路（図示せず）に接続されてい
る。トランスファゲート４０のゲートには、インバータ
４１が接続されている。トランスファゲート３５〜４０
は、ソースドレインが接続されている。トランスファゲ
ート３６、３７は、それぞれゲートとソースが接続され
ている。トランスファゲート３８、３９は、それぞれゲ
ートとドレインが接続されている。トランスファゲート
３５のゲートは、クロック信号を受ける。トランスファ
ゲート４０のゲートは、インバータ４１を介してクロッ
ク信号を受ける。トランスファゲート３７、３８のゲー
トは、共通放電線６に接続されている。
【００２４】次に、本発明の第４の実施の形態を図４に
基づいて詳細に説明する。本発明の第４の実施の形態に
おいては、本発明の第２および第３の実施の形態と同じ
構成要素には同じ符号が付されている。図４に示すよう
に、本発明の第４の実施の形態としての出力バッファ回
路は、図２の出力バッファ回路ＢＦ２に電流のリークの
補償用の中間電圧発生回路３４を追加してなる。中間電
圧発生回路３４は、共通放電線６に接続されている。
基づいて詳細に説明する。本発明の第４の実施の形態に
おいては、本発明の第２および第３の実施の形態と同じ
構成要素には同じ符号が付されている。図４に示すよう
に、本発明の第４の実施の形態としての出力バッファ回
路は、図２の出力バッファ回路ＢＦ２に電流のリークの
補償用の中間電圧発生回路３４を追加してなる。中間電
圧発生回路３４は、共通放電線６に接続されている。
【００２５】本発明の実施の形態としての出力バッファ
回路においては、ＳＡ出力信号がＬＯＷレベルからＨＩ
ＧＨベルに変化する際にデータ出力線６と共通放電線１
２とをショートさせることにより、データ出力線６の出
力信号の電圧レベルは共通放電線１２の電圧レベルとほ
ぼ同レベルまで急速に上昇するため、データ出力の高速
化を図ることが可能となる。また、ＳＡ出力信号がＨＩ
ＧＨレベルからＬＯＷレベルに変化する際にもデータ出
力線６と共通放電線１２とをショートさせることによ
り、データ出力線６の出力信号の電圧レベルは共通放電
線１２の電圧レベルとほぼ同レベルまで急速に下降する
ため、データ出力の高速化を図ることが可能となる。更
に、例えば電源電圧をＶｃｃとした場合に、閾値１＝１
／３Ｖｃｃ、閾値２＝２／３Ｖｃｃ、共通放電線１２の
電位＝１／２Ｖｃｃに設定すれば出力バッファ回路の出
力レベルの変化量を従来の出力バッファ回路の出力レベ
ルの変化量の約２／３に抑えることができるためノイズ
の低減を図ることも可能となる。
回路においては、ＳＡ出力信号がＬＯＷレベルからＨＩ
ＧＨベルに変化する際にデータ出力線６と共通放電線１
２とをショートさせることにより、データ出力線６の出
力信号の電圧レベルは共通放電線１２の電圧レベルとほ
ぼ同レベルまで急速に上昇するため、データ出力の高速
化を図ることが可能となる。また、ＳＡ出力信号がＨＩ
ＧＨレベルからＬＯＷレベルに変化する際にもデータ出
力線６と共通放電線１２とをショートさせることによ
り、データ出力線６の出力信号の電圧レベルは共通放電
線１２の電圧レベルとほぼ同レベルまで急速に下降する
ため、データ出力の高速化を図ることが可能となる。更
に、例えば電源電圧をＶｃｃとした場合に、閾値１＝１
／３Ｖｃｃ、閾値２＝２／３Ｖｃｃ、共通放電線１２の
電位＝１／２Ｖｃｃに設定すれば出力バッファ回路の出
力レベルの変化量を従来の出力バッファ回路の出力レベ
ルの変化量の約２／３に抑えることができるためノイズ
の低減を図ることも可能となる。
【００２６】共通放電線１２の電位は、共通放電線１２
に接続する所定の個数の出力バッファ回路ＢＦ１、ＢＦ
２において、Ｖｃｃ＞閾値２＞共通放電線の電位＞閾値
１＞ＧＮＤに保つよう設定すれば消費電流の増大を促す
ことはない。また、共通放電線１２の両端に接続されて
いるコンデンサ２０、２１の容量比を変更することによ
り、共通放電線１２の電位を任意の値に設定することも
可能となる。全体のデータ出力時間の高速化を図るため
に、出力バッファ回路のデータ出力線６の共通放電線１
２への接続を図１および図２に示すタイプとしたスピー
ドワーストの出力バッファ回路のみに設定しバランスを
取るという使用法も可能である。
に接続する所定の個数の出力バッファ回路ＢＦ１、ＢＦ
２において、Ｖｃｃ＞閾値２＞共通放電線の電位＞閾値
１＞ＧＮＤに保つよう設定すれば消費電流の増大を促す
ことはない。また、共通放電線１２の両端に接続されて
いるコンデンサ２０、２１の容量比を変更することによ
り、共通放電線１２の電位を任意の値に設定することも
可能となる。全体のデータ出力時間の高速化を図るため
に、出力バッファ回路のデータ出力線６の共通放電線１
２への接続を図１および図２に示すタイプとしたスピー
ドワーストの出力バッファ回路のみに設定しバランスを
取るという使用法も可能である。
【００２７】図５は、ＳＡ出力信号がＨＩＧＨレベルで
ある時における本発明の出力バッファ回路および従来の
出力バッファ回路の各部の信号の例を示している。図５
において、Ａはクロック信号を示し、Ｂは出力バッファ
回路のゲート信号を示し、Ｃはトランスファゲートのゲ
ート信号を示し、Ｄは共通放電線１２の信号を示し、Ｅ
は本発明の出力バッファ回路の出力信号を示し、かつ、
Ｆは従来の出力バッファ回路の出力信号を示している。
ある時における本発明の出力バッファ回路および従来の
出力バッファ回路の各部の信号の例を示している。図５
において、Ａはクロック信号を示し、Ｂは出力バッファ
回路のゲート信号を示し、Ｃはトランスファゲートのゲ
ート信号を示し、Ｄは共通放電線１２の信号を示し、Ｅ
は本発明の出力バッファ回路の出力信号を示し、かつ、
Ｆは従来の出力バッファ回路の出力信号を示している。
【００２８】図６は、ＳＡ出力信号がＬＯＷレベルであ
る時における本発明の出力バッファ回路および従来の出
力バッファ回路の各部の信号の例を示している。図６に
おいて、Ｇはクロック信号を示し、Ｈは出力バッファ回
路のゲート信号を示し、Ｉはトランスファゲートのゲー
ト信号を示し、Ｊは共通放電線１２の信号を示し、Ｋは
本発明の出力バッファ回路の出力信号を示し、かつ、Ｌ
は従来の出力バッファ回路の出力信号を示している。
る時における本発明の出力バッファ回路および従来の出
力バッファ回路の各部の信号の例を示している。図６に
おいて、Ｇはクロック信号を示し、Ｈは出力バッファ回
路のゲート信号を示し、Ｉはトランスファゲートのゲー
ト信号を示し、Ｊは共通放電線１２の信号を示し、Ｋは
本発明の出力バッファ回路の出力信号を示し、かつ、Ｌ
は従来の出力バッファ回路の出力信号を示している。
【００２９】
【発明の効果】本発明は、ノイズを抑制することがで
き、かつ、出力のスピードを速くすることができる。
き、かつ、出力のスピードを速くすることができる。
【図１】本発明の第１の実施の形態としての出力バッフ
ァ回路を示す電気回路図である。
ァ回路を示す電気回路図である。
【図２】本発明の第２の実施の形態としての出力バッフ
ァ回路を示す電気回路図である。
ァ回路を示す電気回路図である。
【図３】本発明の第３の実施の形態としての出力バッフ
ァ回路を示す電気回路図である。
ァ回路を示す電気回路図である。
【図４】本発明の第４の実施の形態としての出力バッフ
ァ回路を示す電気回路図である。
ァ回路を示す電気回路図である。
【図５】本発明の出力バッファ回路および従来の出力バ
ッファ回路の各部の信号を説明するための図である。
ッファ回路の各部の信号を説明するための図である。
【図６】本発明の出力バッファ回路および従来の出力バ
ッファ回路の各部の信号を説明するための他の図であ
る。
ッファ回路の各部の信号を説明するための他の図であ
る。
【図７】従来の出力バッファ回路を示す電気回路図であ
る。
る。
１、２ トランスファゲート ３、４ 抵抗 ５ ゲート回路 ６ データ出力線 ７ ＮＡＮＤ回路 ８ ＮＯＲ回路 ９ インバータ １０、１１ トランスファゲート １２ 共通放電線 １３ インバータ １４ ＮＡＮＤ回路 １５ ＮＯＲ回路 １６、１７ インバータ １８ ＮＯＲ回路 １９ ＮＡＮＤ回路 ２０、２１ コンデンサ ２２、２３ トランスファゲート ２４ ヒステリシスインバータ ２５ ＥＯＲ回路 ２６、２７ インバータ ２８〜３３ トランスファゲート ３４ 中間電圧発生回路 ３５〜４０ トランスファゲート ４１ インバータ
Claims (6)
- 【請求項１】 第１のトランスファゲートと、 前記第１のトランスファゲートのソースにドレインが接
続された第２のトランスファゲートと、 前記第１および前記第２のトランスファゲートのゲート
にそれぞれ抵抗を介して接続され出力信号を入力端子で
受けて前記出力信号を選択的に前記第１および前記第２
のトランスファゲートの前記ゲートに与えるゲート回路
と、 前記第１および前記第２のトランスファゲートの接続点
に接続されているデータ出力線と、 共通放電線と、 前記データ出力線に保持されるＮ−１回目の出力データ
の電圧レベルと前記ゲート回路の前記入力端子における
Ｎ回目の出力信号の電圧レベルを比較して前記電圧レベ
ルの差がある時に電圧レベル差検出信号を発生する比較
検出手段と、 前記比較検出手段の電圧レベル差検出信号を受けた時に
のみ前記データ出力線と前記共通放電線とを接続する接
続手段とを有することを特徴とする出力バッファ回路。 - 【請求項２】 請求項１に記載の出力バッファ回路にお
いて、 前記共通放電線は、２つのコンデンサの間に接続されて
いることを特徴する出力バッファ回路。 - 【請求項３】 請求項２に記載の出力バッファ回路にお
いて、 前記共通放電線に接続されたリーク補償用の中間電圧発
生回路を有することを特徴とする出力バッファ回路。 - 【請求項４】 第１のトランスファゲートと、 前記第１のトランスファゲートのソースにドレインが接
続された第２のトランスファゲートと、 前記第１および前記第２のトランスファゲートのゲート
にそれぞれ抵抗を介して接続され出力信号を入力端子で
受けて前記出力信号を選択的に前記第１および前記第２
のトランスファゲートの前記ゲートに与えるゲート回路
と、 前記第１および前記第２のトランスファゲートの接続点
に接続されているデータ出力線と、 共通放電線と、 前記データ出力線と前記共通放電線にそれぞれソースお
よびドレインが接続された第３のトランスファゲートお
よび第４のトランスファゲートと、 前記データ出力線に保持されるＮ−１回目の出力データ
の電圧レベルが低いレベルであり前記ゲート回路の前記
入力端子におけるＮ回目の出力信号の電圧レベルが高い
レベルである時において前記データ出力線の電圧レベル
が第１の基準電圧以下である時間に前記第３のトランス
ファゲートを導通して前記データ出力線と前記共通放電
線とを接続する第１の接続手段と、 前記データ出力線に保持されるＮ−１回目の出力データ
の電圧レベルが高いレベルであり前記ゲート回路の前記
入力端子におけるＮ回目の出力信号の電圧レベルが低い
レベルである時において前記データ出力線の電圧レベル
が前記第１の基準電圧より高い第２の基準電圧以上であ
る時間に前記第４のトランスファゲートを導通して前記
データ出力線と前記共通放電線とを接続する第２の接続
手段とを有することを特徴とする出力バッファ回路。 - 【請求項５】 請求項４に記載の出力バッファ回路にお
いて、 前記共通放電線は、２つのコンデンサの間に接続されて
いることを特徴する出力バッファ回路。 - 【請求項６】 請求項５に記載の出力バッファ回路にお
いて、 前記共通放電線に接続されたリーク補償用の中間電圧発
生回路を有することを特徴とする出力バッファ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10263219A JP2954193B1 (ja) | 1998-09-17 | 1998-09-17 | 出力バッファ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10263219A JP2954193B1 (ja) | 1998-09-17 | 1998-09-17 | 出力バッファ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2954193B1 true JP2954193B1 (ja) | 1999-09-27 |
| JP2000091903A JP2000091903A (ja) | 2000-03-31 |
Family
ID=17386443
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10263219A Expired - Lifetime JP2954193B1 (ja) | 1998-09-17 | 1998-09-17 | 出力バッファ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2954193B1 (ja) |
-
1998
- 1998-09-17 JP JP10263219A patent/JP2954193B1/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JP2000091903A (ja) | 2000-03-31 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
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