KR0179913B1 - 출력 인에이블 신호 발생 회로 - Google Patents

출력 인에이블 신호 발생 회로 Download PDF

Info

Publication number
KR0179913B1
KR0179913B1 KR1019960012880A KR19960012880A KR0179913B1 KR 0179913 B1 KR0179913 B1 KR 0179913B1 KR 1019960012880 A KR1019960012880 A KR 1019960012880A KR 19960012880 A KR19960012880 A KR 19960012880A KR 0179913 B1 KR0179913 B1 KR 0179913B1
Authority
KR
South Korea
Prior art keywords
output
signal
enable signal
voltage
gate
Prior art date
Application number
KR1019960012880A
Other languages
English (en)
Other versions
KR970072698A (ko
Inventor
황명하
Original Assignee
문정환
엘지반도체주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 문정환, 엘지반도체주식회사 filed Critical 문정환
Priority to KR1019960012880A priority Critical patent/KR0179913B1/ko
Publication of KR970072698A publication Critical patent/KR970072698A/ko
Application granted granted Critical
Publication of KR0179913B1 publication Critical patent/KR0179913B1/ko

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
    • G11C7/1063—Control signal output circuits, e.g. status or busy flags, feedback command signals
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
    • G11C7/1057—Data output buffers, e.g. comprising level conversion circuits, circuits for adapting load
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/18—Address timing or clocking circuits; Address control signal generation or management, e.g. for row address strobe [RAS] or column address strobe [CAS] signals

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Logic Circuits (AREA)
  • Dram (AREA)

Abstract

본 발명은 출력 인에이블 신호 발생 회로에 관한 것으로, 종래에는 전압(Vcc)이 고레벨이 될 수록 출력 인에이블 신호의 디스에이블 시간이 짧아져서 출력단이 하이-임피던스로 되는 시간이 짧아지게 됨으로 출력 인에이블 신호가 인에이블될 때 출력 레벨과 고/저 전압 레벨과의 차가 커지면 출력 버퍼에 의해 발생하는 전원 바운싱이 증가하여 칩의 오동작을 유발할 수 있는 문제점이 있다. 이러한 종래의 문제점을 개선하기 위하여 본 발명은 하이 전압을 검출하면 출력 인에이블 신호의 디스에이블 시간을 길게 하여 출력단이 하이-임피던스로 세팅되는 시간을 길게 함으로써 출력 인에이블 신호가 인에이블되었을 때 출력 레벨과 고/저 출력 전압과의 차이를 줄여 하이 전압에서 발생하는 전압 바운싱을 감소시킬 수 있도록 창안한 것으로, 본 발명은 출력 데이터 인에이블 신호 발생 회로는 하이 전압이 될 경우 더 긴 시간의 출력 디스에이블 시간을 갖도록 함으로써 하이 전압이 될 경우 하이-임피던스로 세팅되는 시간이 길어져 종래의 기술보다 출력 데이터 인에이블 신호가 인에이블될 때의 출력 레벨과 고/저 출력 레벨의 차를 줄임으로써 출력이 전송될 경우 발생하는 파워의 바운싱을 줄여 하이 전압 동작 여유를 더 갖을 수 있다.

Description

출력 인에이블 신호 발생 회로
제1도는 종래 기술의 회로도.
제2도는 제1도에서의 타이밍도.
제3도는 본 발명의 회로도.
제4도는 제3도에서 바이어스 전압의 파형도.
제5도는 제3도에서 출력 인에이블 신호의 파형도.
제6도는 본 발명에 따른 타이밍도.
* 도면의 주요부분에 대한 부호의 설명
201 : 버퍼 구동부 202 : 출력 버퍼
203 : 부하 204, 205 : 신호 발생부
본 발명은 출력 버퍼에 관한 것으로 특히, 출력 인에이블 신호의 디스에이블 시간을 지연하여 출력단이 하이-임피던스로 세팅되는 시간을 길게 함으로써 출력 레벨과 고/저 출력 전압과의 차이를 줄여 하이 전압에서 발생하는 저압 바운싱을 감소시킬 수 있도록 한 출력 인에이블 신호 발생 회로에 관한 것이다.
제1도는 종래 기술의 회로도로서 이에 도시된 바와 같이, 어드레스천이 검출 신호(ATD)를 입력으로 하여 출력 인에이블 신호(ODE)를 발생시키는 출력 인에이블 신호 발생부(104)와, 이 출력 인에이블 신호 발생부(104)의 출력(ODE)에 따라 입력 데이터(Dout)를 전송하는 버퍼 구동부(101)와, 이 버퍼 구동부(101)의 출력에 따라 출력 데이터를 부하(103)로 전송하는 출력 버퍼(102)로 구성한다.
상기 버퍼 구동부(101)는 입력 데이터(Dout)를 반전하는 인버터(111)와, 출력 인에이블 신호(ODE)를 반전하는 인버터(112)와, 상기 인버터(111)(112)의 출력 신호를 노아링하는 노아 게이트(113)와, 이 노아 게이트(113)의 출력 신호를 반전하는 인버터(114)와, 출력 인에이블 신호(ODE)와 상기 인버터(112)의 출력 신호를 노아링하는 노아 게이트(115)와, 이 노아 게이트(115)의 출력 신호를 반전하는 인버터(116)으로 구성된다.
상기 출력 버퍼(102)는 전압(Vcc)과 접지(Vss) 사이에 피모스 트랜지스터(PM1)와 엔모스 트랜지스터(NM1)을 직렬 접속하여 상기 모스 트랜지스터(PM1)(NM1)의 각 게이트에 버퍼 구동부(101)의 출력 신호를 각기 접속하고 상기 모스 트랜지스터(PM1)(NM1)의 접속점에서 출력 신호가 전송되도록 구성된다.
도면의 미설명 부호 R1,R2는 저항이고, C1은 콘덴서이다.
이와같은 종래 기술의 동작 과정을 설명하면 다음과 같다.
먼저, 출력 신호가 전송될 때 신호 발생부(104)의 출력 인에이블 신호(ODE)가 하이이고 버퍼 구동부(101)의 입력인 출력 신호(Dout)가 하이일 경우 상기 버퍼 구동부(101)는 인버터(111)(112)의 출력이 모두 로우가 되어 상기 인버터(111)(112)의 로우 출력을 입력으로 하는 노아 게이트(113)의 출력이 하이가 되어 이 노아 게이트(113)의 출력을 반전하는 인버터(115)의 출력인 제1출력(Q1)이 로우가 되고, 상기 인버터(111)의 로우 출력과 상기 신호 발생부(104)의 하이 출력(ODE)을 입력으로 하는 낸드게이트(114)의 출력이 하이가 되어 그 낸드 게이트(114)의 출력을 반전하는 인버터(116)의 출력인 제2출력(Q2)이 로우가 된다.
이에 따라, 출력 버퍼(102)는 버퍼 구동부(101)의 로우 출력(Q1)(Q2)을 각기 입력으로 하는 피모스 트랜지스터(PM1)가 턴온되고 엔모스 트랜지스터(NM1)가 턴오프되어 하이 데이터(OUT)가 부하(103)에 출력되어진다.
그리고, 출력 신호(Dout)가 로우일 경우 버퍼 구동부(101)는 인버터(111)의 출력이 하이가 되어 노아 게이트(113)의 출력이 로우가 되고 낸드 게이트(114)의 출력이 로우가 됨으로 제1,제2 출력(Q1)(Q2)이 모두 하이로 출력된다.
이에 따라, 출력 버퍼(102)는 피모스 트랜지스터(PM1)는 턴오프되고 엔모스 트랜지스터(NM1)는 턴온되어 로우 데이터가 부하(103)로 출력하게 된다.
상기에서 출력 데이터(OUT)는 출력 인에이블 신호(ODE)가 디스에이블 상태일 때 고/저 출력 레벨(VOH/VOL)에서 부하(103)에 의해 결정되는 하이 임피던스 레벨로 이동하다가 출력 인에이블 신호(ODE)가 인에이블되면 출력된다.
상기와 같은 동작은 제2도의 타이밍도에 의해 이루어진다.
그러나, 종래에는 하이 전압(Vcc)이 될수록 어드레스 천이 검출 펄스에 의해 발생되는 출력 인에이블 신호의 디스에이블 시간이 짧아져서 출력단이 하이-임피던스로 되는 시간이 짧아지게 된다.
따라서, 종래에는 제2도에서와 같이 출력 인에이블 신호가 인에이블될 때 출력 레벨과 고/저 전압 레벨과의 차가 커지면 출력 버퍼에 의해 발생하는 전원 바운싱이 증가하여 칩의 오동작을 유발할 수 있는 문제점이 있다.
본 발명은 종래의 문제점을 개선하기 위하여 하이 전압을 검출하면 출력 인에이블 신호의 디스에이블 시간을 길게 하여 출력단이 하이-임피던스로 세팅되는 시간을 길게 함으로써 출력 인에이블 신호가 인에이블되었을 때 출력 레벨과 고/저 출력 전압과의 차이를 줄여 하이 전압에서 발생하는 전압 바운싱을 감소시킬수 있도록 창안한 출력 인에이블 신호 발생 회로를 제공함에 있다.
제3도는 본 발명의 회로도로서 이에 도시한 바와 같이, 출력 인에이블 신호에 따라 입력 데이터(Dout)를 전송하는 버퍼 구동부(201)와, 이 버퍼 구동부(201)의 출력을 증폭하여 부하(203)로 전송하는 출력 버퍼(202)와, 어드레스 천이 검출 신호(ATD)를 입력으로 하여 출력 인에이블 신호(ODE)를 발생시키는 제1신호 발생부(204)와, 이 제1신호 발생부(204)의 출력(ODE)에 의해 일정 레벨의 하이 전압을 검출하여 출력 인에이블 신호를 상기 버퍼 구동부(201)에 입력시키는 제2신호 발생부(205)로 구성한다.
상기 버퍼 구동부(201)는 입력 데이터(Dout)를 반전하는 인버터(211)와, 제2신호 발생부(205)의 출력를 반전하는 인버터(212)와, 상기 인버터(211)(212)의 출력 신호를 노아링하는 노아 게이트(213)와, 이 노아 게이트(213)의 출력을 반전하여 제1출력 신호(Q1)를 출력하는 인버터(215)와, 상기 출력 인에이블 신호와 상기 인버터(211)의 출력 신호를 낸딩하는 낸드 게이트(214)와, 이 낸드 게이트(214)의 출력을 반전하여 제2출력 신호(Q2)를 출력하는 인버터(216)로 구성한다.
상기 출력 버퍼(202)는 종래와 동일하게 피모스 트랜지스터(PM1)와 엔모스 트랜지스터(NM1)로 구성한다.
상기 제2신호 발생부(205)는 일정 레벨의 하이 전압을 어드레스 천이 검출 신호(ATD)에 의해 각기 출력하는 제1,제2 바이어스 전압 발생부(310)(320)와, 상기 제1바이어스 전압 발생부(310)의 출력 전압을 일정시간 지연하는 지연기(330)와, 이 지연기(330)의 출력을 반전하는 인버터(340)와, 상기 제2바이어스 전압 발생부(320)의 출력 전압을 순차적으로 일정 시간 지연하는 지연기(350)(360)와, 이 지연기(360)의 출력을 반전시키는 인버터(370)와, 어드레스 천이 검출 신호(ATD) 및 상기 인버터(340)(370)의 출력 신호를 노아링하여 출력 인에이블 신호를 상기 버퍼 구동부(201)에 입력시키는 노아 게이트(380)로 구성한다.
상기 제1바이어스 전압 발생부(310)는 전압(Vcc)에 게이트와 드레인이 접속된 2개의 엔모스 트랜지스터(411)(412)를 순차적으로 직렬 접속하여 그 접속점을 게이트에 전압(Vcc)이 인가된 엔모스 트랜지스터(413)를 통해 접지함과 아울러 인버터(414)(415)를 순차 통해 일측 입력 단자에 어드레스 천이 검출 신호(ATD)가 인가된 낸드 게이트(416)의 타측 입력 단자에 접속하여 그 낸드 게이트(416)의 출력 단자를 지연기(330)의 입력단에 접속하도록 구성한다.
상기 제2바이어스 전압 발생부(320)는 전압(Vcc)에 게이트와 드레인이 접속된 2개의 엔모스 트랜지스터(421∼423)를 순차적으로 직렬 접속하여 그 접속점을 게이트에 전압(Vcc)이 인가된 엔모스 트랜지스터(424)를 통해 접지함과 아울러 인버터(425)(426)를 순차 통해 일측 입력 단자에 어드레스 천이 검출 신호(ATD)가 인가된 낸드 게이트(427)의 타측 입력 단자에 접속하여 그 낸드 게이트(427)의 출력 단자를 지연기(350)의 입력단에 접속하도록 구성한다.
이와같이 구성한 본 발명의 동작 및 작용 효과를 상세히 설명하면 다음과 같다.
어드레스 천이 검출 신호(ATD)에 의해 제1신호 발생부(204)가 하이인 출력 인에이블 신호(ODE)를 제2신호 발생부(205)에 입력시킬 때 전압(Vcc)이 노말 상태이면 상기 제2신호 발생부(205)는 제1,제2 바이어스 전압 발생부(310)의 출력이 하이가 되어 오아 게이트(380)를 통해 상기 출력 인에이블 신호(ODE)가 시간 지연없이 오아 게이트(380)를 통해 버퍼 구동부(201)에 출력되어진다.
즉, 상기 제2신호 발생부(205)는 제1,제2 바이어스 전압 발생부(310)(320)에서 엔모스 트랜지스터(413)(424)의 턴온량이 전압(Vcc)에 순차적으로 직렬 접속된 엔모스 트랜지스터(411,412)(421∼423)의 턴온량보다 커서 인버터(414)(425)에 로우 신호가 인가됨으로 낸드 게이트(416)(427)의 출력이 각기 하이가 되고 각각의 하이 신호가 지연기(330)(350,360)를 순차 통해 인버터(340)(370)에서 각기 로우 신호로 출력됨으로써 출력 인에이블 신호의 폭에 변화가 없다.
만일, 전압(Vcc)이 고레벨이 되면 제2신호발생부(205)는 제1바이어스 전압 발생부(310)의 출력이 하이가 되어 지연기(330)를 통한 후 반전기(340)에서 하이 레벨로 반전됨으로 노아 게이트(380)는 상기 제1바이어스 전압 발생부(310)의 출력만큼 출력 인에이블 신호의 폭을 길게 출력하게 된다.
즉, 상기 제1바이어스 전압 발생부(310)는 엔모스 트랜지스터(413)의 턴온량이 전압(Vcc)에 순차적으로 직렬 접속된 엔모스 트랜지스터(411,412)의 턴온량보다 작아 인버터(414)에 하이 신호가 인가됨으로 상기 인버터(414)의 출력(H1)이 로우가 되고 이 로우 신호가 인버터(415)를 통해 인가된 낸드 게이트(416)의 출력이 로우가 되어 이 로우 신호가 지연기(330)를 통해 인버터(340)에서 하이 신호로 출력됨으로 지연 시간만큼 출력 인에이블 신호의 폭이 길어진다.
여기서, 제2바이어스 전압 발생부(320)의 출력은 로우 상태를 유지한다.
그리고, 전압(Vcc)이 더욱 고레벨이 되면 제2신호발생부(205)는 제2바이어스 전압 발생부(320)의 출력이 하이가 되어 지연기(350)(360)를 순차 통한 후 반전기(340)에서 하이 레벨로 반전됨으로 노아 게이트(380)는 상기 제2바이어스 전압 발생부(320)의 출력만큼 출력 인에이블 신호의 폭을 길게 출력하게 된다.
즉, 상기 제2바이어스 전압 발생부(320)는 엔모스 트랜지스터(424)의 턴온량이 전압(Vcc)에 순차적으로 직렬 접속된 엔모스 트랜지스터(421∼423)의 턴온량보다 작아 인버터(425)에 하이 신호가 인가됨으로 상기 인버터(425)의 출력(H2)이 로우가 되고 이 로우 신호가 인버터(426)를 통해 인가된 낸드 게이트(427)의 출력이 로우가 되어 이 로우 신호가 지연기(350,360)를 순차 통해 인버터(370)에서 하이 신호로 출력됨으로 지연 시간 만큼 출력 인에이블 신호의 폭이 길어진다.
상기 바이어스 전압(H1)(H2)는 제4도와 같은 레벨을 갖는다.
따라서, 신호 발생부(205)의 출력 인에이블 신호가 하이이고 버퍼 구동부(201)의 입력인 출력 신호(Dout)가 하이일 경우 상기 버퍼 구동부(201)는 인버터(211)(212)의 출력이 모두 로우가 되어 상기 인버터(211)(212)의 로우 출력을 입력으로 하는 노아 게이트(213)의 출력이 하이가 되어 이 노아 게이트(213)의 출력을 반전하는 인버터(215)의 출력인 제1출력(Q1)이 로우가 되고, 상기 인버터(211)의 로우 출력과 상기 신호 발생부(205)의 하이 출력을 입력으로 하는 낸드 게이트(214)의 출력이 하이가 되어 그 낸드 게이트(214)의 출력을 반전하는 인버터(216)의 출력인 제2출력(Q2)이 로우가 된다.
이에 따라, 출력 버퍼(202)는 버퍼 구동부(201)의 로우 출력(Q1)(Q2)을 각기 입력으로 하는 피모스 트랜지스터(PM1)가 턴온되고 엔모스 트랜지스터(NM1)가 턴오프되어 하이 데이터(OUT)가 부하(203)에 출력되어진다.
그리고, 출력 신호(Dout)가 로우일 경우 버퍼 구동부(201)는 인버터(211)의 출력이 하이가 되어 노아 게이트(213)의 출력이 로우가 되고 낸드 게이트(214)의 출력이 로우가 됨으로 제1,제2출력(Q1)(Q2)이 모두 하이로 출력된다.
이에 따라, 출력 버퍼(202)는 피모스 트랜지스터(PM1)는 턴오프되고 엔모스 트랜지스터(NM1)는 턴온되어 로우 데이터가 부하(203)로 출력하게 된다.
상기에서 제2신호 발생부(205)에서 제1바이어스 전압 발생부(310) 또는 제2바이어스 전압 발생부(320)의 출력이 로우가 되는 경우 제5도(b)(c)와 같이 버퍼 구동부(201)에 입력되는 출력 인에이블 신호의 폭이 길어져서 출력단(OUT)의 레벨이 하이-임피던스로 천이되는 시간을 지연시키게 된다.
상기의 동작은 제6도의 타이밍도와 동일하게 수행되어진다.
상기에서 상세히 설명한 바와 같이 본 발명은 출력 데이터 인에이블 신호 발생 회로는 하이 전압이 될 경우 더 긴 시간의 출력 디스에이블 시간을 갖도록 함으로써 하이 전압이 될 경우 하이-임피던스로 세팅되는 시간이 길어져 종래의 기술보다 출력 데이터 인에이블 신호가 인에이블될 때의 출력 레벨과 고/저 출력 레벨의 차를 줄임으로써 출력이 전송될 경우 발생하는 파워의 바운싱을 줄여 하이 전압 동작 여유를 더 갖을 수 있는 효과가 있다.

Claims (4)

  1. 출력 인에이블 신호에 따라 입력 데이터(Dout)를 전송하는 버퍼 구동부(201)와, 이 버퍼 구동부(201)의 출력을 증폭하여 부하(203)로 전송하는 출력 버퍼(202)와, 어드레스 천이 검출 신호(ATD)를 입력으로 하여 출력 인에이블 신호(ODE)를 발생시키는 제1신호 발생부(204)와, 이 제1신호 발생부(104)의 출력(ODE)에 의해 일정 레벨의 하이 전압을 검출하여 출력 인에이블 신호를 상기 버퍼 구동부(201)에 입력시키는 제2신호 발생부(205)로 구성한 것을 특징으로 하는 출력 인에이블 신호 발생 회로.
  2. 제1항에 있어서,제2신호 발생부(205)는 일정 레벨의 하이 전압을 어드레스 천이 검출 신호(ATD)에 의해 각기 출력하는 제1,제2 바이어스 전압발생부(310)(320)와, 상기 제1바이어스 전압 발생부(310)의 출력 전압을 일정 시간 지연하는 지연기(330)와, 이 지연기(330)의 출력을 반전하는 인버터(340)와, 상기 제2바이어스 전압 발생부(320)의 출력 전압을 순차적으로 일정 시간 지연하는 지연기(350)(360)와, 이 지연기(360)의 출력을 반전시키는 인버터(370)와, 어드레스 천이 검출 신호(ATD) 및 상기 인버터(340)(370)의 출력 신호를 노아링하여 출력 인에이블 신호를 상기 버퍼 구동부(201)에 입력시키는 노아 게이트(380)로 구성한 것을 특징으로 하는 출력 인에이블 신호 발생 회로.
  3. 제2항에 있어서, 제1바이어스 전압 발생부(310)는 전압(Vcc)에 게이트와 드레인이 접속된 2개의 엔모스 트랜지스터(411)(412)를 순차적으로 직렬 접속하여 그 접속점을 게이트에 전압(Vcc)이 인가된 엔모스 트랜지스터(413)를 통해 접지함과 아울러 인버터(414)(415)를 순차 통해 일측 입력 단자에 어드레스 천이 검출 신호(ATD)가 인가된 낸드 게이트(416)의 타측 입력 단자에 접속하여 그 낸드 게이트(416)의 출력 단자를 지연기(330)의 입력단에 접속하도록 구성한 것을 특징으로 하는 출력 인에이블 신호 발생 회로.
  4. 제2항에 있어서, 제2바이어스 전압 발생부(320)는 전압(Vcc)에 게이트와 드레인이 접속된 2개의 엔모스 트랜지스터(421∼423)를 순차적으로 직렬 접속하여 그 접속점을 게이트에 전압(Vcc)이 인가된 엔모스 트랜지스터(424)를 통해 접지함과 아울러 인버터(425)(426)를 순차 통해 일측 입력 단자에 어드레스 천이 검출 신호(ATD)가 인가된 낸드 게이트(427)의 타측 입력 단자에 접속하여 그 낸드 게이트(427)의 출력 단자를 지연기(330)의 입력단에 접속하도록 구성한 것을 특징으로 하는 출력 인에이블 신호 발생 회로.
KR1019960012880A 1996-04-25 1996-04-25 출력 인에이블 신호 발생 회로 KR0179913B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1019960012880A KR0179913B1 (ko) 1996-04-25 1996-04-25 출력 인에이블 신호 발생 회로

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1019960012880A KR0179913B1 (ko) 1996-04-25 1996-04-25 출력 인에이블 신호 발생 회로

Publications (2)

Publication Number Publication Date
KR970072698A KR970072698A (ko) 1997-11-07
KR0179913B1 true KR0179913B1 (ko) 1999-04-15

Family

ID=19456687

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019960012880A KR0179913B1 (ko) 1996-04-25 1996-04-25 출력 인에이블 신호 발생 회로

Country Status (1)

Country Link
KR (1) KR0179913B1 (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100845784B1 (ko) * 2006-12-08 2008-07-14 주식회사 하이닉스반도체 지연 고정 루프의 지연 장치

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100670694B1 (ko) * 2000-08-31 2007-01-17 주식회사 하이닉스반도체 고속메모리장치의 출력인에블신호 생성장치

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100845784B1 (ko) * 2006-12-08 2008-07-14 주식회사 하이닉스반도체 지연 고정 루프의 지연 장치
US7710178B2 (en) 2006-12-08 2010-05-04 Hynix Semiconductor Inc. Delay apparatus for delay locked loop

Also Published As

Publication number Publication date
KR970072698A (ko) 1997-11-07

Similar Documents

Publication Publication Date Title
KR940008718B1 (ko) 직류 전류를 제거한 데이타 출력버퍼
US7973560B2 (en) Level shifter
US6445226B2 (en) Output circuit converting an internal power supply potential into an external supply potential in a semiconductor apparatus
JP3820559B2 (ja) 半導体装置のモードレジスターセット回路
KR950001761A (ko) 반도체 집적회로의 데이타 출력버퍼
JP2743878B2 (ja) 入力バッファ回路
US5073872A (en) Data output control circuit for semiconductor storage device
US4761572A (en) Semiconductor large scale integrated circuit with noise cut circuit
JPH06150666A (ja) 入力回路
US6486713B2 (en) Differential input buffer with auxiliary bias pulser circuit
KR0179913B1 (ko) 출력 인에이블 신호 발생 회로
KR100400710B1 (ko) 버퍼회로
KR100486261B1 (ko) 스큐가 없는 듀얼 레일 버스 드라이버
KR100233331B1 (ko) 신호천이검출회로
KR100197560B1 (ko) 반도체 메모리 장치의 펄스발생 회로
US5057706A (en) One-shot pulse generator
US20010054917A1 (en) Driver circuit, receiver circuit, and semiconductor integrated circuit device
US20060097760A1 (en) Differential signal generating circuit, differential signal transmitting circuit and differential signal transceiver system
KR0139859B1 (ko) 반도체 소자의 출력버퍼 회로
KR100205094B1 (ko) 반도체 소자의 출력버퍼 회로
KR20010004652A (ko) 데이타 출력버퍼
KR20030066997A (ko) 데이터 출력 버퍼 블록 및 이의 구동 방법
KR100232207B1 (ko) 데이타 출력버퍼
KR100239717B1 (ko) 데이타 출력버퍼
US5999031A (en) Semiconductor device with bus line loading compensation circuit

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20101025

Year of fee payment: 13

LAPS Lapse due to unpaid annual fee