KR100670694B1 - 고속메모리장치의 출력인에블신호 생성장치 - Google Patents

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Abstract

본 발명은 고속으로 동작하는 메모리장치에 있어서 온도나 공정 변화에 관계없이 안정적으로 동작하는 출력인에이블신호 생성장치를 구현하기 위한 것으로서, 이를 위한 위한 본 발명은 반도체메모리장치의 출력인에이블신호 생성장치에 있어서, 상기 출력인에이블신호 생성 회로는 클럭신호에 동기를 맞추어 읽기 동작을 시작하는 읽기명령신호를 입력으로 받아들여 제1출력인에이블신호를 생성하는 래치부; 상기 제1출력인에이블신호를 입력으로 받아들여 상기 클럭신호의 라이징에지에 액티브되어 제2출력인에이블신호를 생성하는 제1에지디텍터; 제1디엘엘클럭과 카스레이턴시신호에 응답하여 상기 제1출력인에이블신호를 전달하여 제3출력인에이블신호를 생성하는 제1스위치부; 상기 제1디엘엘클럭과 상기 카스레이턴시신호에 응답하여 상기 제2출력인에이블신호를 전달하여 상기 제3출력인에이블신호를 생성하는 제2스위치부; 제2디엘엘클럭신호에 응답하여 상기 제3출력인에이블신호를 전달하여 제4출력인에이블신호를 생성하는 제3스위치부; 상기 제4출력인에이블신호를 입력으로 받아 상기 제1디엘엘클럭신호의 라이징에지에서 제5출력인에이블신호를 생성하는 제2에지디텍터; 상기 제5출력인에이블신호를 입력으로 받아 상기 제2디엘엘클럭신호의 라이징에지에서 제6출력인에이블신호를 생성하는 제3에지디텍터; 상기 제6출력인에이블신호를 입력으로 받아 상기 제1디엘엘클럭신호의 라이징에지에서 제7출력인에이블신호를 생성하는 제4에지디텍터; 및 상기 제7출력인에이블신호를 입력으로 받아 상기 제2디엘엘클럭신호의 라이징에지에서 제8출력인에이블신호를 생성 하는 제5에지디텍터를 구비하여 상기 카스레이턴시에 따라 상기 제1출력인에이블신호 또는 상기 제2출력인에이블신호를 선택전으로 전달하여 타이밍을 맞추고 상기 다수의 에지디텍터를 사용하여 상기 제1 및 제2디엘엘클럭의 펄스폭에 무관하게 동작하는것을 특징으로 하는 반도체메모리장치의 출력인에이블신호 생성장치이다.
카스레이턴시, 읽기명령신호, 출력인에이블신호, 디엘엘클럭, 에지디텍터.

Description

고속메모리장치의 출력인에블신호 생성장치{A output enable signal generator in high speed memory device}
도 1은 종래 기술에 따른 출력인에이블신호 생성 회로도.
도 2는 종래 기술의 제1실시예에 따른 저주파에서의 동작 타이밍다이아그램.
도 3은 종래 기술의 제2실시예에 따른 고주파에서의 동작 타이밍다이아그램.
도 4는 종래 기술의 제3실시예에 따른 고주파에서의 동작 타이밍다이아그램.
도 5는 본 발명의 일실시예에 따른 출력인에이블신호 생성 회로도.
도 6은 본 발명의 일실시예에 따른 출력인에이블신호 생성장치의 동작 타이밍다이아그램.
* 도면의 주요 부분에 대한 부호의 설명
50 : 제어부 51 : 제1에지디텍터
52 : 제1스위치부 54 : 제2스위치부
55 : 제3스위치부 56 ~ 60 : 제2 내지 제5에지디텍터
READ : 읽기명령신호
RCLK_DLL : 제1디엘엘클럭
FCLK_DLL : 제2디엘엘클럭
본 발명은 반도체집적회로에 관한 것으로서, 특히 고속 다이나믹램(DynamicRAM)에서 안정적으로 동작하는 출력인에이블신호 생성장치에 관한 것이다.
일반적으로, 고속으로 동작하는 메모리 소자에 있어서 메모리 셀에 저장되어 있는 데이터를 읽기 위해서는, 외부에서 읽기 인에이블신호가 입력되고 한 클럭(clock)내에 동작을 처리하지 못하기 때문에 상기 읽기 인에이블신호가 입력되고 몇 클럭 뒤에 데이터를 출력시킬 것인지를 정하는 카스레이턴시(cas latency) 신호에 따라 출력인에이블신호가 인가되고 데이터가 출력된다.
도1은 종래 기술에 따른 출력인에이블신호 생성 회로도이다.
도1을 참조하면, 상기 출력인에이블신호 생성 회로는 클럭신호(CLK)에 동기를 맞추어 외부에서 읽기명령신호(READ)에 응답하여 제1출력인에이블신호(OE00)를 생성하는 래치부(10)와, 상기 제1출력인에이블신호(OE00)를 입력으로 받아들여 제1디엘엘클럭(RCLK_DLL)에 응답하여 제2출력인에이블신호(OE10)를 생성하는 제1스위치부(11)와, 상기 제2출력인에이블신호(OE10)를 입력으로 받아들여 제2디엘엘클럭(FCLK_DLL)에 응답하여 제3출력인에이블신호(OE15)를 생성하는 제2스 위치부(12)와, 상기 제3출력인에이블신호(OE15)를 입력으로 받아들여 상기 제1디엘엘클럭(RCLK_DLL)에 응답하여 제4출력인에이블신호(OE20)를 생성하는 제3스위치부(13)와, 상기 제4출력인에이블신호(OE20)를 입력으로 받아들여 상기 제2디엘엘클럭(FCLK_DLL)에 응답하여 제5출력인에이블신호(OE25)를 생성하는 제4스위치부(14)와, 상기 제5출력인에이블신호(OE25)를 입력으로 받아들여 상기 제1디엘엘클럭(RCLK_DLL)에 응답하여 제6출력인에이블신호(OE30)를 생성하는 제5스위치부(15)와, 상기 제6출력인에이블신호(OE30)를 입력으로 받아들여 상기 제2디엘엘클럭(FCLK_DLL)에 응답하여 제7출력인에이블신호(OE35)를 생성하는 제6스위치부(16)로 이루어진다.
도2는 종래 기술의 제1실시예에 따른 저주파에서의 동작 타이밍다이아그램이다.
도2의 타이밍다이아그램을 참조하여 출력인에이블신호의 생성 및 데이터 출력 동작에 대해서 살펴본다.
상기 읽기명령신호(READ)가 인가되면 상기 래치부(10)에서 상기 제1출력인에이블신호(OE00)가 액티브된다. 상기 읽기명령신호(READ)가 인가되고 데이터가 출력되는데 걸리는 시간은 카스레이턴시(cas latency:CL)에 따라 결정되는데 본 실시예에서는 카스레이턴시가 4인 경우에 대해서 알아본다.
상기 제1출력인에이블신호(OE00)가 액티브되고, 상기 제1디엘엘클럭(RCLK_DLL)이 액티브되면 상기 제2출력인에이블신호(OE10)가 액티브되고, 다시 상기 제2디엘엘클럭(FCLK_DLL)이 액티브되면 상기 제3출력인에이블신호(OE15)가 액티브된다.
도2에서 알수 있듯이 상술한 방법과 유사하게 상기 제4 내지 제7출력인에이블신호(OE20, OE25, OE30, OE35)가 차례로 인에이블된다.
상기 제1 내지 제7출력인에이블신호(OE00, OE10, OE15, OE20, OE25, OE30, OE35)를 입력으로 받아서 데이터를 출력시키기 위한 출력인에이블신호(OUTEN)는 상기 카스레이턴시에 따라서 상기 제1 내지 제7출력인에이블신호(OE00, OE10, OE15, OE20, OE25, OE30, OE35) 중 하나를 받아들여서 액티브되며, 이 조합은 회로 구성에 따라 변할수 있다.
본 실시예에서는 카스레이턴시가 4인 경우 상기 제6출력인에이블신호(OE30)에 의해 상기 출력인에이블신호(OUTEN)가 액티브되고, 상기 출력인에이블신호(OUTEN)가 액티브되고 2클럭뒤에 상기 데이터(DATA)가 출력되는 것을 알 수 있다.
그러나, 300MHz 이상의 고주파에서는 읽기 동작에서는 오동작을 보이는데 이에 따른 실시예에 따라서 살펴본다.
도3은 종래 기술의 제2실시예에 따른 고주파에서의 동작 타이밍다이아그램이다.
도3을 참조하면, 클럭 주파수가 높아지면서 상기 제1 및 제2디엘엘클럭(RCLK_DLL, FCLK_DLL)이 메인클럭신호 보다 먼저 인에이블되어 상기 제2출력인에이블신호를 스트로빙(strobing) 하지 못하면서 1클럭 늦게 상기 제2출력인에이블신호(OE10)이 액티브되면서, 상기 제3 내지 제7출력인에이블신호(OE15, OE20, OE25, OE30, OE35)가 모두 1클럭씩 늦게 액티브되어 결국에는 상기 출력인에이블신호 또한 1클럭 늦게 액티브되어 카스레이턴시가 4인 경우에 카스레이턴시가 5인것처럼 출력되는 것으로 보인다.
도4는 종래 기술의 제3실시예에 따른 고주파에서의 동작 타이밍다이아그램이다.
도4를 참조하면, 상기 제1디엘엘클럭(RCLK_DLL)과 상기 제2디엘엘클럭(FCLK_DLL)이 동시에 액티브되는 시간동안 상기 제1 내지 제6스위치부(11, 12, 13, 14, 15, 16)이 모두 동시에 액티브되면서 상기 제1 내지 제7출력인에이블신호(OE10, OE15, OE20, OE25, OE30, OE35)가 동시에 인에이블되어 오동작을 일으킨다.
본 발명은 전술한 바와 같은 종래 기술의 문제점을 해결하기 위한 것으로서, 상기와 같이 이루어지는 본 발명은, 고속으로 동작하는 메모리장치에서 온도나 공정 변화에 관계없이 안정적으로 동작하는 출력인에이블신호 생성장치를 구현하는데 그 목적이 있다.
상기 목적을 달성하기 위한 본 발명은 반도체메모리장치의 출력인에이블신호 생성장치에 있어서, 상기 출력인에이블신호 생성 회로는 클럭신호에 동기를 맞추어 읽기 동작을 시작하는 읽기명령신호를 입력으로 받아들여 제1출력인에이블신호를 생성하는 래치부; 상기 제1출력인에이블신호를 입력으로 받아들여 상기 클럭신호의 라이징에지에 액티브되어 제2출력인에이블신호를 생성하는 제1에지디텍터; 제1디엘엘클럭과 카스레이턴시신호에 응답하여 상기 제1출력인에이블신호를 전달하여 제3출력인에이블신호를 생성하는 제1스위치부; 상기 제1디엘엘클럭과 상기 카스레이턴시신호에 응답하여 상기 제2출력인에이블신호를 전달하여 상기 제3출력인에이블신호를 생성하는 제2스위치부; 제2디엘엘클럭신호에 응답하여 상기 제3출력인에이블신호를 전달하여 제4출력인에이블신호를 생성하는 제3스위치부; 상기 제4출력인에이블신호를 입력으로 받아 상기 제1디엘엘클럭신호의 라이징에지에서 제5출력인에이블신호를 생성하는 제2에지디텍터; 상기 제5출력인에이블신호를 입력으로 받아 상기 제2디엘엘클럭신호의 라이징에지에서 제6출력인에이블신호를 생성하는 제3에지디텍터; 상기 제6출력인에이블신호를 입력으로 받아 상기 제1디엘엘클럭신호의 라이징에지에서 제7출력인에이블신호를 생성하는 제4에지디텍터; 및 상기 제7출력인에이블신호를 입력으로 받아 상기 제2디엘엘클럭신호의 라이징에지에서 제8출력인에이블신호를 생성하는 제5에지디텍터를 구비하여 상기 카스레이턴시에 따라 상기 제1출력인에이블신호 또는 상기 제2출력인에이블신호를 선택전으로 전달하여 타이밍을 맞추고 상기 다수의 에지디텍터를 사용하여 상기 제1 및 제2디엘엘클럭의 펄스폭에 무관하게 동작하는것을 특징으로 하는 반도체메모리장치의 출력인에이블신호 생성장치이다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명하기로 한다.
도5는 본 발명의 일실시예에 따른 출력인에이블신호 생성 회로도이다.
도5를 참조하면, 상기 출력인에이블신호 생성 회로는 클럭신호(CLK)에 동기를 맞추어 읽기 동작을 시작하는 읽기명령신호(READ)를 입력으로 받아들여 제1출력인에이블신호(OE00)를 생성하는 래치부(50)와, 상기 제1출력인에이블신호(OE00)를 입력으로 받아들여 상기 클럭신호(CLK)의 라이징에지(rising edge)에 액티브되어 제2출력인에이블신호(OE000)를 생성하는 제1에지디텍터(51)와, 제1디엘엘클럭(RCLK_DLL)과 부카스레이턴시신호(CL45Z)에 응답하여 상기 제1출력인에이블신호(OE00)를 전달하여 제3출력인에이블신호(OE10)를 생성하는 제1스위치부(52)와, 상기 제1디엘엘클럭(RCLK_DLL)과 정카스레이턴시신호(CL45)에 응답하여 상기 제2출력인에이블신호(OE000)를 전달하여 상기 제3출력인에이블신호(OE10)를 생성하는 제2스위치부(53)와, 제2디엘엘클럭신호(FCLK_DLL)에 응답하여 상기 제3출력인에이블신호(OE10)를 전달하여 제4출력인에이블신호(OE15)를 생성하는 제3스위치부(56)와, 상기 제4출력인에이블신호(OE15)를 입력으로 받아 상기 제1디엘엘클럭신호(RCLK_DLL)의 라이징에지(rising edge)에서 제5출력인에이블신호(OE20)를 생성하는 제2에지디텍터(57)와, 상기 제5출력인에이블신호(OE20)를 입력으로 받아 상기 제2디엘엘클럭신호(FCLK_DLL)의 라이징에지에서 제6출력인에이블신호(OE25)를 생성하는 제3에지디텍터(58)와, 상기 제6출력인에이블신호(OE25)를 입력으로 받아 상기 제1디엘엘클럭신호(RCLK_DLL)의 라이징에지에서 제7출력인에이블신호(OE30)를 생성하는 제4에지디텍터(59)와, 상기 제7출력인에이블신호(OE30)를 입력으로 받아 상기 제2디엘엘클럭신호(FCLK_DLL)의 라이징에지에서 제8출력인에이블신호(OE35)를 생성하는 제5에지디텍터(60)로 이루어진다.
상기 제1스위치부(52)는 상기 제1디엘엘클럭신호(RCLK_DLL)와 상기 부카스레이턴시신호(CL45Z)를 입력으로 받아들여 제1출력노드신호(N51)를 생성하는 제1낸드게이트(ND51)과, 상기 제1낸드게이트(ND51)의 출력신호를 반전하여 제2출력노드신호(N52)를 생성하는 제1인버터(INV51)와, 상기 제1 및 제2출력노드신호(N51, N52)에 응답하여 상기 제1출력인에이블신호(OE00)를 전달하여 상기 제3출력인에이블신호(OE10)를 생성하는 제1패스게이트(53)로 이루어진다.
상기 제2스위치부(54)는 상기 제1디엘엘클럭신호(RCLK_DLL)와 상기 정카스레이턴시신호(CL45)에 응답하여 제3출력노드신호(N53)를 생성하는 제2낸드게이트(ND52)와, 상기 제3출력노드신호(N53)를 반전하여 제4출력노드신호(N54)를 생성하는 제2인버터(INV52)와, 상기 제3 및 제4출력노드신호(N53, N54)에 응답하여 상기 제2출력인에이블신호(OE000)를 전달하여 상기 제3출력인에이블신호(OE10)를 생성하는 제2패스게이트(55)로 이루어진다.
도6은 본 발명의 일실시예에 따른 출력인에이블신호 생성장치 동작 타이밍다이아그램이다.
상술한 바와 같은 본 발명의 일실시예에 따른 그 구성과 도6의 동작 타이밍다이아그램을 참조하여 자세한 동작에 대하여 살펴본다.
본 발명은 읽기동작시에 인가되는 읽기명령신호(READ)에 응답하여 메모리에서 데이터를 출력하는 경우, 동작주파수가 높음에 따라서 한클럭 이내에 그 동작을 수행하지 못하여 카스레이턴시(cas latency)신호에 따라서 상기 읽기명령신호(READ)가 인가되고 몇 클럭뒤에 데이터가 출력될 것인지를 미리 규정한다.
도6의 타이밍다이아그램을 참조하여 그 자세한 동작을 살펴보면, 상기 읽기명령신호(READ)가 상기 클럭신호(CLK)가 액티브되면서 상기 제1출력인에이블신호(OE00)로 전달되어 상기 제1출력인에이블신호(OE00)는 두 가지의 경로를 통해 출력인에이블신호(OUTEN)를 생성한다.
먼저, 상기 제1출력인에이블신호(OE00)는 상기 클럭신호(CLK)의 라이징에지(rising edge)에서 상기 제2출력인에이블신호(OE000)를 생성하고, 상기 제1 및 제2출력인에이블신호는 "하이" 액티브신호이다.
상술한 바와 같이 상기 제1 및 제2출력인에이블신호(OE00, OE000)가 "하이"로 액티브된 상태에서, 상기 제1디엘엘클럭신호(RCLK_DLL)와 상기 카스레이턴시신호(CL45)에 따라서 두 가지경우로 나누어진다.
상기 카스레이턴시신호(CL45)는 카스레이턴시가 4또는 5인경우에 "하이"로 액티브된다. 즉, 카스레이턴시가 4또는 5인 경우에는 상기 카스레이턴시신호(CL45)가 "하이"로 액티브되어 상기 제1디엘엘클럭(RCLK_DLL)과 동시에 액티브되는 경우에 상기 제2출력인에이블신호(OE000)를 상기 제3출력인에이블신호(OE10)로 전달하고, 그 이외의 경우에는 상기 제1출력인에이블신호(OE00)를 상기 제3출력인에이블 신호(OE10)로 전달한다.
즉, 카스레이턴시가 4또는 5인경우에는 상기 읽기명령신호(READ)가 상기 제2출력인에이블신호(OE000)를 통해서 상기 제3출력인에이블신호(OE10)로 전달되고, 그 이외에는 상기 읽기명령신호(READ)가 상기 제1출력인에이블신호(OE00)를 통해서 상기 제3출력인에이블신호(OE10)로 전달된다.
상기 제3출력인에이블신호(OE10)로 전달된 상기 읽기명령신호(READ)는 상기 제1디엘엘클럭(RCLK_DLL)과 상기 제2디엘엘클럭(FCLK_DLL)을 통해 상기 제3스위치부(56) 및 상기 제2 내지 제5에지디텍터(57, 58, 59, 60)를 통해 각각 제4 내지 제8출력인에이블신호(OE15, OE20, OE25, OE30, OE35)로 전달된다.
또한, 상기 제2 내지 제5에지디텍터(57, 58, 59, 60)는 일반적인 스위치수단이 아닌 에지디텍터 즉 제어신호로 입력되는 상기 제1 및 제2디엘엘클럭(RCLK_DLL, FCLK_DLL)의 라이징에지(rising edge)에서 입력신호가 출력신호로 전달되게 함으로서, 상기 제1 및 제2디엘엘클럭신호(RCLK_DLL, FCLK_DLL)가 동시에 턴-온(turn on)되어도 상기 제3출력인에이블신호(OE10)가 상기 제4 내지 제8출력인에이블신호(OE15, OE20, OE25, OE30, OE35)가 동시에 전달되는 것을 막는다.
도6의 경우에는 카스레이턴시가 5인 경우에 대한 실시예로서 상기 출력인에이블신호(OUTEN)가 상기 제7출력인에이블신호(OE30)가 액티브되면 "하이"로 액티브되도록 내부에서 제어되며, 그 제어는 동작속도에 따라서 조절할 수 있다.
상술한 바와 같이 동작속도 및 카스레이턴시에 따라 읽기 동작에서 데이터를 출력시 고속동작에서도 안정적으로 그 동작을 수행할 수 있도록 출력인에이블신호의 경로를 두 가지로 만들었으며 제어신호의 펄스폭에 무관하게 안정적으로 동작하도록 에지디텍터를 사용하였다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
상기와 같이 이루어지는 본 발명은, 고속으로 동작하는 메모리장치에서 온도나 공정변화에 관계없이 안정적으로 동작하는 출력인에이블신호 생성장치를 구현한다.

Claims (3)

  1. 반도체메모리장치의 출력인에이블신호 생성장치에 있어서,
    상기 출력인에이블신호 생성 회로는 클럭신호에 동기를 맞추어 읽기 동작을 시작하는 읽기명령신호를 입력으로 받아들여 제1출력인에이블신호를 생성하는 래치부;
    상기 제1출력인에이블신호를 입력으로 받아들여 상기 클럭신호의 라이징에지에 액티브되어 제2출력인에이블신호를 생성하는 제1에지디텍터;
    제1디엘엘클럭과 부카스레이턴시신호에 응답하여 상기 제1출력인에이블신호를 전달하여 제3출력인에이블신호를 생성하는 제1스위치부;
    상기 제1디엘엘클럭과 정카스레이턴시신호에 응답하여 상기 제2출력인에이블신호를 전달하여 상기 제3출력인에이블신호를 생성하는 제2스위치부;
    제2디엘엘클럭신호에 응답하여 상기 제3출력인에이블신호를 전달하여 제4출력인에이블신호를 생성하는 제3스위치부;
    상기 제4출력인에이블신호를 입력으로 받아 상기 제1디엘엘클럭신호의 라이징에지에서 제5출력인에이블신호를 생성하는 제2에지디텍터;
    상기 제5출력인에이블신호를 입력으로 받아 상기 제2디엘엘클럭신호의 라이징에지에서 제6출력인에이블신호를 생성하는 제3에지디텍터;
    상기 제6출력인에이블신호를 입력으로 받아 상기 제1디엘엘클럭신호의 라이징에지에서 제7출력인에이블신호를 생성하는 제4에지디텍터; 및
    상기 제7출력인에이블신호를 입력으로 받아 상기 제2디엘엘클럭신호의 라이징에지에서 제8출력인에이블신호를 생성하는 제5에지디텍터
    를 구비하여 상기 카스레이턴시에 따라 상기 제1출력인에이블신호 또는 상기 제2출력인에이블신호를 선택전으로 전달하여 타이밍을 맞추고 상기 다수의 에지디텍터를 사용하여 상기 제1 및 제2디엘엘클럭의 펄스폭에 무관하게 동작하는것을 특징으로 하는 반도체메모리장치의 출력인에이블신호 생성장치.
  2. 제1항에 있어서,
    상기 제1스위치부는,
    상기 제1디엘엘클럭신호와 상기 부카스레이턴시신호를 입력으로 받아들여 제1출력노드신호를 생성하는 제1낸드게이트;
    상기 제1낸드게이트의 출력신호를 반전하여 제2출력노드신호를 생성하는 제1인버터; 및
    상기 제1 및 제2출력노드신호에 응답하여 상기 제1출력인에이블신호를 전달하여 상기 제3출력인에이블신호를 생성하는 제1패스게이트
    를 구비하는 것을 특징으로 하는 반도체메모리장치의 출력인에이블신호 생성장치.
  3. 제2항에 있어서,
    상기 제2스위치부,
    상기 제1디엘엘클럭신호와 상기 정카스레이턴시신호에 응답하여 제3출력노드신호를 생성하는 제2낸드게이트;
    상기 제3출력노드신호를 반전하여 제4출력노드신호를 생성하는 제2인버터; 및
    상기 제3 및 제4출력노드신호에 응답하여 상기 제2출력인에이블신호를 전달하여 상기 제3출력인에이블신호를 생성하는 제2패스게이트
    를 구비하는 것을 특징으로 하는 반도체메모리장치의 출력인에이블신호 생성장치.
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