KR100232207B1 - 데이타 출력버퍼 - Google Patents

Abstract

본 발명은 데이터 출력버퍼(Data Output Buffer)에 관한 것으로, 특히 출력 엑세스 타임(Access Time)을 개선하기 위한 데이터 출력버퍼에 관한 것이다.

이와 같은 본 발명의 데이터 출력 버퍼는 전원 전압이 임의의 전압 즉 노이즈 문제가 되지 않는 정격전압이하로 떨어지면 로우신호를 출력하는 전원 전압 검출부; 셀로부터 입력되는 신호를 반전시켜 출력하는 제1, 제2CMOS 인버터부; 상기 전원 전압 검출부와 제1, 제2인버터부의 출력상태에 따라 동작하고 상기 전원 전압 검출부의 로우신호 인가시 데이터 출력신호 지연시간을 보상하는 데이터 출력 지연시간 보상부; 정상시 상기 제1, 제2인버터부의 출력신호를 일정시간 지연시키는 제1, 제2지연부; 상기 지연시간 보상부의 출력신호를 선택적으로 출력하는 제1구동부; 상기 제1, 제2지연부의 출력신호를 선택적으로 출력하는 제2구동부를 포함하여 구성됨을 특징으로 한다.

Description

데이터 출력버퍼

본 발명은 데이터 출력버퍼(Data Output Buffer)에 관한 것으로, 특히 출력엑세스 타임(Acces Time)을 개선하도록 한 데이터 출력버퍼에 관한 것이다.

일반적으로 버퍼는 데이터의 처리속도나 처리단위 또는 데이터 처리시간이 서로 다른 두 장치나 프로그램(Program) 사이에서 데이터를 주고받기 위한 목적으로 사용되는 임시 기억장소라 하며, 논리회로에서 신호의 전달을 잠시 지연시키는 역할을 하는 게이트이다.

즉, 데이터 출력버퍼는 메모리 셀(Memory Cell)로부터 출력된 데이터를 입력받아 이를 칩(Chip)외부로 출력하기 위한 회로이다.

상기 데이터 출력버퍼를 사용하는 반도체 메모리 장치에서는 고집적화에 따른 동작 속도의 고속화로 커다란 노이즈(Noise)를 수반하게 된다.

그런데, 이러한 노이즈의 가장 주된 이유는 데이터 출력버퍼의 출력단에 구비되는 규모가 큰 트랜지스터가 천이(Transition)동작을 수행할 때, 커다란 피크전류(Pick Current)를 발생시키기 때문이다.

그리고 이로부터 칩 내의 각 전원선에 영향을 미쳐 커다란 노이즈를 유발시킴으로써 오동작을 일으키는 등 반도체 메모리 장치의 성능을 저하시킨다.

또한, 데이터 출력버퍼의 출력단에서 임펄스(Impulse)성의 피크 전류가 발생하는 이유는 출력단을 구성하는 트랜지스터의 크기가 다른 회로에 비해 상당히 크고, 전원 전압 레벨(하이)에서 접지 전압 레벨(로우)로 동작하거나 또는 접지 전압 레벨에서 전원 전압 레벨로 풀 스윙 동작을 하기 때문이다.

이하, 첨부된 도면을 참조하여 종래의 데이터 출력버퍼를 설명하면 다음과 같다.

먼저, 제1도는 종래의 데이터 출력버퍼를 나타낸 회로도이다.

즉, 종래의 데이터 출력버퍼는 제1도에 도시한 바와 같이 입력신호(PUPB, PDNB)의 신호를 반전시키는 제1, 제2버퍼(X87,X88)와, 상기 제1, 제2버퍼(X87,X88)의 출력신호에 의하여 동작되는 제1구동부(1)와, 상기 제1, 제2버퍼(X87,X88)의 출력신호를 일정시간 지연시키는 제1, 제2지연부(3,4)와, 상기 제1, 제2지연부(3,4)의 출력에 의하여 동작되는 제2구동부(2)로 구성된다.

여기서 상기 제1구동부(1)는 전원 전압(Vdd)과 접지 전압(Vss)사이에 풀업 NMOS 트랜지스터(N92)와 풀다운 NMOS 트랜지스터(N94)가 직렬 연결되고, 상기 풀업 NMOS 트랜지스터(N92)의 소오스와 상기 풀다운 NMOS 트랜지스터(N94)의 드레인 사이에 출력 단자(IOPAD)가 연결된다.

그리고 상기 제2구동부(2)는 전원 전압(Vdd)과 접지 전압(Vss) 사이에 풀업 NMOS 트랜지스터(N91)와 풀다운 NMOS 트랜지스터(N93)가 직렬 연결되고, 상기 풀업 NMOS 트랜지스터(N91)의 소오스가 상기 풀다운 NMOS 트랜지스터(N93)의 드레인 사이에 출력 단자(IOPAD)가 공통으로 연결된다.

또한, 상기 제1지연부(3)는 두 개의 인버터(X94,X95)가 직렬로 연결되어 구성되고, 상기 제2지연부(4)는 두 개의 인버터(X97,X98)가 직렬로 연결되어 구성된다.

여기서 상기 제1, 제2지연부(3,4)는 각 신호패스와 관련하여 차이가 나는 지연시간을 보상하기 위한 지연소자이다.

이와 같이 구성된 종래의 데이터 출력버퍼의 동작을 설명하면 다음과 같다.

먼저, “하이”(HIGH) 엑세스인 경우에는 입력신호(PUPB)가 “로우”가 되고, 제1구동부(1)의 출력이 “하이”가 되어 제1, 제2구동부(1,2)의 풀업 NMOS 트랜지스터(N91,N92)가 턴온(Turn On)되어 출력단자(IOPAD)를 통해 출력되는 출력신호가 “하이”로 충전(Charging)하게 된다.

반대로“로우”(LOW)인 경우 입력신호(PDNB)가 “로우”가 되고 제2구동부(2)의 출력이 “하이”로 되어 제1, 제2구동부(1,2)의 풀다운 NMOS 트랜지스터(N93,N94)가 턴온되어 출력단자(IOPAD)로 출력되는 출력신호가 “로우”로 방전(Discharging)하게 된다.

그러나 이와같은 종래의 데이터 출력버퍼에 있어서 다음과 같은 문제점이 있었다.

즉, 그라운딩 바운싱(Ground Bouncing) 때문에 프리 드라이브(Pre-driver)의 크기를 작게 하여야 하므로 노이즈 문제가 있는 “로우”전원 전압(Vdd)에서 스피드(Speed)가 느려진다.

본 발명은 상기와 같은 문제점을 해결하기 위해 안출한 것으로 전원 전압 검출부를 통하여 프리 드라이브의 크기를 작게 하더라도 스피드를 빠르게 하도록 한 데이터 출력버퍼를 제공하는데 그 목적이 있다.

제1도는 종래의 데이터 출력버퍼를 나타낸 회로도.

제2도는 본 발명의 데이터 출력버퍼를 나타낸 회로도.

* 도면의 주요부분에 대한 부호의 설명

11a,11b : CMOS 인버터부 12 : 풀업 구동 버퍼부

13 : 풀다운 구동 버퍼부 14 : 14a,14b : 지연부

15 : 제1구동부 16 : 제2구동부

17 : 전원 전압 검출부

상기와 같은 목적을 달성하기 위한 본 발명의 데이터 출력버퍼는 정원 전압이 임의의 전압 즉 노이즈 문제가 되지 않는 정격전압이하로 떨어지면 로우신호를 출력하는 전원 전압 검출부, 셀로부터 입력되는 신호를 반전시켜 출력하는 제1, 제2CMOS 인버터부, 상기 전원 전압 검출부와 제1, 제2인버터부의 출력상태에 따라 동작하고 상기 전원 전압 검출부의 로우신호 인가시 데이터 출력신호 지연시간을 보상하는 데이터 출력 지연시간 보상부, 정상시 상기 제1, 제2인버터부의 출력신호를 일정시간 지연시키는 제1, 제2지연부, 상기 지연시간 보상부의 출력신호를 선택적으로 출력하는 제1구동부, 상기 제1, 제2지연부의 출력신호를 선택적으로 출력하는 제2구동부를 포함하여 구성됨을 특징으로 한다.

이하, 첨부된 도면을 참조하여 본 발명에 따른 데이터 출력버퍼를 상세히 설명하면 다음과 같다.

제2도는 본 발명의 데이터 출력버퍼를 나타낸 회로도이다.

즉, 본 발명의 데이터 출력버퍼는 제2도에 도시된 바와 같이 입력신호(PUPB, PDNB)의 신호를 각각 반전시켜 출력하는 제1, 제2CMOS 인버터부(11a, 11b)와, 전원 전압이 임의의 전압 즉 노이즈 문제가 되지 않는 정격전압이하로 떨어지면 “로우”를 출력하는 “로우”전원 전압 검출부(17)와, 상기 전원 전압 검출부(17)에서 “로우”를 출력할 때 상기 “로우”신호 및 상기 제1, 제2CMOS 인버터부(11a, 11b)의 출력신호에 따라 동작하는 풀업 구동 버퍼부(12)와 풀다운 구동 버퍼부(13)와, 상기 풀업 구동 버퍼부(12)와 풀다운 구동버퍼부(13)의 출력신호를 받아 동작 상태가 결정되는 제1구동부(15)와, 상기 제1, 제2CMOS 인버터부(11a, 11b)의 신호를 일정시간 지연시키는 제1, 제2지연부(14a, 14b)와, 그리고 상기 제1, 제2지연부(14a, 14b)의 신호를 받아 동작 상태가 결정되는 제2구동부(16)로 구성된다.

여기서 제1CMOS 인버터부(11a)는 전원 전압과 접지 전압 사이에 PMOS 트랜지스터(P10)와 NMOS 트랜지스터(N16)를 직렬로 연결하고, 상기 PMOS 트랜지스터(P10)와 NMOS 트랜지스터(N16)의 게이트 전극에 공통으로 입력신호(PUPB)가 인가되도록 하며, PMOS 트랜지스터(P10)와 NMOS 트랜지스터(N16)의 접속단을 출력단으로 한다.

또한, 제2CMOS 인버터부(11b)는 전원 전압과 접지 전압 사이에 PMOS 트랜지스터(P52)와 NMOS 트랜지스터(N53)를 직렬로 연결하고, 상기 PMOS 트랜지스터(P52)와 NMOS 트랜지스터(N53)의 게이트 전극에 공통으로 입력신호(PDNB)가 인가되도록 하며, PMOS 트랜지스터(P52)와 NMOS 트랜지스터(N53)의 접속단을 출력단으로 한다.

여기서 입력신호(PUPB)의 신호를 반전시키는 제1CMOS 인버터부(11a)와 상기 전원 전압 검출부(17)에서 “로우”를 출력할 때 상기 입력신호(PUPB)를 받는 풀업 구동 버퍼부(12)의 트랜지스터(P23)의 소오스와 트랜지스터(N34)의 드레인의 공통부분에 연결되어 제1구동부(15)를 동작하거나 상기 전원전압 검출부(17)가 동작하지 않고 곧 바로 제1지연부(14a)에 연결되어 제2구동부(16)의 풀업 트랜지스터(N83)의 게이트에 연결되어 신호를 출력한다.

상기 제1구동부(15)는 전원 전압(Vdd)과 접지 전압(Vss) 사이에 풀업 NMOS 트랜지스터(N41)와 풀다운 NMOS 트랜지스터(N68)가 직렬 연결되고, 상기 풀업 NMOS 트랜지스터(N41)의 소오스와 상기 풀다운 NMOS 트랜지스터(N68)의 드레인 사이에 출력단자(IOPAD)가 연결된다.

또한, 입력신호(PDNB)의 신호를 반전시키는 제2CMOS 인버터부(11b)와 상기 전원전압 검출부(17)에서 “로우”를 출력할 때 상기 제2CMOS 인버터부(11b)에 의해 반전된 신호는 풀다운 구동 버퍼부(13)의 트랜지스터(P62)의 소오스와 트랜지스터(N63)의 드레인의 공통부분에 연결된다.

상기 제2CMOS 인버터부(11b)에서 반전되어 제1구동부(15)의 풀다운 NMOS 트랜지스터(N68)의 게이트 단자에 입력된다.

이후의 동작은 상기 풀업 구동 버퍼부(12)의 동작과 같다.

또한, 상기 제1CMOS 인버터부(11a)의 신호를 지연시키는 제1지연부(14a)를 통해 제2구동부(15)의 풀업 트랜지스터(N83)의 게이트에 연결되고, 입력신호(PDNB)는 제2지연부(14b)를 통해 제2구동부(16)의 풀다운 트랜지스터(N76)의 게이트에 연결된다.

상기 제2구동부(16)는 풀업 NMOS 트랜지스터(N83)의 소오스와 풀다운 NMOS 트랜지스터(N16)의 드레인 사이에 출력단(IOPAD)가 연결된다.

여기서 상기 제1지연부(14a)는 두 개의 인버터(X73,X74)가 직렬 연결되고, 상기 제2지연부(14b)는 두 개의 인버터(X80,X81)가 직렬로 연결되어 구성된다.

그리고 전원 전압 검출부(17)는 전원 전압(Vdd)이 임의의 전압, 즉 노이즈 문제가 되지 않는 정격전압 이하로 떨어지면 “로우”를 출력한다.

상기 전원 전압 검출부(17)에서 신호로 출력된 신호가 풀업 구동 버퍼부(12)의 트랜지스터(P21)와 인버터(X40)에 의해 신호가 반전되어 트랜지스터(N38)의 게이트에 연결되고, 상기 출력된 신호가 풀다운 구동 버퍼부(13)의 트랜지스터(P61)와 인버터(X65)에 의해 신호가 반전되어 트랜지스터(N66)의 게이트에 연결된다.

그리고 풀업 구동 버퍼부(12)는 전원 전압(Vdd)과 접지 전압(Vss) 사이에 직렬로 접속되는 복수개의 트랜지스터(P21,P23,N34,N38)로 구성되고, 풀다운 구동 버퍼부(13)는 전원 전압(Vdd)과 접지 전압(Vss) 사이에 직렬로 접속되는 트랜지스터(P61,P62,N63,N66)로 구성된다.

여기서, 참조번호 P21,P23,P61,P62가 부여된 트랜지스터는 PMOS 트랜지스터이고, N34,N38,N63,N66이 부여된 트랜지스터는 NMOS 트랜지스터이다.

이와 같이 구성된 본 발명의 데이터 출력버퍼의 동작을 설명하면 다음과 같다.

먼저, 전원전압(Vdd)이 정격전압일 때 입력신호(PUPB)에서 출력되는 데이터 출력신호는 제1CMOS 인버터부(11a)를 구성하는 P10,N16을 거치고 계속해서 제1지연부(14a)를 구성하는 인버터 X73,X74 및 제2구동부(16)의 N83을 거쳐 출력단(IOPAD)으로 출력되고, 입력신호(PDNB)에서 출력되는 데이터 출력신호는 제2CMOS 인버터부(11b)를 구성하는 P52,N53을 거치고 계속해서 제2지연부(14b)를 구성하는 인버터 X80,X81 및 제2구동부의 NMOS 트랜지스터(N76)를 거쳐 출력단자(IOPAD)로 출력된다.

그러나 전원전압(Vdd)이 정격전압보다 낮은 저전압일 때는 전원 전압 검출부(17)는 “로우”를 출력하게 되기 때문에 상기 경로 이외의 노드 A지점을 지나 제1구동부(15)의 N41의 출력다을 거쳐 최종 출력단자(IOPAD)로 출력된다.

즉, 전원 전압 검출부(17)의 “로우”신호를 받아 풀업 구동 버퍼부(12)의 트랜지스터 P21,N38이 턴온되어 노드 A를 통해 “하이”신호를 출력하고 이는 제1구동부(15)의 NMOS 트랜지스터 N41을 턴온시키기 때문에 NMOS 트랜지스터 N41에 구동전압인 또 다른 전원전압(Vdd)과 제2구동부(16)의 NMOS 트랜지스터 N83을 통과한 전원전압(Vdd)과 함께 출력단자(IOPAD)로 출력된다.

따라서 전원전압(Vdd)이 정격전압보다 낮은 경우에는 P10과 접속된 Vdd, P21과 접속된 Vdd, N41과 접속된 Vdd, N83과 접속된 Vdd을 모두 열어주어 전류구동 능력을 향상시켜 종래 기술인 제1도보다 리드 타임(read time)이 길어지는 지연시간을 보상한다.

즉, 본 발명의 제2도는 종래 기술 제1도와 대비하여 제1도는 전원전압(Vdd)이 N91과 N92에 접속되어 있어 저전압시 본 발명보다 전류구동능력이 나빠 그만큼 리드 타임이 길어지게 되는 것이다.

이상에서 설명한 바와 같이 본 발명의 데이터 출력버퍼는 판독(Read)시“로우”전압에서 프리 드라이브의 상승 시간을 빨리하여 출력 스피드를 빨리 할 수 있는 효과가 있다.

Claims (5)

1. 전원 전압이 임의의 전압 즉 노이즈 문제가 되지 않는 정격전압이하로 떨어지면 로우신호를 출력하는 전원 전압 검출부, 셀로부터 입력되는 신호를 반전시켜 출력하는 제1, 제2CMOS 인버터부, 상기 전원 전압 검출부와 제1, 제2인버터부의 출력상태에 따라 동작하고 상기 전원 전압 검출부의 로우신호 인가시 데이터 출력신호 지연시간을 보상하는 데이터 출력 지연시간 보상부, 정상시 상기 제1, 제2인버터부의 출력신호를 일정시간 지연시키는 제1, 제2지연부, 상기 지연시간 보상부의 출력신호를 선택적으로 출력하는 제1구동부, 상기 제1, 제2지연부의 출력신호를 선택적으로 출력하는 제2구동부를 포함하여 구성됨을 특징으로 하는 데이터 출력버퍼.
2. 제1항에 있어서, 상기 데이터 출력 지연시간 보상부는 풀업 구동 버퍼부와 풀다운 구동 버퍼부로 구성됨을 특징으로 하는 데이터 출력버퍼.
3. 제2항에 있어서, 상기 풀업 구동 버퍼부는 전원 전압과 접지 전압 사이에 직렬로 접속되는 P채널 트랜지스터(P21,P23)와 N채널 트랜지스터(N34,N38)로 구성됨을 특징으로 하는 데이터 출력버퍼.
4. 제2항에 있어서, 상기 풀다운 구동 버퍼부는 전원 전압과 접지 전압 사이에 직렬로 접속되는 P채널 트랜지스터(P61,P62)와 N채널 트랜지스터(N63,N66)로 구성됨을 특징으로 하는 데이터 출력버퍼.
5. 제1항에 있어서, 상기 제1, 제2지연부는 복수개의 인버터로 구성되고 일정시간 신호를 지연하는 역할을 하는 지연부임을 특징으로 하는 데이터 출력버퍼.