KR930008656B1 - 노이즈가 억제되는 데이타 출력 버퍼 - Google Patents

노이즈가 억제되는 데이타 출력 버퍼 Download PDF

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Abstract

내용 없음.

Description

노이즈가 억제되는 데이타 출력 버퍼
제 1 도는 종래의 데이타 출력 버퍼 회로도.
제 2 도는 제 1 도의 동작 타이밍도.
제 3 도는 본 발명에 따른 데이타 출력 버퍼의 회로도.
제 4 도는 본 발명에 따른 일실시예.
제 5 도는 제 4 도의 동작 타이밍도.
제 6 도는 본 발명에 따른 다른 실시예.
본 발명은 반도체 메모리 장치의 데이타 출력 버퍼에 관한 것으로, 특히 노이즈의 발생이 억 제되는 데이타 출력 버퍼에 관한 것이다.
반도체 메모리 장치가 점차 고집적화 됨에 따라 그에 따른 고속동작을 요구하고 있다. 그러나 칩의 고속동작을 실현하게 되면 데이타의 고속의 레벨(level)변환에 따른 노이즈(noise)가 크게 발생되며, 상기 노이즈는 칩의 오동작을 유발하는등 반도체 메모리 소자의 신뢰성을 저하시킨다. 칩의 노이즈 발생은 여러가지 원인이 있겠지만, 그중에서도 데이타 출력 버퍼의 출력용 드라이버 트랜지스터에 발생한 노이즈가 가장 문제시되는 것으로, 이는 이분야에 잘 알려진 사실이다. 상기 출력용 드라이버 트랜지스터에서 노이즈가 크게 발생하는 이유는, 상기 출력용 드라이버 트랜지스터의 채널이 칩의 외부와 내부의 임피던스 차이를 완충할 수 있는 정도로 크게 되는데, 이처럼 큰 사이즈(size)의 채널을 가지는 상태에서 전원전압 레벨인 "하이(high)"레벨에서 접지전압 레벨인 "로우(low)"레벨로 또는 "로우"레벨에서 "하이"레벨로 폴(full) 스윙(swing)동작을 하기 때문이다.
종래의 데이타 출력 버퍼를 제 1 도에 도시하였다. 그리고 상기 제 1 도에 따른 동작 타이밍도를 제 2 도에 도시하였다. 상기 제 1 도에서 D은 입력데이타로서 메모리 셀로붙 독출되어 데이타 입출력 센스앰프(도시되지 않음)로부터 나온 신호이고 D는 그 반전신호이다. 그리고 OE는 출력 인에이블(enable)신호로서 메모리 소자의 제어부(도시되지 않음)에서 나온 신호이며, 도시된 바와같이 상기 OE신호가 입력되는 곳에 낸드게이트(1)(5)이므로 상기 OE신호가 "하이"레벨로 인가될때 상기 낸드게이트(1)(5)의 출력이 인에이블 됨은 쉽게 이해할 수 있을 것이다. 그리고 상기 제 1 도에 점선 블록으로 도시된 B'1과 B'2는 각각 인버터로 동작되는 제 1 및 제 2 바이어스 회로임을 알아 두기를 바란다.
상기 제 2 도를 참조하여 상기 제 1 도의 동작을 설명한다.
제 2a 도의 경우는 상기 입력 데이타인 D신호가 "로우"레벨에서 "하이"레벨의 신호로 인가되는 경우이다. 여기서 상기 OE신호는 "하이"레벨의 신호로 가정함을 알아두기 바란다. 상기 "하이"레벨의 d신호는 제 1 낸드게이트(1)를 통해 "로우"레벨로 바뀌고 인버터(2)를 통해 다시 "하이"레벨로 바뀐다. 그리고 나서 제 1 바이어스회로(B'1)로부터 출발용 폴업 트랜지스터(8)의 게이트에 인가되는 DOP신호는 "로우"레벨로 바뀌어 상기 출력용 풀업 트랜지스터(8)를 "턴온(turn-on)"시킨다. 한편 제 2 낸드게이트(5)는 "하이"레벨의 신호를 출력하고 상기 제 2 바이어스회로(B'2)에서 발생되는 DON신호를 "로우"레벨로 만들어 출력용 풀다운 트랜지스터(9)를 "턴오프(turn-off)"시킨다. 그러면 출력 노드(10)를 통해 "하이"상태의 데이타가 출력한다. 그러나 상기 제 2a 도에 도시된 바와같이 상기 DOP신호가 "하이"레벨에서 "로우"레벨로 바뀔때 그 기울기가 상당히 급하게 되고 이것은 상기 출력용 풀업 트랜지스터(8)의 순간적인 "턴온"동작을 가져와 상기 출력용 풀업 트랜지스터(8)의 큰 채널에서 발생하는 임펄스(impulse)성의 노이즈를 초래한다.
한편 제 2b 도의 경우는 상기 d신호가 "하이"레벨에서 "로우"레벨의 신호로 인가되는 경우이다. 이때에는 상기 DOP신호와 DON신호의 전위레벨이 바뀌어 상기 출력용 풀업 트랜지스터(8)는 "턴오프"되고 상기 출력용 풀다운 트랜지스터(9)는 "턴온"하게 된다. 그러나 이때에도 상기 제 2b 도에 도시된 바와같이 상기 DON이 "로우"레벨에서 "하이"레벨로 바뀔때 그 기울기가 상당히 급하게 되고 이것은 상기 출력용 풀다운 트랜지스터(9)의 순간적인 "턴온"동작을 가져와 상기 출력용 풀다운 트랜지스터(9)의 큰 채널에서 발생하는 카다란 노이즈를 초래한다.
상술한 제 1 도의 동작 설명에서 알 수 있듯이, 상기 출력용 풀업 트랜지스터(8)의 "턴온"동작시 상기 DOP신호의 기울기는 상기 제 1 바이어스회로(B'1)의 구동트랜지스터(즉, 엔모오스 트랜지스터(4))에 의해 결정되는데 상기 DOP신호의 기울기가 급하게 되면 상기 출력용 풀업 트랜지스터(8)내에 흐르는 순간전류의 양이 커져서 커다란 노이즈를 유발하여 칩의 오동작을 가져온다. 만일 상기 DOP신호이 기울기가 완만하게 되면 상기와 같이 커다란 노이즈의 발생은 억제되지만 대신에 칩의 동작 속도의 저하를 초래하게 된다. 또한 상기 출력용 풀다운 트랜지스터(9)의 "턴온"동작시 상기 DON신호의 기울기는 상기 제 2 바이어스회로(B'2)의 부하트랜지스터(즉, 피모오스 트랜지스터(6))에 의해 결정되며 그 기울기에 따른 문제점은 상기 DOP신호의 경우와 동일하게 된다.
따라서 본 발명의 목적은 칩의 고속 동작을 유지하면서 노이즈의 발생이 최대한 억제되는 데이타 출력 버퍼를 제공함에 있다.
상기 본 발명의 목적은 달성하기 위하여, 본 발명은 소정의 제어신호를 공통입력하고 메모리 셀로부터 독출된 데이타 및 그 반전데이타를 각각 타입력으로 하는 제 1 및 제 2 논리회로와, 상기 제 1 및 제 2 논리회로의 출력에 각각의 입력단자가 연결된 제 1 및 제 2 바이어스회로와, 상기 제 1 및 제 2 바이어스회로의 제 1 및 제 2 출력신호를 각각의 게이트로 받는 출력용 풀업 및 풀다운 트랜지스터를 가지는 데이타 출력 버퍼에 있어서, 상기 제 1 논리회로의 출력단자와 상기 제 1 바이어스회로의 사이에 연결되고 상기 제 1 출력신호가 상기 출력용 풀업 트랜지스터를 "턴온"시키는 신호로 인가될 시에, 상기 제 1 출력신호의 증가 또는 감소 되는 기울기가 상기 출력용 풀업 트랜지스터의 "턴온"시점 이전보다 상기 "턴온"시점 이후에 더 완만하게 나타나도록 제어하는 제 1 제어회로와, 상기 제 2 논리회로의 출력단자와 상기 제 2 바이어스회로의 사이에 연결되고 상기 제 2 출력신호가 상기 출력용 풀다운 트랜지스터를 "턴온"시키는 신호로 인가될시에는, 상가 제 2 출력신호의 증가 또는 감소되는 기울기가 상기 출력용 풀다운 트랜지스터의 "턴온"시점 이전보다 상기 "턴온"시점 이후에 더 완만하게 나타나도록 제어하는 제 2 제어회로를 구비하는 데이타 출력 버퍼임을 특징으로 한다.
이하 첨부된 도면을 참조하여 본 발명을 상세히 설명한다.
설명에 앞서 본 발명에 따른 데이타 출력 버퍼는 상기 DOP 및 DON 신호의 하강 및 상승 기울기를 완만하게 조절하여 노이즈의 발생을 최대한 억제하였지만, 상기 출력용 풀업 및 풀다운트랜지스터의 턴온포인트(turn-on point)에는 변동이 없어서 데이타의 출력이 종래와 동일한 속도로 이루어져 칩의 전체적인 동작속도가 종래와 동일함을 알아두기 바란다. 본 발명의 기술적 사상을 나타내는 것을 제 3 도에 도시하였다. 상기 제 3 도에서 알 수 있듯이 본 발명에서는 DOP신호의 하강 기울기를 조절하기 위하여 D신호가 연결되는 제 1 바이어스회로(B1)의 구동 트랜지스터(즉, 엔모오스 트랜지스터(14))의 채널의 일단에 A블록(40)을 접속하여, 상기 A블록(40)을 통해서 상기 DOP신호를 제어한다. 또한, DON신호의 상승 기울기를 조절하기 위하여신호가 연결되는 제 2 바이어스회로(B2)의 부하트랜지스터 (즉, 피모오스 트랜지스터(16))의 채널의 일단에 B블록(60)을 접속하여 상기 B블록(60)을 통해서 상기 DON신호를 제어한다. 상기한 본 발명의 기술적 사상을 실현한 실시예에 대하여 제 4 도, 제 5 도 및 제 6 도에 도시하였다. 상기 제 4 도는 일실시예이고 상기 제 5 도는 상기 제 4 도에 대한 동작 타이밍도이다. 그리고 상기 제 6 도는 다른 실시예로서 그 동작 특성 및 효과는 상기 제 4 도와 거의 동일하게 나타난다.
상기 제 4 도의 구성을 설명한다. DOP신호를 제어하는 제 1 점선블록(40)과 DON신호를 제어하는 제 2 점선블록(60)를 제외한 나머지 소자들에 대하여는 종래 회로와 동일하며 이는 공지된 사항이므로 설명을 생략한다. 상기 제 1 점선블록(40)은 제 1 지연회로부(40A)와 상기 DOP신호제어부(40B)로 구성된다. 상기 제 1 지연회로부(40A)는 Dd신호를 입력하며 제어부(40B)로 구성된다. 상기 제 1 지연회로부(40A)는 Dd신호를 입력하며 3개의 직렬 연결된 제 1, 제 2 및 제 3 인버터(41)(42)(43)로 이루어진다. 상기 DOP신호제어부(40B)는 DOP신호의 풀다운 엔모오스 트랜지스터(14)의 채널 및 접지전압단 사이에 채널이 접속되고 상기 제 3 인버터(43)의 출력단자에 게이트가 접속된 제1DOP제어용 트랜지스터(44)와 상기 엔모오스 트랜지스터(14)의 채널 및 접지전압단 사이에 채널이 접속되고 전원전압단에 게이트가 접속된 제2DOP제어용 트랜지스터(45)로 이루어진다. 여기서 상기 제2DOP제어용 트랜지스터(45)는 정전류원으로 동작됨을 유의하기 바란다. 또한, 상길 제 2 점선블록(60)은 제 2 지연회로부(60A)와 상기 DON신호 제어부(60B)로 구성된다. 상기 제 2 지연회로부(60A)는신호를 입력하며 3개의 직렬연결된 제 4, 제 5 및 제 6 인버터(61)(62)(63)로 이루어진다. 상기 DON신호 제어부(60B)는 DON신호의 풀업용 피모오스 트랜지스터(16)의 채널 및 전원전압단 사이에 채널이 접속되고 상기 제 6 인버터(63)의 출력단자에 게이트가 접속된 제1DON제어용 트랜지스터(64)와 상기 피모오스 트랜지스터(16)의 채널 및 전원전압단 사이에 채널이 접속되고 접지전압단에 게이트가 접속된 제2DON제어용 트랜지스터(65)로 동작됨을 유의하기 바란다. 상기 구성에서 각 지연회로부를 구성하는 인버터의 갯수는 메모리 소자의 특성에 따라(즉, 기울기를 조절하기 위하여)달라질 수 있으며, 또한 DOP 및 DON신호 제어부의 구성 소자에 따라 달라지게 됨을 알아두기 바란다. 상기 제 4 도의 동작을 상기 제 5 도의 타이밍도를 참조하여 설명한다.
제 5a 도의 경우는 D신호가 "로우"레벨에서 "하이"레벨로 변화될 시의 타이밍도이다. 이때에는 Dd신호가 "하이"레벨로 상승하여 상기 DOP신호를 "로우"레벨 쪽으로 강하시킨다. 또한 상기 "하이"레벨의 Dd신호는 상기 제 1 지연회로(40A)를 통해 소정의 시간이 지연된 후에 "로우"레벨로 바뀌어 상기 제1DOP제어용 트랜지스터(44)를 "턴오프"시킨다. 여기서 상기 DOP가 "로우"레벨로 강하되는 것은 출력용 풀업 트랜지스터(18)를 "턴온"시키는 시점까지는(즉, 상기 출력용 풀업 트랜지스터(18)의 트립포인트 시점까지는)종래와 같이 빠르게 진행되나, 상기 출력용 풀업 트랜지스터(18)가 "턴온"된 이후에는(즉, 상기 출력용 풀업 트랜지스터(18)의 트립포인트 이후에는)상기 제1DOP제어용 트랜지스터(44)가 "턴오프"되기 때문에 완만하게 진행이 된다. 즉, 상기 "하이"레벨의 Dd신호를 받아서 상기 DOP신호의 풀다운용 엔모오스 트랜지스터(14)가 "턴온"되는 시점에서는 상기 제1DOP제어용 트랜지스터(44)가 "턴온"되어 있기 때문에 상기 DOP신호 를 "로우"레벨 쪽으로 빠르게 강하시켜 상기 출력용 풀업 트랜지스터(18)를 바로 "턴온"시키나, 그 이후에는 상기 제1DOP제어용 트랜지스터(44)가 "턴오프"되기 때문에(즉, 상기 출력용 풀업 트랜지스터(18)가 "턴온"되는 동안에 상기 "하이"레벨의 Dd신호는 상기 제 1 지연회로(40A)를 거쳐 "로우"레벨로 상기 제1DOP제어용 트랜지스터(44)의 게이트에 인가된다) 상기 DOP신호가 상기 제2DOP제어용 트랜지스터(45)의 채널을 통해서만 방전되어 상기 DOP신호는 서서히 "로우"레벨로 바뀌게 되고 상기 출력용 풀업 트랜지스터(18)의 채널에 흐르는 전류도 서서히 증가하게 된다.
상기 제 5a 도에 도시된 바와같이, 상기 제 1 지연회로(40A)의 제 3 인버터(43)의 출력신호인 S3신호는 상기 Dd신호보다 Td구간만큼 시간이 지연되어 발생하고, 이것은 상기 DOP신호가 상기 출력용 풀업 트랜지스터(18)를 "턴온"시키는 시점 이후의 하강 기울기를(즉, 상기 DOP신호의 기울기를)완만하게 조절하게 되고 결과적으로 데이타 출력 버퍼의 출력 데이타인 dout의 상승 기울기도 T1이후에는 서서히 진행시킨다. 만일 전원전압이 낮은 레벨이고 주위 온도가 고온일 경우에는 상기 제 1 지연회로(40A)의 지연 동작이 서서히 진행되어(이때에는 각 트랜지스터 소자의 채널에 흐르는 전하의 이동도(mobility)가 감소되어 각 트랜지스터 소자의 드라이브 능력이 저하되게 되는데, 이것은 이 분야에 통상의 지식을 가진자라면 쉽게 이해할수 있음) 상기 DOP신호의 기울기가 종래의 회로와 비교할 경우 현저한 차이가 나타나지는 않지만 상기 전원전압이 높은 레벨이고 주위 온도가 저온일 경우에는 상기 제 1 지연회로(40A)의 지연동작이 빠르게 진행되어 상기 DOP신호의 기울기는 종래 회로보다 현저하게 완만해진다. 한편 이때의 DON신호를 입력받는 출력용 풀다운 트랜지스터(19)의 동작은 종래의 회로와 동일하게 나타남을 쉽게 이해할 수 있을 것이다.
제 5b 도의 경우는 상기 D신호가 "하이"레벨에서 "로우"레벨로 변환될시의 타이밍도이다. 이때에는신호가 "하이"레벨로 바뀌어신호가 "로우"레벨로 되어 상기 DON신호를 "하이"레벨쪽으로 상승시킨다. 이때에도 상기 제 2 점선블록(60)은 상기 제 1 점선블록(40)과 동일한 기능을 수행하게 된다. 즉 상기 DON신호가 상기 출력용 풀다운 트랜지스터(19)를 "턴온"시키는 시점 동안에는 상기신호가 제2지연회로(60A)를 거치게 되고, 상기 DON신호가 상기 출력용 풀다운 트랜지스터(19)를 "턴온"시킨 시점 이후에는 상기 제1DON제어용 트랜지스터(64)가 "턴오프"되어 상기 DON신호의 "하이"레벨쪽 상승 기울기를 서서히 진행시킨다. 그러면 상기 출력용 풀다운 트랜지스터(19)의 채널에 흐르는 전류는 서서히 감소되어 출력 데이타인 상기 dout의 하강 기울기도 상기 제 5b 도에 도시된 바와같이 T2이후에는 서서히 진행된다. 이때에도 전원전압이 높은 레벨이고 주위 온도가 저온일 경우에는 상기 제2지연회로(60A)의 지연동작이 빠르게 진행되어 상기 DON신호의 상승 기울기는 전원전압이 낮은 레벨이고 주위 온도가 고온일 경우보다 휠씬 완만하게 나타난다.
상기한 바와같이 출력용 풀업 및 풀다운 트랜지스터(18)(19)의 "턴온"동작이 제어됨으로써 각각의 채널에 흐르는 전류가 증가가 "턴온"시점 이후에는 완만히 진행됨으로써 종래와 같이 데이타의 출력은 고속으로 이루어지면서 각각의 채널에 발생되는 노이즈의 증가는 억제되는 것이다.
본 발명에 의한 다른 실시예인 상기 제 6 도는 전체적인 동작은 상기 제 4 도와 동일하나 상기 제 4 도의 제1DOP제어용 트랜지스터(44)와 제1DON제어용 트랜지스터(64)를 각각 제1DOP제어용 트랜지스터쌍(54)(55)과 제1DOP제어용 트랜지스터쌍(74)(75)으로 대치함으로써 상기 DOP 및 DON신호의 기울기가 소정의 각도만큼 더 완만하게 나타난다. 즉 이것은 상기 제1DOP제어용 트랜지스터쌍(54)(55)과 상기 제1DON제어용 트랜지스터쌍(74)(75)의 "턴오프"동작을 소정의 시간만큼 빠르게 가져감으로써 상기 DOP와 DON신호의 기울기가 제어되는 것이다. 상기 제 4 도 및 제 6 도의 실시예는 본 발명의 사상을 실현한 것으로 상기 지연회로의 구성소자의 갯수와 상기 DOP 및 DON신호의 제어용 트랜지스터는 본 발명의 기술적 범주를 벗어나지 않는한 바뀌어질 수 있음을 알아두기 바란다.
상술한 설명에 의하면 본 발명에 따른 데이타 출력 버퍼는 칩의 고속동작을 유지케 하면서도 노이즈의 발생을 억제하므로 이는 칩의 오동작을 방지하는 효과가 있다.

Claims (4)

  1. 소정의 제어신호를 공통입력하고 메모리 셀로부터 독출된 데이타 및 그 반전데이타를 각각 타입력으로 하는 제 1 및 제 2 논리회로와, 상기 제 1 및 제 2 논리회로의 출력에 각각 입력단자가 연결된 제 1 및 제 2 바이어스회로와, 상기 제 1 및 제 2 바이어스회로의 제 1 및 제 2 출력신호를 각각의 게이트로 받는 출력용 풀업 및 풀다운 트랜지스터를 가지는 데이타 출력 버퍼에 있어서, 상기 제 1 논리회로의 출력단자와 상기 제 1 바이어스회로의 사이에 연결되고 상기 제 1 출력신호가 상기 출력용 풀업 트랜지스터를 "턴온"시키는 신호로 인가될 시에, 상기 제 1 출력신호의 증가 또는 감소되는 기울기가 상기 출력용 풀업 트랜지스터의 "턴온"시점 이전보다 상기 "턴온"시점 이후에 더 완만하게 나타나도록 제어하는 제 1 제어회로와, 상기 제 2 논리회로의 출력단자와 상기 제 2 바이어스회로의 사이에 연결되고 상기 제 2 출력신호가 상기 출력용 풀다운 트랜지스터를 "턴온"시키는 신호로 인가될시에는, 상기 제 2 출력신호의 증가 또는 감소되는 기울기가 상기 출력용 풀다운 트랜지스터의 "턴온"시점 이전보다 상기 "턴온'시점 이후에 더 완만하게 나타나도록 제어하는 제 2 제어회로를 구비함을 특징으로 하는 데이타 출력 버퍼.
  2. 제 1 항에 있어서, 상기 제 1 제어회로가, 상기 제 1 논리회로의 출력에 입력단이 연결되고 소정갯수의 직렬 연결된 인버터로 구성된 제 1 지연회로와, 상기 제 1 바이어스회로 및 접지전압단 사이에 채널이 연결되고 상기 제 1 지연회로의 출력단자에 게이트가 접속된 제 1 제어트랜지스터와, 상기 제 1 바이어스회로 및 접지전압단 사이에 연결된 제1정전류원을 구비함을 특징으로 하는 데이타 출력 버퍼.
  3. 제 1 항에 있어서, 상기 제 2 제어회로가, 상기 제 2 논리회로의 출력에 입력단이 연결되고 소정갯수의 직렬 연결된 인버터로 구성된 제 2 지연회로와, 상기 제 2 바이어스회로 및 전원전압단 사이에 채널이 연결되고 상기 제 2 지연회로의 출력단자에 게이트가 접속된 제 2 제어트랜지스터와, 상기 제 2 바이어스회로 및 전원전압단 사이에 연결된 제 2 정전류원을 구비함을 특징으로 하는 데이타 출력 버퍼.
  4. 소정의 제어신호를 공통입력하고 메모리 셀로부터 독촉된 데이타 및 그 반전데이타를 각각 타입력으로 하는 제 1 및 제 2 논리회로와, 상기 제 1 및 제 2 논리회로의 출력에 각각의 입력단자가 연결된 제 1 및 제 2 바이어스회로와, 상기 제 1 및 제 2 바이어스회로의 제 1 및 제 2 출력신호를 각각의 게이트로 받는 출력용 풀업 및 풀다운 트랜지스터를 가지는 데이타 출력 버퍼에 있어서, 상기 제 1 논리회로의 출력에 입력단이 연결되고 소정갯수의 직렬 연결된 인버터로 구성된 제 1 지연회로와, 상기 제 1 바이어스회로 및 접지전압단 사이에 채널이 연결되고 상기 제 1 지연회로의 출력단자에 게이트가 접속된 제 1 제어회로와, 상기 제 1 바이어스회로 및 접지전압단 사이에 연결된 제 1 정전류원과, 상기 제 2 논리회로의 출력에 입력단이 연결되고 소정갯수의 직렬 연결된 인버터로 구성된 제 2 지연회로와, 상기 제 2 바이어스회로 및 전원전압단 사이에 채널이 연결되고 상기 제 2 지연회로의 출력단자에 게이트가 접속된 제 2 제어회로와, 상기 제 2 바이어스회로 및 전원전압단 사이에 연결된 제 2 정전류원을 구비함을 특징으로 하는 데이타 출력 버퍼.
KR1019910012384A 1991-07-19 1991-07-19 노이즈가 억제되는 데이타 출력 버퍼 KR930008656B1 (ko)

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