KR930003540A - 노이즈가 억제되는 데이타 출력 버퍼 - Google Patents

노이즈가 억제되는 데이타 출력 버퍼 Download PDF

Info

Publication number
KR930003540A
KR930003540A KR1019910012384A KR910012384A KR930003540A KR 930003540 A KR930003540 A KR 930003540A KR 1019910012384 A KR1019910012384 A KR 1019910012384A KR 910012384 A KR910012384 A KR 910012384A KR 930003540 A KR930003540 A KR 930003540A
Authority
KR
South Korea
Prior art keywords
circuit
output
bias
terminal
voltage terminal
Prior art date
Application number
KR1019910012384A
Other languages
English (en)
Other versions
KR930008656B1 (ko
Inventor
이승근
곽충근
김창래
Original Assignee
김광호
삼성전자 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 김광호, 삼성전자 주식회사 filed Critical 김광호
Priority to KR1019910012384A priority Critical patent/KR930008656B1/ko
Priority to TW081101516A priority patent/TW216823B/zh
Priority to FR9202507A priority patent/FR2679368B1/fr
Priority to DE4206864A priority patent/DE4206864C2/de
Priority to ITMI920529A priority patent/IT1254670B/it
Priority to GB9513269A priority patent/GB2288935B/en
Priority to GB9205169A priority patent/GB2257856A/en
Priority to JP4115898A priority patent/JPH05211430A/ja
Priority to US07/898,535 priority patent/US5315173A/en
Publication of KR930003540A publication Critical patent/KR930003540A/ko
Application granted granted Critical
Publication of KR930008656B1 publication Critical patent/KR930008656B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/003—Modifications for increasing the reliability for protection
    • H03K19/00346—Modifications for eliminating interference or parasitic voltages or currents
    • H03K19/00361—Modifications for eliminating interference or parasitic voltages or currents in field effect transistor circuits

Landscapes

  • Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Computing Systems (AREA)
  • General Engineering & Computer Science (AREA)
  • Mathematical Physics (AREA)
  • Logic Circuits (AREA)
  • Dram (AREA)
  • Electronic Switches (AREA)
  • Static Random-Access Memory (AREA)
  • Semiconductor Memories (AREA)

Abstract

내용 없음.

Description

노이즈가 억제되는 데이타 출력 버퍼
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제3도는 본 발명에 따른 데이타 출력 버퍼의 회로도,
제4도는 본 발명에 따른 일실시예,
제5도는 제4도의 동작 타이밍도.

Claims (4)

  1. 소정의 제어신호를 공통입력하고 메모리 셀로부티 독출된 데이타 및 그 반전데이터를 각각 타입력으로 하는 제1 및 제2논리회로와, 상기 제1및 제2논리회로의 출력에 각각의 입력단자가 연결된 제1 및 제2바이어스 회로와, 상기 제1및 제2바이어스 회로의 제1및 제2출력신호를 각각의 게이트로 받는 출력용 풀업 및 풀다운 트랜지스터를 가지는 데이타 출력 버퍼에 있어서, 상기 제1논리회로의 출력단자와 상기 제1바이어스회로의 사이에 연결되고 상기 제1출력신호가 상기 출력용 풀업 트랜지스터틀 ″턴온″시키는 신호로 인가될시에, 상기 제1출력 신호의 증가 또는 감소되는 기울기가 상기 출력용 풀업 트랜지스터의 ″턴온″시점 이전보다 상기 ″턴온″시점 이후에 더 완만하게 나타나도록 제어하는 제1제어회로와, 상기 제2논리 회로의 출력단자와 상기 제2바이어스회로의 사이에 연결되고 상기 제2출력신호가 상기 출력용 풀다운 트랜지스터를 ″턴온″시키는 신호로 인가될시에는, 상기 제2출력신호의 증가 또는 감소되는 기울기가 상기 출력용 물다운 트랜지스터의 ″턴온″시점 이전보다 상기 ″턴온″시점 이후에 더 완만하게 나타나도록 제어하는 제2제어회로를 구비함을 특징으로 하는 데이타 출력 버퍼.
  2. 제1항에 있어서, 상기 제1제어회로가, 상기 제1논리회로의 출력에 입력단이 연결되고 소정갯수의 직렬 연결된 인버터로 구성된 제1지연회로와, 상기 제1바이어스회로 및 접지전압단 사이에 채널이 연결되고 상기 제1지연회로의 출력단자에 게이트가 접속된 제1제어트랜지스터와, 상기 제1바이어스회로 및 접지전압단 사이에 연결된 제1정전류원을 구비함을 특징으로 자는 데이타 출력 버퍼.
  3. 제1항에 있어서, 상기 제2제어회로가, 상기 제2논리회로의 출력에 입력단이 연결되고 소정 갯수의 직렬 연결된 인버터로 구성된 제2지연회로와, 상기 제2바이어스회로 및 전원전압단 사이에 채널이 연결되고 상기 제2지연회로의 출력단자에 게이트가 접속된 제2제어 트랜지스터와, 상기 제2바이어스회로 및 전원전압단 사이에 연결된 제2정전류원을 구비함을 특징으로 하는 데이타 출력 버퍼.
  4. 소정의 제어 신호를 공통입력하고 메모리 셀로부터 독출된 데이타 및 그 반전데이타를 각각 타입력으로 하는 제1 및 제2논리회로와, 상기 제1 및 제2논리회로의 출력에 각각의 입력단자가 연결된 제1 및 제2바이어스 회로와, 상기 제1및 제2바이어스 회로의 제1및 제2출력신호를 각각의 게이트로 받는 출력용 풀업 및 풀다운 트랜지스터를 가지는 데이타 출력버퍼에 있어서, 상기 제1논리회로의 출력에 입력단이 연결되고 소정갯수의 직렬연결된 인버터로 구성된 제1지연회로와, 상기 제1바이어스회로 및 접지전압단 사이에 채널이 연결되고 상기 제1지연회로의 출력단자에 게이트가 접속된 제1제어회로와, 상기 제1바이어스회로 및 접지전압단사이에 연결된 제1정전류원과, 상기 제2논리회로의 출력에 입력단이 연결되고 소정갯수의 직렬 연결된 인버터로 구성된 제2지연회로와, 상기 제2바이어스회로 및 전원전압단 사이에 채널이 연결되고 상기 제2지연회로의 출력단자에 게이트가 접속된 제2제어회로와, 상기 제2바이어스회로 및 전원전압단 사이에 연결된 제2정전류원을 구비함을 특징으로 하는 데이타 출력 버퍼.
    ※ 참고사항 : 최초출원 내용에 의하여 공개되는 것임.
KR1019910012384A 1991-07-19 1991-07-19 노이즈가 억제되는 데이타 출력 버퍼 KR930008656B1 (ko)

Priority Applications (9)

Application Number Priority Date Filing Date Title
KR1019910012384A KR930008656B1 (ko) 1991-07-19 1991-07-19 노이즈가 억제되는 데이타 출력 버퍼
TW081101516A TW216823B (ko) 1991-07-19 1992-02-28
FR9202507A FR2679368B1 (fr) 1991-07-19 1992-03-03 Memoire tampon de sortie de donnees d'un dispositif de memoire a semiconducteurs.
DE4206864A DE4206864C2 (de) 1991-07-19 1992-03-05 Datenausgabepuffer
ITMI920529A IT1254670B (it) 1991-07-19 1992-03-06 Buffer di uscita dati
GB9513269A GB2288935B (en) 1991-07-19 1992-03-10 Data output buffer
GB9205169A GB2257856A (en) 1991-07-19 1992-03-10 Data output buffer
JP4115898A JPH05211430A (ja) 1991-07-19 1992-05-08 データ出力バッファ
US07/898,535 US5315173A (en) 1991-07-19 1992-06-15 Data buffer circuit with delay circuit to increase the length of a switching transition period during data signal inversion

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1019910012384A KR930008656B1 (ko) 1991-07-19 1991-07-19 노이즈가 억제되는 데이타 출력 버퍼

Publications (2)

Publication Number Publication Date
KR930003540A true KR930003540A (ko) 1993-02-24
KR930008656B1 KR930008656B1 (ko) 1993-09-11

Family

ID=19317524

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019910012384A KR930008656B1 (ko) 1991-07-19 1991-07-19 노이즈가 억제되는 데이타 출력 버퍼

Country Status (8)

Country Link
US (1) US5315173A (ko)
JP (1) JPH05211430A (ko)
KR (1) KR930008656B1 (ko)
DE (1) DE4206864C2 (ko)
FR (1) FR2679368B1 (ko)
GB (1) GB2257856A (ko)
IT (1) IT1254670B (ko)
TW (1) TW216823B (ko)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100474547B1 (ko) * 1997-05-15 2005-06-07 주식회사 하이닉스반도체 반도체메모리소자의데이타출력버퍼
KR101103060B1 (ko) * 2006-09-13 2012-01-06 한양대학교 산학협력단 반도체 메모리 장치의 데이터 출력 제어 회로

Families Citing this family (29)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR940010671B1 (ko) * 1992-07-25 1994-10-24 금성일렉트론 주식회사 Cmos 3-스테이트 버퍼회로 및 그 제어방법
US5430404A (en) * 1992-10-28 1995-07-04 Integrated Device Technology, Inc. Output driver circuits with enhanced supply-line bounce control and improved VOH characteristic
KR950000353B1 (ko) * 1992-12-30 1995-01-13 현대전자산업 주식회사 집적회로용 출력 버퍼 회로
US5418474A (en) * 1993-09-24 1995-05-23 National Semiconductor Corporation Circuit for reducing transient simultaneous conduction
KR0132504B1 (ko) * 1993-12-21 1998-10-01 문정환 데이타 출력버퍼
DE4400872A1 (de) * 1994-01-14 1995-07-20 Philips Patentverwaltung Ausgangstreiberschaltung
US5534790A (en) * 1994-04-13 1996-07-09 International Business Machines Corporation Current transition rate control circuit
US5668449A (en) * 1994-10-27 1997-09-16 Sgs-Thomson Microelectronics, Inc. Motor with input-controlled high side driver
US5814845A (en) * 1995-01-10 1998-09-29 Carnegie Mellon University Four rail circuit architecture for ultra-low power and voltage CMOS circuit design
DE69521028T2 (de) * 1995-03-29 2001-09-06 Agilent Technologies Inc Vortreiberschaltung zum rauscharmen Schalten hoher Ströme in einer Last
EP0743648B1 (en) * 1995-05-19 2000-03-29 STMicroelectronics S.r.l. Output stage for integrated circuits, particularly for electronic memories
KR960043524A (ko) * 1995-05-23 1996-12-23 홍-치우 후 출력 버퍼링 장치
KR0172798B1 (ko) * 1995-06-30 1999-03-30 김주용 모드 적응형 데이타 출력 버퍼
KR100223747B1 (ko) * 1995-12-28 1999-10-15 김영환 고속 저잡음 출력 버퍼
US5959481A (en) * 1997-02-18 1999-09-28 Rambus Inc. Bus driver circuit including a slew rate indicator circuit having a one shot circuit
US5878094A (en) * 1997-06-10 1999-03-02 International Business Machines Corporation Noise detection and delay receiver system
US6014046A (en) * 1997-07-31 2000-01-11 International Business Machines Corporation Off chip driver (OCD) with variable drive capability for noise control
KR100502677B1 (ko) * 1997-12-11 2005-10-21 주식회사 하이닉스반도체 반도체 메모리 소자의 출력 버퍼
WO1999063667A1 (en) * 1998-05-29 1999-12-09 Qualcomm Incorporated Digital cmos output buffer having separately gated pull-up and pull-down devices
US6051995A (en) * 1998-09-11 2000-04-18 Sharp Electronics Corporation Constant impedance, low noise CMOS buffer
US6366061B1 (en) 1999-01-13 2002-04-02 Carnegie Mellon University Multiple power supply circuit architecture
JP2000295094A (ja) * 1999-04-07 2000-10-20 Mitsubishi Electric Corp バッファ回路およびそれを用いた電位検出回路
US6577176B1 (en) * 2002-06-12 2003-06-10 Fujitsu Limited Complement reset latch
JP4286041B2 (ja) * 2002-07-15 2009-06-24 株式会社ルネサステクノロジ 半導体装置
KR100643913B1 (ko) 2004-11-03 2006-11-10 매그나칩 반도체 유한회사 출력 버퍼
US7425849B2 (en) * 2004-12-31 2008-09-16 Stmicroelectronics Pvt. Ltd. Low noise output buffer capable of operating at high speeds
US7282961B1 (en) 2006-04-13 2007-10-16 International Business Machines Corporation Apparatus for hysteresis based process compensation for CMOS receiver circuits
TW201032476A (en) * 2009-02-18 2010-09-01 Etron Technology Inc Signal converting device
US9946489B2 (en) 2016-07-27 2018-04-17 Western Digital Technologies, Inc. Multi-stream journaled replay

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
NL137673C (ko) * 1964-07-06
DE3200069A1 (de) * 1982-01-05 1983-07-14 Bayer Ag, 5090 Leverkusen Verfahren zur herstellung von 2,4,6-trichloranilin
US4612466A (en) * 1984-08-31 1986-09-16 Rca Corporation High-speed output driver
GB2184622B (en) * 1985-12-23 1989-10-18 Philips Nv Outputbuffer and control circuit providing limited current rate at the output
JPS635553A (ja) * 1986-06-25 1988-01-11 Fujitsu Ltd バツフア回路
US4760279A (en) * 1986-07-02 1988-07-26 Kabushiki Kaisha Toshiba Noise cancelling circuit
US4875196A (en) * 1987-09-08 1989-10-17 Sharp Microelectronic Technology, Inc. Method of operating data buffer apparatus
US4859870A (en) * 1987-10-14 1989-08-22 Lsi Logic Incorporated Two-mode driver circuit
US4825101A (en) * 1988-02-11 1989-04-25 Advanced Micro Devices, Inc. Full-level, fast CMOS output buffer
US4877980A (en) * 1988-03-10 1989-10-31 Advanced Micro Devices, Inc. Time variant drive circuit for high speed bus driver to limit oscillations or ringing on a bus
KR910002748B1 (ko) * 1988-04-12 1991-05-04 삼성 반도체통신 주식회사 반도체장치에 있어서 데이타 출력 버퍼회로
JP2666347B2 (ja) * 1988-04-20 1997-10-22 セイコーエプソン株式会社 出力回路
KR910004735B1 (ko) * 1988-07-18 1991-07-10 삼성전자 주식회사 데이타 출력용 버퍼회로
US4880997A (en) * 1988-08-18 1989-11-14 Ncr Corporation Low noise output buffer circuit
JP2862916B2 (ja) * 1989-10-20 1999-03-03 化成オプトニクス株式会社 蛍光体、蛍光体の表面処理方法及び蛍光膜の製造方法
JPH07105711B2 (ja) * 1990-04-26 1995-11-13 株式会社東芝 入力回路

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100474547B1 (ko) * 1997-05-15 2005-06-07 주식회사 하이닉스반도체 반도체메모리소자의데이타출력버퍼
KR101103060B1 (ko) * 2006-09-13 2012-01-06 한양대학교 산학협력단 반도체 메모리 장치의 데이터 출력 제어 회로

Also Published As

Publication number Publication date
ITMI920529A0 (it) 1992-03-06
KR930008656B1 (ko) 1993-09-11
FR2679368B1 (fr) 1993-12-24
TW216823B (ko) 1993-12-01
JPH05211430A (ja) 1993-08-20
GB9205169D0 (en) 1992-04-22
GB2257856A (en) 1993-01-20
DE4206864C2 (de) 1994-04-28
IT1254670B (it) 1995-09-28
DE4206864A1 (de) 1993-01-21
US5315173A (en) 1994-05-24
FR2679368A1 (fr) 1993-01-22
ITMI920529A1 (it) 1993-09-06

Similar Documents

Publication Publication Date Title
KR930003540A (ko) 노이즈가 억제되는 데이타 출력 버퍼
KR930008859A (ko) 직류 전류를 제거한 데이타 출력 버퍼
KR880011799A (ko) 데이터출력 버퍼회로 및 전위변동 감축방법
US6084459A (en) Voltage level shifting circuit
KR940017190A (ko) 입력버퍼
KR950013042A (ko) 역 턴-오프장치를 포함하는 점진적으로 온되어지는 출력버퍼회로
US4048518A (en) MOS buffer circuit
KR960009408A (ko) 노이즈 감소 출력 버퍼
KR930006978A (ko) 씨모스 셀프 부스트 회로
KR100422821B1 (ko) 출력 버퍼 장치
KR910002083A (ko) 출력회로
KR19990054567A (ko) 셀프 타임드 래치회로
JP2531834B2 (ja) 低インピ―ダンス出力回路
JP3055165B2 (ja) 出力バッファ回路
KR0154747B1 (ko) 저전력 레벨 컨버터
KR930001208A (ko) 저잡음 데이타 출력 버퍼
KR970013802A (ko) 출력 버퍼 회로
KR100374547B1 (ko) 데이타출력버퍼회로
KR100200915B1 (ko) 정전류가 없는 전압 변환을 위한 출력장치를 구비한 반도체 메모리장치
KR880012012A (ko) 논리회로
KR940008141B1 (ko) 어드레스 버퍼 회로
KR950022125A (ko) 데이타 출력버퍼
KR910003790B1 (ko) 출력 버퍼 회로
KR100444316B1 (ko) 반도체 메모리장치의 입력버퍼
KR100422815B1 (ko) 출력 버퍼 장치

Legal Events

Date Code Title Description
A201 Request for examination
G160 Decision to publish patent application
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20080904

Year of fee payment: 16

LAPS Lapse due to unpaid annual fee