KR950000353B1 - 집적회로용 출력 버퍼 회로 - Google Patents

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Abstract

내용 없음.

Description

집적회로용 출력 버퍼 회로
제 1 도는 종래의 출력 버퍼 회로도.
제 2 도는 본 발명의 일실시예에 따른 출력 버퍼 회로도.
제 3 도는 제 2 도 회로의 동작 타이밍도.
제 4 도는 본 발명과 종래 기술의 출력 파형을 도시하는 도면.
제 5 도는 본 발명의 다른 실시예에 따른 출력 버퍼 회로도.
제 6 도는 출력 버퍼 회로의 순간 최대치 전류를 도시하는 도면.
* 도면의 주요부분에 대한 부호의 설명
ND1, ND2 : NAND 게이트 Q1-Q15 : 트랜지스터
G1, G2 : 인버터
본 발명은 집적회로용 출력 버퍼 회로에 관한 것으로서, 특히 순간 최대치 전류가 감소되고 억세스 시간이 향상된 출력 버퍼 회로에 관한 것이다.
일반적으로, 출력 버퍼 회로는 집적회로 내부의 신호를 집적회로 밖의 다른 회로로 내보내는 역할을 수행하는 회로로서, 주로 DRAM, SRAM, MASK ROM등과 같은 반도체 메모리 소자에 사용된다.
제 1 도는 도시된 바와 같이 구성된 종래의 출력 버퍼 회로에 있어서는, 반대 위상을 갖고 있는 입력 신호 S1과 S2가 회로에 입력되는 경우, 이 회로의 출력 신호를 제어하는 제어 신호 ø1이 "하이"상태이면, 입력신호 S1과 S2는 NAND 게이트 ND1 및 인버터 G1와, NAND 게이트 ND2 및 인버터 G2를 거쳐 Vcc 레벨로 풀 스윙(full swing)한후, 트랜지스터 Q1과 Q1'을 온/오프시켜 출력이 나오게 된다. 반대로 제어 신호 ø1이 "로우"상태이면, 입력 신호 S1과 S2는 트랜지스터 Q1과 Q1' 입력으로 들어가지 못하게 되며, 따라서 출력신호에 영향을 주지 못하고 제어 신호 ø1이 "로우" 상태가 되기 이전의 출력 상태를 유지하게 된다. 그러나, 이와 같은 출력 버퍼 회로에 있어서는, 제어 신호 ø1이 "로우"상태가 되기 이전의 출력 상태를 유지하게 된다. 그러나, 이와 같은 출력 버퍼 회로에 있어서는, 제어 신호 ø1이 반전되어 출력될때 순간적으로 많은 최대치 전류가 흐르기 때문에 노이즈(noise)가 발생되고, 이 노이즈에 의하여 데이타 억세스 시간을 지연시켜 회로의 특성을 저하시킨다는 문제점이 있다.
따라서, 본 발명의 목적은 출력 버퍼의 내부 신호와 외부 제어 신호를 조합하는 회로를 구성하여 출력 전압의 위상이 반전되기 전에 미리 중간 레벨로 만들어 주어 순간 최대치 전류를 감소시킴으로써 억세스 시간을 향상시킨 출력 버퍼 회로를 제공하는 것이다.
전술한 목적을 달성하기 위해, 본 발명은, 서로 위상이 반대인 입력 신호 S1과 S2가 각각 한 입력단자에 인가되고 다른 한 단자에는 공통으로 제어 신호 ø이 인가되는 2개의 제 1 및 제 2 2-입력 NAND 게이트와 제 1 및 제 2 출력 구동 트랜지스터를 포함하고 있는 집적회로용 출력 버퍼 회로에 있어서, 상기 제 1 NAND 게이트의 출력단에 연결되어 제어 신호 ø1 및 그 반전된 제어 신호 ø1B의 제어하에 상기 NAND 게이트의 출력을 반전시키기 위한 제 2 반전 수단과, 상기 제 1 반전 수단과 상기 제 1 출력 구동 트랜지스터를 연결하는 노드 B에 연결되고 게이트에는 제어 신호 ø3가 인가되는 제 3 트랜지스터와, 상기 제 3 트랜지스터에 드레인이 연결되고 소스와 게이트는 상기 제 1 NAND 게이트와 연결되어 있는 제 4 트랜지스터, 상기 노드 B에 드레인이 연결되고 소스는 접지되어 있으며 게이트에는 제어 신호 ø2가 인가되는 제 5 트랜지스터와, 상기 제 2 반전 수단과 상기 제 2 출력 구동 트랜지스터를 연결하는 노드 D에 연결되고 게이트에는 제어 신호 ø3가 인가되는 제 6 트랜지스터와, 상기 제 6 트랜지스터에 드레인 연결되고 소스와 게이트는 상기 제 2 NAND 게이트와 상기 제 2 반전 수단을 연결하는 노드 C에 연결되어 있는 제 7 트랜지스터와, 상기 노드 D에 드레인이 연결되고 소스는 접지되어 있으며 게이트에는 제어 신호 ø가 인가되는 제 8 트랜지스터를 포함하는 것을 특징으로 한다.
이하 첨부 도면을 참조하여, 본 발명의 양호한 실시예가 상세하게 설명되게 된다. 제 2 도는 본 발명의 일실시예에 따른 출력 버퍼 회로를 도시하고 있는데, 이 출력 버퍼 회로는 제 1 도에 도시된 회로의 인버터 G1 대신에 MOS트랜지스터 Q2 내지 Q5로 구성된 반전 수단(G1')과 인버터 G2 대신에 MOS트랜지스터 Q6 내지 Q9로 구성된 반전 수단(G2')으로 구성함으로써, 제어 신호 ø1과 그 반전 신호인 제어 신호 ø1B에 의해, 제어 신호 ø1이 "하이"상태인 경우에만 동작하도록 구성하였다. 또한 MOS트랜지스터 Q10 내지 Q12와 MOS트랜지스터 Q13 내지 Q15를 삽입하여 순간 최대치 전류가 많이 흘러 노이즈가 발생되는 현상을 제거하였다. 이를 보다 구체적으로 설명하면, 제 2 도에 도시된 출력 버퍼 회로는 입력 신호 S1 및 S2와 제어 신호 ø1를 조합하기 위한 2-입력 NAND 게이트 ND1, ND2와, 제어 신호 ø1, ø1B에 의해 온/오프 되어 제 2 도의 노드 A, C의 신호를 반전시켜 노드 B와 D로 보내주는 트랜지스터 Q2 내지 Q5로 구성된 반전 수단(G1') 및 트랜지스터 Q6 내지 Q9로 구성된 반전 수단(G2')과, 출력 버퍼 회로의 내부 신호와 외부제어 신호 ø2, ø3를 조합하는 NMOS트랜지스터 Q10 내지 Q12 및 Q13 내지 Q15와, 마지막으로 조합된 신호를 받아 출력단자 OUT로 출력시키는 트랜지스터 Q1 및 Q1'를 포함하고 있다.
제 3 도는 제 2 도의 회로의 동작 상태를 나타내는 타이밍도로서, 여기서 입력 신호 S1과 S2는 위상이 반대로 되어 있고, 제어 신호 ø2와 ø3는 ø1이 "로우"가 되는 구간에서 "하이"상태가 되어야 한다. 또한, Q2가 "로우"상태로 떨어진후 ø3가 "하이"상태로 되어야 한다. 먼저 이 회로가 오프된 상태라고 가정하면, 트랜지스터 Q1과 Q1'를 통해 전류가 흐르지 않기 때문에, 노드 B와 D에서는 전압이 "로우"가 되어야 한다. 이때 입력신호 S1은 "하이"상태로 입력되고 S2는 "로우"상태로 입력된다. 입력 신호 S1과 S2가 입력되는 동안에 제어 신호 ø1이 "하이"상태가 되면, 출력신호도 "하이"상태로 출력된다. 제어 신호 ø1이 "하이"상태로 되기전에 제어 신호 ø2가 "하이"상태가 되면, 트랜지스터 Q10과 Q13이 온 상태로 되며, 노드 B와 D에서의 신호가 "로우"상태가 되므로, 트랜지스터 Q1과 Q2가 턴 오프되어 불필요한 전류가 흐르지 않게 된다. 이때 제어 신호 ø2가 "로우"상태로 되고나서 다시 제어 신호 ø3가 "하이"상태로 되면, 트랜지스터 Q11과 Q14는 턴 온된다.
그러므로 제 3 도에 도시된 바와같이, 제어 신호 ø3가 "하이"상태가 될때 노드 A에서는 "하이"상태에서 중간 레벨로 전압이 떨어지게 되고 노드 B에서도 "로우"상태에서 트랜지스터 Q1을 턴 온시킬 수 있는 전압까지 높아지게 된다. 마찬가지로, 노드 D에서도 중간 레벨로 전압이 올라가게 되어 트랜지스터 Q1 및 Q1'는 모두 제어 신호 ø1이 "하이"상태로 되기 전에 턴 온되어 출력 신호는 미리 중간 레벨의 상태가 된다. 이때 제어 신호 Q1이 "하이"상태가 되면서 최종 출력은 "로우"상태에서 "하이"상태로 변하게 된다. 이와 반대로, 입력신호 S1이 "로우"상태이고 입력신호 S2가 "하이"상태로 입력되는 경우에는, 앞에서 설명한 바와 같은 원리로 "하이"상태에서 제어 신호 ø2, ø3에 의해 중간 레벨까지 출력 전압이 떨어져있다가 제어 신호 ø1에 의해 완전히 "로우"상태로 떨어지게 된다.
제 4 도는 종래 기술의 회로와 본 발명의 일실시예에 따른 회로의 출력 파형을 도시하는 도면으로서, 실선은 종래 기술의 출력 파형을 나타내고 점선은 본 발명의 출력 파형을 나타내는데, 같은 입력조건에서 본 발명에 따른 출력 버퍼 회로를 거친 출력 파형이 훨씬 빨리 나온다는 것을 알 수 있다. 제 6 도는 종래의 출력 버퍼 회로와 본 발명의 회로의 순간 최대치 전류를 비교 도시하는 도면으로서, 일점 쇄선은 본 발명의 순간 최대치 전류를 나타내고, 점선은 종래 기술에 있어서의 순간 최대치 전류를 나타내는데, 본 발명에 따른 출력 버퍼 회로가 동작할때 회로전체에 흐르는 전류는 증가하나 순간 최대치 전류는 감소한다는 것을 알 수 있다.
제 6 도는 본 발명의 다른 실시예에 따른 출력 버퍼 회로를 도시한다. 제 3 도의 회로에서는 트랜지스터 Q10과 Q13이 제어 신호 ø2에 의해 제어되고 Vss 접지되어 연결되어 있었으나, 본 실시예의 회로에서는 제어 신호 ø2에 의해 제어되면서 트랜지스터 Q10에 의해 노드 B와 노드 D가 연결되어 있는 형태이다. 제 3 도의 회로에서는 노드 B와 노드 D에 연결된 MOS트랜지스터 소스에 접지를 연결하였으나, 입력 신호 S1과 S2는 서로 위상이 반대이며, 노드 B와 노드 D 중 한 노드는 전압이 "로우"상태인 점에 착안하여 트랜지스터 Q10을 이용하여, 노드 B와 노드 D를 연결시켜 제어 신호 ø2가 "하이"상태가 되면, 노드 B와 노드 D는 중간 레벨이 되도록 하였으며, 다른 동작원리는 제 3 도 회로의 동작 원리와 동일하다.
전술한 바와 같이 구성함으로써, 종래 기술의 회로에 있어서는 단지 제어 신호 ø1에 의해 출력신호가 나오는 경우이기 때문에 순간 최대치 전류가 많이 흘러 노이즈가 발생되지만, 본 발명에 있어서는 제어 신호 ø2가 ø3를 사용하여 출력 전압의 위상이 반전되기 전에 미리 중간 레벨로 만들어 순간 최대치 전류를 감소시킴으로써 출력 버퍼 회로를 안정화하고, 억세스 시간을 향상시켰다. 이 출력 버퍼 회로를 집적회로에 사용하면 순간 최대치 전류를 감소시키고 억세스 시간을 향상시킨다는 효과가 있다.

Claims (4)

  1. 서로 위상이 반대인 입력신호 S1과 S2가 각각 한 입력단자에 인가되고 다른 한 단자에는 공통으로 제어 신호 ø1이 인가되는 2개의 제 1 및 제 2 2-입력 NAND 게이트(ND1, ND2)와 제 1 및 제 2 출력 구동 트랜지스터(Q1, Q1')를 포함하고 있는 집적회로용 출력 버퍼 회로에 있어서, 상기 제 1 NAND 게이트(ND1)의 출력 단에 연결되어 제어 신호 ø1 및 그 반전된 제어 신호 ø1B의 제어하에 상기 NAND 게이트(ND1)의 출력을 반전시키기 위한 제 1 반전 수단(G1')과 상기 제 2 NAND 게이트(ND2)의 출력단에 연결되어 상기 제어 신호 ø1 및 ø1B의 제어하에 상기 제 2 NAND 게이트(ND2)의 출력을 반전시키기 위한 제 2 반전수단(G2')과, 상기 제 1 반전 수단(G1')과 상기 제 1 출력 구동 트랜지스터(Q1)을 연결하는 노드 B에 연결되고 게이트에는 제어 신호 ø3가 인가되는 제 3 트랜지스터(Q11)와, 상기 제 3 트랜지스터(Q11)에 드레인이 연결되고 소스와 게이트는 상기 제 1 NAND 게이트(ND1)와 연결되어 있는 제 4 트랜지스터(Q12), 상기 노드 B에 드레인이 연결되고 소스는 접지되어 있으며, 게이트에는 제어 신호 ø2가 인가되는 제 5 트랜지스터(Q10)와, 상기 제 2 반전 수단(G2')과 상기 제 2출력 구동 트랜지스터(Q1')를 연결하는 노드 D에 연결되고 게이트에는 제어 신호ø3가 인가되는 제 6 트랜지스터(Q14)와, 상기 제 6 트랜지스터(Q14)에 드레인 연결되고 소스와 게이트는 상기 제 2 NAND 게이트(ND2)와, 상기 제 2 반전 수단(G2')을 연결하는 노드 C에 연결되어 있는 제 7 트랜지스터(Q15)와, 상기 노드 D에 드레인이 연결되고 소스는 접지되어 있으며 게이트에는 제어 신호 ø2가 인가되는 제 8 트랜지스터(Q13)를 포함하는 것을 특징으로 하는 집적회로용 출력 버퍼회로.
  2. 제 1 항에 있어서, 상기 제 1 반전 수단(G1')은 상기 제 1 NAND 게이트(ND1)의 출력단에 공통으로 게이트가 연결되고 각각의 일단은 제 1 출력 구동 트랜지스터(Q1)의 게이트에 연결된 제 9 및 제 10 트랜지스터(Q3, Q4)와, 상기 제 10 트랜지스터(Q4)의 소스에 드레인이 연결되고 소스는 접지되어 있으며 게이트에는 제어 신호 ø1이 인가되는 제 11 트랜지스터(Q5)와, 상기 제 9 트랜지스터(Q3)의 드레인에 소스가 연결되고 게이트에는 제어 신호 ø1B가 인가되며 드레인은 Vcc 전원에 연결되어 있는 제 12 트랜지스터(Q2)를 포함하고, 상기 제 2 반전 수단(G2')은, 상기 제 2 NAND 게이트(ND2)의 출력단에 공통으로 게이트가 연결되고, 각각의 일단은 상기 제 2 출력 구동 트랜지스터(Q1')의 게이트에 연결된 제 13 및 제 14 트랜지스터(Q7, Q8)와, 상기 제 14 트랜지스터(Q8)의 소스에 드레인이 연결되고 소스는 접지되어 있으며 게이트에는 제어 신호 ø1이 인가되는 제 15 트랜지스터(Q9)와, 상기 제 13 트랜지스터(Q7)의 드레인에 소스가 연결되고 게이트에는 제어 신호 ø1B가 인가되며, 드레인에는 Vcc 전원이 연결되어 있는 제 16 트랜지스터(Q6)를 포함하고 있는 것을 특징으로 하는 집적회로용 출력 버퍼 회로.
  3. 서로 위상이 반대인 입력 신호 S1과 S2가 각각 한 입력단자에 인가되고 다른 한 단자에는 공통으로 제어 신호 ø1이 인가되는 2개의 제 1 및 제 2 2-입력 NAND 게이트(ND1, ND2)와 제 1 및 제 2 출력 구동 트랜지스터(Q1, Q1')를 포함하고 있는 집적회로용 출력 버퍼 회로에 있어서, 상기 제 1 NAND 게이트(ND1)의 출력 단에 연결되어 제어 신호 ø1 및 그 반전된 제어 신호 ø1B의 제어하에 상기 NAND 게이트(ND1)의 출력을 반전시키기 위한 제 2 반전 수단(G2')과, 상기 제 1 반전수단(G1')과 상기 제 1 출력 구동 트랜지스터(Q1)을 연결하는 노드 B에 연결하고 게이트에는 제어 신호 ø3가 인가되는 제 3 트랜지스터(Q11)와, 상기 제 3 트랜지스터(Q11)에 드레인이 연결되고 소스와 게이트는 상기 제 1 NAND 게이트(ND1)와 연결되어 있는 제 4 트랜지스터(Q12), 상기 노드 B에 드레인이 연결되고 소스는 상기 제 2 출력 구동 트랜지스터(Q1')의 게이트에 연결되어 있으며, 게이트에는 제어 신호 ø2가 인가되는 제 5 트랜지스터(Q10)와, 상기 제 2 반전 수단(G2')과 상기 제 2 출력 구동 트랜지스터(Q1')를 연결하는 노드 D에 드레인이 연결되고 게이트에는 제어 신호 ø3가 인가되는 제 6 트랜지스터(Q14)와, 상기 제 6 트렌지스터(Q14)에 드레인 연결되고 소스와 게이트는 상기 제 2 NAND 게이트(ND2)와 상기 제 2 반전 수단(G2')을 연결하는 노드 C에 연결되어 있는 제 7 트랜지스터(Q15)를 포함하는 것을 특징으로 하는 집적회로용 출력 버퍼 회로.
  4. 제 3 항에 있어서, 상기 제 1 반전 수단(G1')은 상기 제 1 NAND 게이트(ND1)의 출력단에 공통으로 게이트가 연결되고 각각의 일단은 제 1 출력 구동 트랜직스터(Q1)의 게이트에 연결된 제 8 및 제 9 트랜지스터(Q3, Q4)와, 상기 제 9 트랜지스터(Q4)의 소스에 드레인이 연결되고 소스는 접지되어 있으며 게이트에는 제어 신호 ø1이 인가되는 제 10 트랜지스터(Q5)와, 상기 제 8 트랜지스터(Q3)의 드레인에 소스가 연결되고 게이트에는 제어 신호 ø1B가 인가되며 드레인은 Vcc 전원에 연결되어 있는 제 11 트랜지스터(Q2)를 포함하고, 상기 제 2 반전 수단(G2')은, 상기 제 2NAND 게이트(ND2)의 출력단에 공통으로 게이트가 연결되고, 각각의 일단은 상기 제 2 출력 구동 트랜지스터(Q1')의 게이트에 연결된 제 12 및 제 13 트랜지스터(Q7, Q8)와, 상기 제 13 트랜지스터(Q8)의 소스에 드레인이 연결되고 소스는 접지되어 있으며 게이트에는 제어 신호ø1이 인가되는 제 14 트랜지스터(Q9)와 상기 제 12 트랜지스터(Q7)의 드레인에 소스가 연결되고 게이트에는 제어 신호 ø1B가 인가되며, 드레인에는 Vcc 전원이 연결되어 있는 제 15 트랜지스터(Q6)를 포함하고 있는 것을 특징으로 하는 집적회로용 출력 버퍼 회로.
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