JP2793116B2 - 集積回路用出力バッファー回路 - Google Patents
集積回路用出力バッファー回路Info
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-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/003—Modifications for increasing the reliability for protection
- H03K19/00346—Modifications for eliminating interference or parasitic voltages or currents
- H03K19/00361—Modifications for eliminating interference or parasitic voltages or currents in field effect transistor circuits
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
Description
【０００１】
【産業上の利用分野】本発明は集積回路用出力バッファ
ー回路に関し、特に瞬間最大値電流が減少し、アクセス
時間が向上された出力バッファー回路に関する。
ー回路に関し、特に瞬間最大値電流が減少し、アクセス
時間が向上された出力バッファー回路に関する。
【０００２】
【従来の技術】一般的に、出力バッファー回路は集積回
路内部の信号を集積回路外の別の回路へ送り出す役割を
遂行する回路であって、主にＤＲＡＭ，ＳＲＡＭ，ＭＡ
ＳＫ，ＲＯＭ等のような半導体メモリ素子に用いられ
る。図１に示す通り構成された従来の出力バッファー回
路においては、反対位相を有している二つの入力信号Ｓ
１，Ｓ２が回路に入力される場合、この回路の出力信号
を制御する制御信号φ１が“ハイ”状態であれば、夫々
の位相が互いに反対である入力信号Ｓ１，Ｓ２はＮＡＮ
ＤゲートＮＤ１及びインバーターＧ１と、ＮＡＮＤゲー
トＮＤ２及びインバーターＧ２を経てＶCCレベルでフー
ルスイング（full swing）した後、トランジスターＱ
１，Ｑ１’をオン／オフさせて出力するようになる。
路内部の信号を集積回路外の別の回路へ送り出す役割を
遂行する回路であって、主にＤＲＡＭ，ＳＲＡＭ，ＭＡ
ＳＫ，ＲＯＭ等のような半導体メモリ素子に用いられ
る。図１に示す通り構成された従来の出力バッファー回
路においては、反対位相を有している二つの入力信号Ｓ
１，Ｓ２が回路に入力される場合、この回路の出力信号
を制御する制御信号φ１が“ハイ”状態であれば、夫々
の位相が互いに反対である入力信号Ｓ１，Ｓ２はＮＡＮ
ＤゲートＮＤ１及びインバーターＧ１と、ＮＡＮＤゲー
トＮＤ２及びインバーターＧ２を経てＶCCレベルでフー
ルスイング（full swing）した後、トランジスターＱ
１，Ｑ１’をオン／オフさせて出力するようになる。
【０００３】逆に、制御信号φ１が“ロー”状態であれ
ば、入力信号Ｓ１，Ｓ２はトランジスター（Ｑ１，Ｑ
１’）入力に入ることができなくなり、従って、出力信
号に影響を与えることができなく制御信号φ１が“ロ
ー”状態になる以前の出力状態を維持するようになる。
ば、入力信号Ｓ１，Ｓ２はトランジスター（Ｑ１，Ｑ
１’）入力に入ることができなくなり、従って、出力信
号に影響を与えることができなく制御信号φ１が“ロ
ー”状態になる以前の出力状態を維持するようになる。
【０００４】
【発明が解決しようとする課題】しかし、上記従来のよ
うな出力バッファー回路は、制御信号が反転されて出力
するとき、瞬間的に多くの最大値電流が流れるので、ノ
イズが発生し、このノイズによりデータアクセス時間を
遅延させて回路の特性を低下させるという問題点があっ
た。
うな出力バッファー回路は、制御信号が反転されて出力
するとき、瞬間的に多くの最大値電流が流れるので、ノ
イズが発生し、このノイズによりデータアクセス時間を
遅延させて回路の特性を低下させるという問題点があっ
た。
【０００５】従って、本発明の目的は出力バッファーの
内部信号と外部制御信号を組合わせる回路を構成して、
出力電圧の位相が反転される前に予め中間レベルに作っ
てやって、瞬間最大値電流を減少させることにより、ア
クセス時間を向上させた出力バッファー回路を提供する
にある。
内部信号と外部制御信号を組合わせる回路を構成して、
出力電圧の位相が反転される前に予め中間レベルに作っ
てやって、瞬間最大値電流を減少させることにより、ア
クセス時間を向上させた出力バッファー回路を提供する
にある。
【０００６】
【課題を解決するための手段】上記目的を達成するため
の本発明は、第１入力信号を第１制御信号（φ１）に同
期して入力する第１入力部（ＮＤ１）と、第２入力信号
を上記第１制御信号に同期して入力する第２入力部（Ｎ
Ｄ２）と、上記第１入力部の出力に応答して出力データ
をプルアップさせる第１出力駆動トランジスター（Ｑ
１）と、上記第２入力部の出力に応答して出力データを
プルダウンさせる第２出力駆動トランジスター（Ｑ
１’）とを具備する集積回路用出力バッファー回路にお
いて、上記第１入力部の出力が接続される第１ノード
（Ａ）と、上記第１出力駆動トランジスターのゲートに
接続される第２ノード（Ｂ）と、上記第２入力部の出力
が接続される第３ノード（Ｃ）と、上記第２出力駆動ト
ランジスターのゲートに接続される第４ノード（Ｄ）
と、上記第１制御信号の入力に同期して上記第１ノード
の電圧を上記第２ノードに伝達する第１反転手段（Ｇ
１’）と、上記第１制御信号の入力に同期して上記第３
ノードの電圧を上記第４ノードに伝達する第２反転手段
（Ｇ２’）と、上記第１ノードと第２ノード間に経路が
形成されて所定の第２制御信号（φ３）の入力に応答し
て上記第１ノードの電圧レベルの遷移を少なくとも瞬間
的に電源電圧ＶCCと電源電圧ＶSSの中間レベル化する第
１スイッチング手段（Ｑ１１，Ｑ１２）と、上記第３ノ
ードと第４ノード間に経路が形成されて上記第２制御信
号の入力に応答して上記第３ノードの電圧レベルの遷移
を少なくとも瞬間的に上記中間レベル化する第２スイッ
チング手段（Ｑ１４，Ｑ１５）とを包含し構成すること
を特徴とする。更に本発明は、上記第１反転手段（Ｇ
１’）は、上記第１入力部（ＮＤ１）の出力端に共通に
ゲートが連結され、夫々の一端は第１出力駆動トランジ
スター（Ｑ１）のゲートに連結された第９及び第１０ト
ランジスター（Ｑ３，Ｑ４）と；上記第１０トランジス
ター（Ｑ４）のソースにドレインが連結され、ソースは
電源電圧ＶSSに連結されており、ゲートには上記第１制
御信号（φ１）が印加される第１１トランジスター（Ｑ
５）と；上記第９トランジスター（Ｑ３）のドレインに
ソースが連結され、ゲートには上記第１制御信号の反転
信号（φ１Ｂ）が印加され、ドレインは電源電圧ＶCCに
連結されている第１２トランジスター（Ｑ２）を含み、
上記第２反転手段（Ｇ２’）は、上記第２入力部（ＮＤ
２）の出力端に共通にゲートが連結され、夫々の一端は
第２出力トランジスター（Ｑ１’）のゲートに連結され
た第１３及び第１４トランジスター（Ｑ７，Ｑ８）と；
上記第１４トランジスター（Ｑ８）のソースにドレイン
が連結され、ソースは電源電圧ＶSSに連結されており、
ゲートには上記第１制御信号（φ１）が印加される第１
５トランジスター（Ｑ９）と；上記第１３トランジスタ
ー（Ｑ７）のドレインにソースが連結され、ゲートには
上記１制御信号の反転信号（φ１Ｂ）が印加され、ドレ
インには電源電圧ＶCCが連結されている第１６トランジ
スター（Ｑ６）を含んでいることを特徴とする。
の本発明は、第１入力信号を第１制御信号（φ１）に同
期して入力する第１入力部（ＮＤ１）と、第２入力信号
を上記第１制御信号に同期して入力する第２入力部（Ｎ
Ｄ２）と、上記第１入力部の出力に応答して出力データ
をプルアップさせる第１出力駆動トランジスター（Ｑ
１）と、上記第２入力部の出力に応答して出力データを
プルダウンさせる第２出力駆動トランジスター（Ｑ
１’）とを具備する集積回路用出力バッファー回路にお
いて、上記第１入力部の出力が接続される第１ノード
（Ａ）と、上記第１出力駆動トランジスターのゲートに
接続される第２ノード（Ｂ）と、上記第２入力部の出力
が接続される第３ノード（Ｃ）と、上記第２出力駆動ト
ランジスターのゲートに接続される第４ノード（Ｄ）
と、上記第１制御信号の入力に同期して上記第１ノード
の電圧を上記第２ノードに伝達する第１反転手段（Ｇ
１’）と、上記第１制御信号の入力に同期して上記第３
ノードの電圧を上記第４ノードに伝達する第２反転手段
（Ｇ２’）と、上記第１ノードと第２ノード間に経路が
形成されて所定の第２制御信号（φ３）の入力に応答し
て上記第１ノードの電圧レベルの遷移を少なくとも瞬間
的に電源電圧ＶCCと電源電圧ＶSSの中間レベル化する第
１スイッチング手段（Ｑ１１，Ｑ１２）と、上記第３ノ
ードと第４ノード間に経路が形成されて上記第２制御信
号の入力に応答して上記第３ノードの電圧レベルの遷移
を少なくとも瞬間的に上記中間レベル化する第２スイッ
チング手段（Ｑ１４，Ｑ１５）とを包含し構成すること
を特徴とする。更に本発明は、上記第１反転手段（Ｇ
１’）は、上記第１入力部（ＮＤ１）の出力端に共通に
ゲートが連結され、夫々の一端は第１出力駆動トランジ
スター（Ｑ１）のゲートに連結された第９及び第１０ト
ランジスター（Ｑ３，Ｑ４）と；上記第１０トランジス
ター（Ｑ４）のソースにドレインが連結され、ソースは
電源電圧ＶSSに連結されており、ゲートには上記第１制
御信号（φ１）が印加される第１１トランジスター（Ｑ
５）と；上記第９トランジスター（Ｑ３）のドレインに
ソースが連結され、ゲートには上記第１制御信号の反転
信号（φ１Ｂ）が印加され、ドレインは電源電圧ＶCCに
連結されている第１２トランジスター（Ｑ２）を含み、
上記第２反転手段（Ｇ２’）は、上記第２入力部（ＮＤ
２）の出力端に共通にゲートが連結され、夫々の一端は
第２出力トランジスター（Ｑ１’）のゲートに連結され
た第１３及び第１４トランジスター（Ｑ７，Ｑ８）と；
上記第１４トランジスター（Ｑ８）のソースにドレイン
が連結され、ソースは電源電圧ＶSSに連結されており、
ゲートには上記第１制御信号（φ１）が印加される第１
５トランジスター（Ｑ９）と；上記第１３トランジスタ
ー（Ｑ７）のドレインにソースが連結され、ゲートには
上記１制御信号の反転信号（φ１Ｂ）が印加され、ドレ
インには電源電圧ＶCCが連結されている第１６トランジ
スター（Ｑ６）を含んでいることを特徴とする。
【０００７】更に、本発明は、互いに位相が反対である
入力信号Ｓ１とＳ２が夫々一つの入力端子に印加され、
別の一つの端子には共通に第１制御信号が印加される二
つの第１及び第２２−入力否定論理乗処理手段と第１及
び第２２出力駆動トランジスターを含んでいる集積回路
用出力バッファーにおいて、上記第１否定論理乗処理手
段の出力端に連結されて、上記第１制御信号及びその反
転された第２制御信号の制御下に上記第１否定論理乗処
理手段の出力を反転させるための第１反転手段と；上記
第２２否定論理乗処理手段の出力端に連結されて、上記
第１，第２制御信号の制御下に上記第２２否定論理乗処
理手段の出力を反転させるための第２反転手段と；上記
第１反転手段と上記第１出力駆動トランジスターを連結
するノードに連結され、ゲートには上記第１制御信号が
“ロー”状態で“ハイ”出力を発生して、上記第１否定
論理乗処理手段の出力レベルを落とすようにする第３制
御信号が印加される第３トランジスターと；上記第３ト
ランジスターにドレインが連結され、ソースとゲートは
上記第１ＮＡＮＤゲートと連結されている第４トランジ
スターと；上記第１反転手段と上記第１出力駆動トラン
ジスターを連結するノードにドレインが連結され、ソー
スは上記第２出力駆動トランジスターのゲートに連結さ
れており、ゲートには第４制御信号が印加される第５ト
ランジスターと；上記第２反転手段と上記第２２出力駆
動トランジスターを連結するノードに連結され、ゲート
には上記第３制御信号が印加される第６トランジスター
と；上記第６トランジスターにドレインが連結され、ソ
ースとゲートは上記第２２否定論理乗処理手段と上記第
２反転手段を連結するノードに連結されている第７トラ
ンジスターを含んでいることを特徴とする。
入力信号Ｓ１とＳ２が夫々一つの入力端子に印加され、
別の一つの端子には共通に第１制御信号が印加される二
つの第１及び第２２−入力否定論理乗処理手段と第１及
び第２２出力駆動トランジスターを含んでいる集積回路
用出力バッファーにおいて、上記第１否定論理乗処理手
段の出力端に連結されて、上記第１制御信号及びその反
転された第２制御信号の制御下に上記第１否定論理乗処
理手段の出力を反転させるための第１反転手段と；上記
第２２否定論理乗処理手段の出力端に連結されて、上記
第１，第２制御信号の制御下に上記第２２否定論理乗処
理手段の出力を反転させるための第２反転手段と；上記
第１反転手段と上記第１出力駆動トランジスターを連結
するノードに連結され、ゲートには上記第１制御信号が
“ロー”状態で“ハイ”出力を発生して、上記第１否定
論理乗処理手段の出力レベルを落とすようにする第３制
御信号が印加される第３トランジスターと；上記第３ト
ランジスターにドレインが連結され、ソースとゲートは
上記第１ＮＡＮＤゲートと連結されている第４トランジ
スターと；上記第１反転手段と上記第１出力駆動トラン
ジスターを連結するノードにドレインが連結され、ソー
スは上記第２出力駆動トランジスターのゲートに連結さ
れており、ゲートには第４制御信号が印加される第５ト
ランジスターと；上記第２反転手段と上記第２２出力駆
動トランジスターを連結するノードに連結され、ゲート
には上記第３制御信号が印加される第６トランジスター
と；上記第６トランジスターにドレインが連結され、ソ
ースとゲートは上記第２２否定論理乗処理手段と上記第
２反転手段を連結するノードに連結されている第７トラ
ンジスターを含んでいることを特徴とする。
【０００８】
【実施例】以下、添付された図面、図２乃至図６を参照
して本発明の良好な実施例を詳細に説明すると次の通り
である。図２は本発明の一実施例に係る出力バッファー
回路を示しているが、この出力バッファー回路は、図１
に示す回路のインバーターＧ１の代わりにＭＯＳトラン
ジスターＱ６〜Ｑ９で構成された反転手段Ｇ２’で構成
することにより、制御信号φ１とその反転信号である制
御信号φ１Ｂにより制御信号φ１が“ハイ”状態の場合
にのみ動作するように構成した。
して本発明の良好な実施例を詳細に説明すると次の通り
である。図２は本発明の一実施例に係る出力バッファー
回路を示しているが、この出力バッファー回路は、図１
に示す回路のインバーターＧ１の代わりにＭＯＳトラン
ジスターＱ６〜Ｑ９で構成された反転手段Ｇ２’で構成
することにより、制御信号φ１とその反転信号である制
御信号φ１Ｂにより制御信号φ１が“ハイ”状態の場合
にのみ動作するように構成した。
【０００９】更に、ＭＯＳトランジスターＱ１０〜Ｑ１
２とＭＯＳトランジスターＱ１３〜Ｑ１５を追加して瞬
間最大値電流が多く流れるようにしてノイズが発生する
現象を除去した。これをより具体的に説明すると、図２
に示す本発明の出力バッファー回路は、入力信号Ｓ１と
制御信号φ１を組合わせるための２−入力ＮＡＮＤゲー
トＮＤ１及び入力信号Ｓ１と位相が反対である入力信号
Ｓ２，そして制御信号φ１を組合わせるための２−入力
ＮＡＮＤゲートＮＤ２で構成されて、二つのＮＡＮＤゲ
ートＮＤ１，ＮＤ２の出力はノードＡ，Ｃを夫々構成す
る。
２とＭＯＳトランジスターＱ１３〜Ｑ１５を追加して瞬
間最大値電流が多く流れるようにしてノイズが発生する
現象を除去した。これをより具体的に説明すると、図２
に示す本発明の出力バッファー回路は、入力信号Ｓ１と
制御信号φ１を組合わせるための２−入力ＮＡＮＤゲー
トＮＤ１及び入力信号Ｓ１と位相が反対である入力信号
Ｓ２，そして制御信号φ１を組合わせるための２−入力
ＮＡＮＤゲートＮＤ２で構成されて、二つのＮＡＮＤゲ
ートＮＤ１，ＮＤ２の出力はノードＡ，Ｃを夫々構成す
る。
【００１０】更に、夫々のノードＡ，Ｃには反転手段Ｇ
１’と反転手段Ｇ２’が順次に連結され、反転手段Ｇ
１’，Ｇ２’の出力端は両ノードＢ，Ｄを夫々構成す
る。そして、ノードＡとノードＢ間にはドレインとゲー
トが共通のトランジスターＱ１２と、トランジスターＱ
１２と直列連結されるが、ゲートには制御信号φ３が連
結されて反転手段Ｇ１’と並列連結を成す。
１’と反転手段Ｇ２’が順次に連結され、反転手段Ｇ
１’，Ｇ２’の出力端は両ノードＢ，Ｄを夫々構成す
る。そして、ノードＡとノードＢ間にはドレインとゲー
トが共通のトランジスターＱ１２と、トランジスターＱ
１２と直列連結されるが、ゲートには制御信号φ３が連
結されて反転手段Ｇ１’と並列連結を成す。
【００１１】同様に、ノードＣとノードＤ間にはノード
ＡとノードＢに形成されたものと同一にトランジスター
Ｑ１５，Ｑ１４が反転手段Ｇ２’と並列連結されてい
る。ノードＢとノードＤには夫々トランジスターＱ１
０，Ｑ１３のドレインが連結され、更にトランジスター
Ｑ１０，Ｑ１３のゲートは制御信号φ３，ソースには電
源ＶCCに連結されている。そして、ドレインが電源
ＶCC，ゲートがトランジスターＱ１０のドレインに連結
されるトランジスターＱ１と、ドレインが電源ＶSS，ゲ
ートがトランジスターＱ１３のドレイン、ドレインがト
ランジスターＱ１のソースに連結されるトランジスタＱ
１’が形成されて、トランジスターＱ１とトランジスタ
ーＱ１’のドレイン間に出力端が従来と同様に形成され
ている。
ＡとノードＢに形成されたものと同一にトランジスター
Ｑ１５，Ｑ１４が反転手段Ｇ２’と並列連結されてい
る。ノードＢとノードＤには夫々トランジスターＱ１
０，Ｑ１３のドレインが連結され、更にトランジスター
Ｑ１０，Ｑ１３のゲートは制御信号φ３，ソースには電
源ＶCCに連結されている。そして、ドレインが電源
ＶCC，ゲートがトランジスターＱ１０のドレインに連結
されるトランジスターＱ１と、ドレインが電源ＶSS，ゲ
ートがトランジスターＱ１３のドレイン、ドレインがト
ランジスターＱ１のソースに連結されるトランジスタＱ
１’が形成されて、トランジスターＱ１とトランジスタ
ーＱ１’のドレイン間に出力端が従来と同様に形成され
ている。
【００１２】図３は図２の回路の動作状態を示すタイミ
ング図であって、ここで両入力信号Ｓ１，Ｓ２は位相が
反対になっており、制御信号φ２と制御信号φ２は制御
信号φ１が“ロー”になる区間で“ハイ”状態にならな
ければならない。更に、制御信号φ２が“ロー”状態に
落ちた後、制御信号φ３が“ハイ”状態にならなければ
ならない。
ング図であって、ここで両入力信号Ｓ１，Ｓ２は位相が
反対になっており、制御信号φ２と制御信号φ２は制御
信号φ１が“ロー”になる区間で“ハイ”状態にならな
ければならない。更に、制御信号φ２が“ロー”状態に
落ちた後、制御信号φ３が“ハイ”状態にならなければ
ならない。
【００１３】先ず、この回路がオフされた状態であると
仮定すると、トランジスターＱ１，Ｑ１’を通じて電流
が流れないため、ノードＢとノードＤでは電圧が“ロ
ー”にならなければならない。このとき、入力信号Ｓ１
は“ハイ”状態に入力され、入力信号Ｓ２は“ロー”状
態に入力される。入力信号Ｓ１，Ｓ２が入力される間に
制御信号φ１が“ハイ”状態になると、出力信号も“ハ
イ”状態に出力される。制御信号φ１が“ハイ”状態に
なる前に制御信号φ２が“ハイ”状態になると、トラン
ジスターＱ１０，Ｑ１３がオン状態になり、ノードＢと
ノードＤにおける信号が“ロー”状態になるので、トラ
ンジスターＱ１，Ｑ２がターンオフされて不要な電流が
流れないようになる。このとき、制御信号φ２が“ロ
ー”状態になった後、更に制御信号φ３が“ハイ”状態
になると、トランジスターＱ１１，Ｑ１４はターンオン
される。
仮定すると、トランジスターＱ１，Ｑ１’を通じて電流
が流れないため、ノードＢとノードＤでは電圧が“ロ
ー”にならなければならない。このとき、入力信号Ｓ１
は“ハイ”状態に入力され、入力信号Ｓ２は“ロー”状
態に入力される。入力信号Ｓ１，Ｓ２が入力される間に
制御信号φ１が“ハイ”状態になると、出力信号も“ハ
イ”状態に出力される。制御信号φ１が“ハイ”状態に
なる前に制御信号φ２が“ハイ”状態になると、トラン
ジスターＱ１０，Ｑ１３がオン状態になり、ノードＢと
ノードＤにおける信号が“ロー”状態になるので、トラ
ンジスターＱ１，Ｑ２がターンオフされて不要な電流が
流れないようになる。このとき、制御信号φ２が“ロ
ー”状態になった後、更に制御信号φ３が“ハイ”状態
になると、トランジスターＱ１１，Ｑ１４はターンオン
される。
【００１４】故に、図３に示す通り、制御信号φ３が
“ハイ”状態になるとき、ノードＡでは“ハイ”状態で
中間レベルに電圧が落ちるようになり、ノードＢでは
“ロー”状態でトランジスターＱ１をターンオンさせう
る電圧まで高まるようになる。同様に、ノードＤでも中
間レベルに電圧が昇るようになって、トランジスターＱ
１，Ｑ１’は全て制御信号φ１が“ハイ”状態になる前
にターンオンされて出力信号は予め中間レベルの状態に
なる。このとき、制御信号φ１が“ハイ”状態になりな
がら最終出力は“ロー”状態で“ハイ”状態に変わるよ
うになる。これとは逆に、入力信号Ｓ１が“ロー”状態
であり、入力信号Ｓ２が“ハイ”状態に入力される場合
には、前述の通りの原理で“ハイ”状態で制御信号φ
２，φ３により中間レベルまで出力電圧が落ちながら制
御信号φ１により完全に“ロー”状態に落ちるようにな
る。
“ハイ”状態になるとき、ノードＡでは“ハイ”状態で
中間レベルに電圧が落ちるようになり、ノードＢでは
“ロー”状態でトランジスターＱ１をターンオンさせう
る電圧まで高まるようになる。同様に、ノードＤでも中
間レベルに電圧が昇るようになって、トランジスターＱ
１，Ｑ１’は全て制御信号φ１が“ハイ”状態になる前
にターンオンされて出力信号は予め中間レベルの状態に
なる。このとき、制御信号φ１が“ハイ”状態になりな
がら最終出力は“ロー”状態で“ハイ”状態に変わるよ
うになる。これとは逆に、入力信号Ｓ１が“ロー”状態
であり、入力信号Ｓ２が“ハイ”状態に入力される場合
には、前述の通りの原理で“ハイ”状態で制御信号φ
２，φ３により中間レベルまで出力電圧が落ちながら制
御信号φ１により完全に“ロー”状態に落ちるようにな
る。
【００１５】図４は従来技術の回路と本発明の一実施例
に係る回路の出力波形を示す図であって、実線Ｂは従来
の技術の出力波形を示し、点線Ａは本発明の出力波形を
示しているが、同じ入力条件で本発明に係る出力バッフ
ァー回路を終に出力波形がずっと早く出ることが分る。
図６は従来の出力バッファー回路と本発明の回路の瞬間
最大値電流を比較図示する図であって、１点鎖線は本発
明の瞬間最大値電流を示し、点線は従来技術における瞬
間最大値電流を示すが、本発明に係る出力バッファー回
路が動作するとき、回路全体に流れる電流は増加する
が、瞬間最大値電流は減少することが分る。
に係る回路の出力波形を示す図であって、実線Ｂは従来
の技術の出力波形を示し、点線Ａは本発明の出力波形を
示しているが、同じ入力条件で本発明に係る出力バッフ
ァー回路を終に出力波形がずっと早く出ることが分る。
図６は従来の出力バッファー回路と本発明の回路の瞬間
最大値電流を比較図示する図であって、１点鎖線は本発
明の瞬間最大値電流を示し、点線は従来技術における瞬
間最大値電流を示すが、本発明に係る出力バッファー回
路が動作するとき、回路全体に流れる電流は増加する
が、瞬間最大値電流は減少することが分る。
【００１６】図５は本発明の別の実施例に係る出力バッ
ファー回路を示す。図２の回路においては、トランジス
ターＱ１０，Ｑ１３が制御信号φ２により制御され、Ｖ
SS接地と連結されていたが、本実施例の回路では制御信
号φ２により制御されながらトランジスターＱ１０によ
りノードＢとノードＤが連結される形態である。
ファー回路を示す。図２の回路においては、トランジス
ターＱ１０，Ｑ１３が制御信号φ２により制御され、Ｖ
SS接地と連結されていたが、本実施例の回路では制御信
号φ２により制御されながらトランジスターＱ１０によ
りノードＢとノードＤが連結される形態である。
【００１７】図２の回路においては、ノードＢとノード
Ｄに連結されたＭＯＳトランジスターのソースを電源Ｖ
SSに連結したが、入力信号Ｓ１，Ｓ２は互いに位相が反
対であり、ノードＢとノードＤのうち一つのノードは電
圧が“ロー”状態である点に着目して、トランジスター
Ｑ１０を利用してノードＢとノードＤを連結させて、制
御信号φ２が“ハイ”状態になると、ノードＢとノード
Ｄは中間レベルになるようにしたのであり、他の動作原
理は図２に示す回路の動作原理と同一である。
Ｄに連結されたＭＯＳトランジスターのソースを電源Ｖ
SSに連結したが、入力信号Ｓ１，Ｓ２は互いに位相が反
対であり、ノードＢとノードＤのうち一つのノードは電
圧が“ロー”状態である点に着目して、トランジスター
Ｑ１０を利用してノードＢとノードＤを連結させて、制
御信号φ２が“ハイ”状態になると、ノードＢとノード
Ｄは中間レベルになるようにしたのであり、他の動作原
理は図２に示す回路の動作原理と同一である。
【００１８】
【発明の効果】前述の通り構成することにより、従来技
術の回路においては単に一つの制御信号により出力信号
がある場合であるため、瞬間最大値電流が多く流れてノ
イズが発生するが、本発明においては追加された二つの
制御信号を用いて出力電圧の位相が反転される前に予め
中間レベルに作り瞬間最大値電流を減少させることによ
り、出力バッファー回路を安定化し、アクセス時間を向
上させた。この出力バッファー回路を集積回路に用いる
と、瞬間最大値電流を減少させてアクセス時間を向上さ
せる効果がある。
術の回路においては単に一つの制御信号により出力信号
がある場合であるため、瞬間最大値電流が多く流れてノ
イズが発生するが、本発明においては追加された二つの
制御信号を用いて出力電圧の位相が反転される前に予め
中間レベルに作り瞬間最大値電流を減少させることによ
り、出力バッファー回路を安定化し、アクセス時間を向
上させた。この出力バッファー回路を集積回路に用いる
と、瞬間最大値電流を減少させてアクセス時間を向上さ
せる効果がある。
【図１】従来の出力バッファー回路図である。
【図２】本発明の一実施例に係る出力バッファー回路図
である。
である。
【図３】図２の回路の動作タイミング図である。
【図４】本発明と従来技術の出力波形を示す図である。
【図５】本発明の別の実施例に係る出力バッファー回路
図である。
図である。
【図６】出力バッファー回路の瞬間最大値電流を示す図
である。
である。
ＮＤ１，ＮＤ２ ＮＡＮＤゲート Ｑ１〜Ｑ１５ トランジスター Ｇ１，Ｇ２，Ｇ１’，Ｇ２’ インバーター
フロントページの続き (51)Int.Cl.6 識別記号 ＦＩ Ｈ０３Ｋ 19/017 Ｈ０３Ｋ 17/687 Ｆ 19/0175 19/00 １０１Ｆ (56)参考文献 特開 平４−330698（ＪＰ，Ａ) 特開 平５−242674（ＪＰ，Ａ) (58)調査した分野(Int.Cl.6，ＤＢ名) G11C 11/40 - 11/419
Claims (4)
- 【請求項１】 第１入力信号を第１制御信号（φ１）に
同期して入力する第１入力部（ＮＤ１）と、第２入力信
号を上記第１制御信号に同期して入力する第２入力部
（ＮＤ２）と、上記第１入力部の出力に応答して出力デ
ータをプルアップさせる第１出力駆動トランジスター
（Ｑ１）と、上記第２入力部の出力に応答して出力デー
タをプルダウンさせる第２出力駆動トランジスター（Ｑ
１’）とを具備する集積回路用出力バッファー回路にお
いて、 上記第１入力部の出力が接続される第１ノード（Ａ）
と、 上記第１出力駆動トランジスターのゲートに接続される
第２ノード（Ｂ）と、 上記第２入力部の出力が接続される第３ノード（Ｃ）
と、 上記第２出力駆動トランジスターのゲートに接続される
第４ノード（Ｄ）と、 上記第１制御信号の入力に同期して上記第１ノードの電
圧を上記第２ノードに伝達する第１反転手段（Ｇ１’）
と、 上記第１制御信号の入力に同期して上記第３ノードの電
圧を上記第４ノードに伝達する第２反転手段（Ｇ２’）
と、 上記第１ノードと第２ノード間に経路が形成されて所定
の第２制御信号（φ３）の入力に応答して上記第１ノー
ドの電圧レベルの遷移を少なくとも瞬間的に電源電圧Ｖ
CCと電源電圧ＶSSの中間レベル化する第１スイッチング
手段（Ｑ１１，Ｑ１２）と、 上記第３ノードと第４ノード間に経路が形成されて上記
第２制御信号の入力に応答して上記第３ノードの電圧レ
ベルの遷移を少なくとも瞬間的に上記中間レベル化する
第２スイッチング手段（Ｑ１４，Ｑ１５）とを包含し構
成することを特徴とする集積回路用出力バッファー回
路。 - 【請求項２】 上記第１反転手段（Ｇ１’）は、上記第
１入力部（ＮＤ１）の出力端に共通にゲートが連結さ
れ、夫々の一端は第１出力駆動トランジスター（Ｑ１）
のゲートに連結された第９及び第１０トランジスター
（Ｑ３，Ｑ４）と； 上記第１０トランジスター（Ｑ４）のソースにドレイン
が連結され、ソースは電源電圧ＶSSに連結されており、
ゲートには上記第１制御信号（φ１）が印加される第１
１トランジスター（Ｑ５）と； 上記第９トランジスター（Ｑ３）のドレインにソースが
連結され、ゲートには上記第１制御信号の反転信号（φ
１Ｂ）が印加され、ドレインは電源電圧ＶCCに連結され
ている第１２トランジスター（Ｑ２）を含み、 上記第２反転手段（Ｇ２’）は、上記第２入力部（ＮＤ
２）の出力端に共通にゲートが連結され、夫々の一端は
第２出力トランジスター（Ｑ１’）のゲートに連結され
た第１３及び第１４トランジスター（Ｑ７，Ｑ８）と； 上記第１４トランジスター（Ｑ８）のソースにドレイン
が連結され、ソースは電源電圧ＶSSに連結されており、
ゲートには上記第１制御信号（φ１）が印加される第１
５トランジスター（Ｑ９）と； 上記第１３トランジスター（Ｑ７）のドレインにソース
が連結され、ゲートには上記第１制御信号の反転信号
（φ１Ｂ）が印加され、ドレインには電源電圧ＶCCが連
結されている第１６トランジスター（Ｑ６）を含んでい
ることを特徴とする請求項１記載の集積回路用出力バッ
ファー回路。 - 【請求項３】 請求項１又は２記載の集積回路用出力バ
ッファー回路において、 上記第２ノード（Ｂ）にドレインが連結され、ソースが
電源電圧ＶSSに連結されており、ゲートに第３制御信号
（φ２）が印加される第５トランジスター（Ｑ１０）
と、 上記第４ノード（Ｄ）にドレインが連結され、ソースが
電源電圧ＶSSに連結されており、ゲートに上記第３制御
信号（φ２）が印加される第８トランジスター（Ｑ１
３）を含むことを特徴とする集積回路用出力バッファー
回路。 - 【請求項４】 請求項１又は２記載の集積回路用出力バ
ッファー回路において、 上記第２ノード（Ｂ）にドレインが連結され、上記第４
ノード（Ｄ）にソースが連結されており、ゲートに第３
制御信号（φ２）が印加される第５トランジスター（Ｑ
１０）を含むことを特徴とする集積回路用出力バッファ
ー回路。
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| JPH06318395A JPH06318395A (ja) | 1994-11-15 |
| JP2793116B2 true JP2793116B2 (ja) | 1998-09-03 |
Family
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP32922193A Expired - Fee Related JP2793116B2 (ja) | 1992-12-30 | 1993-12-27 | 集積回路用出力バッファー回路 |
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| US6366127B1 (en) * | 1999-05-18 | 2002-04-02 | The University Of Rochester | Digital CMOS voltage interface circuits |
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| US6522180B1 (en) * | 2000-12-21 | 2003-02-18 | Intel Corporation | Bi-voltage levels switches |
| US6711719B2 (en) | 2001-08-13 | 2004-03-23 | International Business Machines Corporation | Method and apparatus for reducing power consumption in VLSI circuit designs |
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| US11349456B2 (en) * | 2017-07-21 | 2022-05-31 | Texas Instruments Incorporated | Ultra-low energy per cycle oscillator topology |
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| US5013940A (en) * | 1989-11-03 | 1991-05-07 | Cypress Semiconductor Corporation | Multi stage slew control for an IC output circuit |
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-
1992
- 1992-12-30 KR KR1019920026866A patent/KR950000353B1/ko not_active IP Right Cessation
-
1993
- 1993-12-27 JP JP32922193A patent/JP2793116B2/ja not_active Expired - Fee Related
- 1993-12-27 US US08/174,384 patent/US5414379A/en not_active Expired - Lifetime
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|---|---|
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| JPH06318395A (ja) | 1994-11-15 |
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